Intel F-Tile CPRI PHY FPGA IP Design Example

Canllaw Cychwyn Cyflym

Mae craidd F-Tile CPRI PHY Intel® FPGA IP yn darparu mainc brawf efelychu a dylunio caledwedd example sy'n cefnogi llunio a phrofi caledwedd. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd.
Mae Intel hefyd yn darparu copi yn unig exampgyda phrosiect y gallwch ei ddefnyddio i amcangyfrif maes craidd ac amseriad IP yn gyflym.
Mae craidd F-Tile CPRI PHY Intel FPGA IP yn darparu'r gallu i gynhyrchu dyluniad cynamples ar gyfer pob cyfuniad a gefnogir o nifer y sianeli CPRI a chyfraddau didau llinell CPRI. Mae'r fainc brawf a dyluniad cynampcefnogi nifer o gyfuniadau paramedr o'r craidd F-Tile CPRI PHY Intel FPGA IP.

Ffigur 1. Camau Datblygu ar gyfer y Dyluniad Example

Gwybodaeth Gysylltiedig

• F-Tile CPRI PHY Canllaw Defnyddiwr IP Intel FPGA
  • I gael gwybodaeth fanwl am deilsen-F CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA Nodiadau Rhyddhau IP
  • Mae'r Nodiadau Rhyddhau IP yn rhestru newidiadau IP mewn datganiad penodol.

Gofynion Caledwedd a Meddalwedd

I brofi y cynampGyda dylunio, defnyddiwch y caledwedd a'r meddalwedd canlynol:

• Meddalwedd Intel Quartus® Prime Pro Edition
• Consol system
• Efelychwyr â Chymorth:
  • Crynodeb* VCS*
  • Crynodeb VCS MX
  • Siemens * EDA ModelSim * SE neu Questa * - Argraffiad FPGA Questa-Intel

Cynhyrchu'r Dyluniad

Ffigur 2. Gweithdrefn

Ffigur 3. Example Design Tab yn Golygydd Paramedr IP

I greu prosiect Intel Quartus Prime Pro Edition:

1. Yn y Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Quartus Prime newydd, neu File ➤ Prosiect Agored i agor prosiect Intel Quartus Prime sy'n bodoli eisoes. Mae'r dewin yn eich annog i nodi dyfais.
2. Nodwch y teulu dyfais Agilex (cyfres I) a dewiswch ddyfais sy'n bodloni'r holl ofynion hyn:
   • Teilsen transceiver yn F-teils
   • Gradd cyflymder transceiver yw -1 neu -2
   • Gradd cyflymder craidd yw -1 neu -2 neu -3
3. Cliciwch Gorffen.

Dilynwch y camau hyn i gynhyrchu dyluniad caledwedd F-Tile CPRI PHY Intel FPGA IP example a testbench:

1. Yn y Catalog IP, lleolwch a dewiswch F-Tile CPRI PHY Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
2. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
3. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
4. Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
5. Ar yr Example Design tab, o dan Example Dylunio Files, dewiswch yr opsiwn Efelychu i gynhyrchu'r fainc brawf a'r prosiect casglu yn unig. Dewiswch yr opsiwn Synthesis i gynhyrchu'r dyluniad caledwedd example. Rhaid i chi ddewis o leiaf un o'r opsiynau Efelychu a Synthesis i gynhyrchu'r dyluniad example.
6. Ar yr Example Dylunio tab, o dan Fformat HDL Wedi'i Gynhyrchu, dewiswch Verilog HDL neu VHDL. Os dewiswch VHDL, rhaid i chi efelychu'r fainc brawf gydag efelychydd iaith gymysg. Y ddyfais dan brawf yn yr ex_ model VHDL yw cyfeiriadur, ond y brif fainc brawf file yn System Verilog file.
7. Cliciwch ar Generate Example Dylunio botwm. Mae'r Select Example Design Directory ffenestr yn ymddangos.
8. Os ydych chi am addasu'r dyluniad exampgyda llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (cpriphy_ftile_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd exampenw cyfeiriadur (ample_dir>).

Strwythur Cyfeiriadur

Mae'r F-Tile CPRI PHY Intel FPGA IP craidd dylunio example file cyfeirlyfrau yn cynnwys y canlynol a gynhyrchwyd files ar gyfer y cynllun example.

Ffigur 4. Strwythur Cyfeiriadur yr Ex Cynhyrchuample Dylunio

Tabl 1. Testbench File Disgrifiadau

File Enwau	Disgrifiad
Mainc Prawf Allweddol ac Efelychu Files
<design_example_dir>/ example_testbench/sylfaenol_avl_tb_top.sv	Mainc brawf lefel uchaf file. Mae'r fainc brawf yn cychwyn y papur lapio DUT ac yn rhedeg tasgau Verilog HDL i gynhyrchu a derbyn pecynnau.
<design_example_dir>/ example_testbench/ cpriphy_ftile_wrapper.sv	Deunydd lapio DUT sy'n cyflymu DUT a chydrannau testbench eraill.
Sgriptiau mainc brawf(1)
<design_example_dir>/ example_testbench/run_vsim.do	Sgript Siemens EDA ModelSim SE neu Questa neu Questa-Intel FPGA Edition i redeg y fainc brawf.
<design_example_dir>/ example_testbench/run_vcs.sh	Sgript Synopsys VCS i redeg y fainc brawf.
<design_example_dir>/ example_testbench/run_vcsmx.sh	Sgript Synopsys VCS MX (wedi'i gyfuno Verilog HDL a SystemVerilog â VHDL) i redeg y fainc brawf.

Anwybyddu unrhyw sgript efelychydd arall yn yample_dir>/example_testbench/ ffolder.

Tabl 2. Dylunio Caledwedd Example File Disgrifiadau

File Enwau	Disgrifiadau
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf	Prosiect Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Gosodiad prosiect Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc	Crynodeb Cyfyngiadau Dylunio files. Gallwch gopïo ac addasu'r rhain files ar gyfer eich dyluniad Intel Agilex™ eich hun.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v	Lefel uchaf Verilog HDL dylunio cynample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv	Deunydd lapio DUT sy'n cyflymu DUT a chydrannau testbench eraill.
<design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl	Prif file ar gyfer cyrchu System Console.

Efelychu'r Dyluniad Example Testbench

Ffigur 5. Gweithdrefn

Dilynwch y camau hyn i efelychu'r fainc brawf:

1. Yn yr anogwr gorchymyn, newidiwch i'r cyfeiriadur efelychu testbenchample_dir>/example_testbench. cd /example_testbench
2. Rhedeg quartus_tlg ar y prosiect a gynhyrchir file: quartus_tlg cpriphy_ftile_hw
3. Rhedeg ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd. Cyfeiriwch at y tabl Camau i Efelychu'r Fainc Prawf.
5. Dadansoddwch y canlyniadau. Derbyniodd y fainc brawf lwyddiannus bum hyperffram, ac arddangosiadau “PASWYD”.

Tabl 3. Camau i Efelychu'r Fainc Brawf yn Efelychydd Synopsys VCS*

Efelychydd	Cyfarwyddiadau
VCS	Yn y llinell orchymyn, teipiwch:
	sh run_vcs.sh
parhad…

Efelychydd	Cyfarwyddiadau
VCS MX	Yn y llinell orchymyn, teipiwch:
	sh run_vcsmx.sh
ModelSim SE neu Questa neu Questa-Intel FPGA Argraffiad	Yn y llinell orchymyn, teipiwch:
	vsim -do run_vsim.do
	Os yw'n well gennych efelychu heb fagu'r GUI, teipiwch:
	vsim -c -do run_vsim.do

Mae'r sampMae allbwn le yn dangos rhediad prawf efelychu llwyddiannus ar gyfer 24.33024 Gbps gyda 4 sianel CPRI:

Llunio'r Prosiect Casgliad yn Unig

I lunio'r casgliad yn unig exampGyda'r prosiect, dilynwch y camau hyn:

1. Sicrhau dyluniad llunio example genhedlaeth yn gyflawn.
2. Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Ar y ddewislen Prosesu, cliciwch ar Start Compilation.
4. Ar ôl crynhoad llwyddiannus, mae adroddiadau amseru a defnyddio adnoddau ar gael yn eich sesiwn Intel Quartus Prime Pro Edition.

Gwybodaeth Gysylltiedig
Llifoedd Dylunio Seiliedig ar Floc

Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd

I lunio'r dyluniad caledwedd example a'i ffurfweddu ar eich dyfais Intel Agilex, dilynwch y camau hyn:

1. Sicrhau dyluniad caledwedd example genhedlaeth yn gyflawn.
2. Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
3. Golygu'r .qsf file i aseinio pinnau yn seiliedig ar eich caledwedd.
4. Ar y ddewislen Prosesu, cliciwch ar Start Compilation.
5. Ar ôl crynhoad llwyddiannus, a .sof file ar gael ynample_dir>/hardware_test_design/output_files cyfeiriadur.

Dilynwch y camau hyn i raglennu'r dyluniad caledwedd exampar y ddyfais Intel Agilex:

• Cysylltwch Pecyn Datblygu Uniondeb Signal Transceiver Intel Agilex I-gyfres i'r cyfrifiadur gwesteiwr.
  Nodyn: Mae'r pecyn datblygu wedi'i rag-raglennu gyda'r amleddau cloc cywir yn ddiofyn. Nid oes angen i chi ddefnyddio'r rhaglen Rheoli Cloc i osod yr amleddau.
• Ar y ddewislen Offer, cliciwch Rhaglennydd.
• Yn y Rhaglennydd, cliciwch Gosod Caledwedd.
• Dewiswch ddyfais rhaglennu.
• Sicrhewch fod y Modd wedi'i osod i JTAG.
• Dewiswch y ddyfais Intel Agilex a chliciwch Ychwanegu Dyfais. Mae'r Rhaglennydd yn dangos diagram bloc o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
• Yn y rhes gyda'ch .sof, gwiriwch y blwch ar gyfer y .sof.
• Ticiwch y blwch yn y golofn Rhaglen/Ffurfweddu.
• Cliciwch Cychwyn.

Gwybodaeth Gysylltiedig

• Llifoedd Dylunio Seiliedig ar Floc
• Rhaglennu Dyfeisiau FPGA Intel
• Dadansoddi a Dadfygio Dyluniadau gyda Consol System

Profi'r Dyluniad Caledwedd Example

Ar ôl i chi lunio'r dyluniad craidd F-Tile CPRI PHY Intel FPGA IP example a'i ffurfweddu ar eich dyfais Intel Agilex, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP a'i gofrestrau craidd IP PHY.
I droi'r Consol System ymlaen a phrofi'r dyluniad caledwedd example, dilynwch y camau hyn:

1. Ar ôl y dyluniad caledwedd example wedi'i ffurfweddu ar y ddyfais Intel Agilex, yn y meddalwedd Intel Quartus Prime Pro Edition, ar y ddewislen Tools, cliciwch System Debugging Tools ➤ System Console.
2. Yn y cwarel Tcl Console, teipiwch cd hwtest i newid cyfeiriadur iddoample_dir>/hardware_test_design/hwtest_sl.
3. Teipiwch ffynhonnell main_script.tcl i agor cysylltiad â'r JTAG meistr a dechrau y prawf.

Dylunio Cynample Disgrifiad

Mae'r dyluniad cynample yn dangos ymarferoldeb sylfaenol craidd F-Tile CPRI PHY Intel FPGA IP. Gallwch chi gynhyrchu'r dyluniad o'r Example Dylunio tab yn y golygydd paramedr F-Tile CPRI PHY Intel FPGA IP.
I gynhyrchu'r dyluniad example, rhaid i chi yn gyntaf osod y gwerthoedd paramedr ar gyfer yr amrywiad craidd IP rydych chi'n bwriadu ei gynhyrchu yn eich cynnyrch terfynol. Gallwch ddewis cynhyrchu'r dyluniad exampgyda neu heb y nodwedd RS-FEC. Mae'r nodwedd RS-FEC ar gael gyda chyfraddau didau llinell CPRI 10.1376, 12.1651 a 24.33024 Gbps.
Tabl 4. F-Tile CPRI PHY Intel FPGA Matrics Nodwedd Craidd IP

Cyfradd Didau Llinell CPRI (Gbps)	Cefnogaeth RS-FEC	Cloc Cyfeirnod (MHz)	Cymorth Cudd Penderfynol
1.2288	Nac ydw	153.6	Oes
2.4576	Nac ydw	153.6	Oes
3.072	Nac ydw	153.6	Oes
4.9152	Nac ydw	153.6	Oes
6.144	Nac ydw	153.6	Oes
9.8304	Nac ydw	153.6	Oes
10.1376	Gyda a Heb	184.32	Oes
12.1651	Gyda a Heb	184.32	Oes
24.33024	Gyda a Heb	184.32	Oes

Nodweddion

• Cynhyrchu'r dyluniad example gyda nodwedd RS-FEC
• Galluoedd gwirio pecynnau sylfaenol gan gynnwys cyfrif hwyrni taith gron

Dyluniad Efelychu Cynample

Mae'r F-Tile CPRI PHY Intel FPGA IP dylunio exampMae le yn cynhyrchu mainc brawf efelychiad ac efelychiad files sy'n instantiates craidd F-Tile CPRI PHY Intel FPGA IP pan fyddwch yn dewis yr opsiwn Efelychu.

Ffigur 6. Diagram Bloc ar gyfer Cyfraddau Llinell 10.1316, 12.1651, a 24.33024 Gbps (gyda a heb RS-FEC)

Ffigur 7. Diagram Bloc ar gyfer 1.228, 2.4576, 3.072, 4.9152, 6.144, a 9.8304 Cyfradd Llinell Gbps

Yn y dyluniad hwn exampLe, mae'r fainc brawf efelychu yn darparu ymarferoldeb sylfaenol fel cychwyn ac aros am gloi, trosglwyddo a derbyn pecynnau.
Mae'r rhediad prawf llwyddiannus yn dangos allbwn sy'n cadarnhau'r ymddygiad canlynol:

1. Mae rhesymeg y cleient yn ailosod y craidd IP.
2. Mae rhesymeg y cleient yn aros am aliniad llwybr data RX.
3. Mae rhesymeg y cleient yn trosglwyddo hyperfframiau ar ryngwyneb TX MII ac yn aros am bum hyperffram i'w derbyn ar ryngwyneb RX MII. Mae hyperframes yn cael eu trosglwyddo a'u derbyn ar ryngwyneb MII yn unol â manylebau CPRI v7.0.
   Nodyn: Mae'r dyluniadau CPRI sy'n targedu 1.2, 2.4, 3, 4.9, 6.1, a 9.8 Gbps cyfradd llinell yn defnyddio rhyngwyneb 8b/10b ac mae'r dyluniadau sy'n targedu 10.1, 12.1 a 24.3 Gbps (gyda a heb RS-FEC) yn defnyddio rhyngwyneb MII. Mae'r dyluniad hwn yn gynampMae le yn cynnwys cownter taith gron i gyfrif hwyrni'r daith gron o TX i RX.
4. Mae rhesymeg y cleient yn darllen gwerth hwyrni'r daith gron ac yn gwirio am gynnwys a chywirdeb y data hyperfframiau ar ochr RX MII unwaith y bydd y cownter yn cwblhau cyfrif hwyrni'r daith gron.

Gwybodaeth Gysylltiedig

• Manylebau CPRI

Dylunio Caledwedd Cynample

Ffigur 8. Dyluniad Caledwedd Example Diagram Bloc

 

Nodyn

1. Mae'r dyluniadau CPRI gyda chyfraddau llinell CPRI 2.4/4.9/9.8 Gbps yn defnyddio rhyngwyneb 8b/10b ac mae pob cynllun cyfraddau llinell CPRI arall yn defnyddio rhyngwyneb MII.
2. Mae angen cloc cyfeirio transceiver 2.4 MHz ar ddyluniadau CPRI gyda chyfraddau llinell CPRI 4.9/9.8/153.6 Gbps ac mae angen 184.32 MHz ar yr holl gyfraddau llinell CPRI eraill.

Mae'r F-Tile CPRI PHY Intel FPGA IP craidd dylunio caledwedd exampMae le yn cynnwys y cydrannau canlynol:

• F-Tile CPRI PHY Intel FPGA IP craidd.
• Bloc rhesymeg cleient pecyn sy'n cynhyrchu ac yn derbyn traffig.
• Cownter taith gron.
• IOPLL i gynhyrchu sampcloc ling ar gyfer rhesymeg hwyrni penderfynol y tu mewn i'r IP, a chydran rhifydd taith gron yn y fainc brawf.
• System PLL i gynhyrchu clociau system ar gyfer yr IP.
• Datgodiwr cyfeiriad Avalon®-MM i ddadgodio gofod cyfeiriad ailgyflunio ar gyfer modiwlau CPRI, Transceiver, ac Ethernet yn ystod mynediadau ailgyflunio.
• Ffynonellau a stilwyr ar gyfer mynnu ailosodiadau a monitro'r clociau ac ychydig o ddarnau statws.
• JTAG rheolydd sy'n cyfathrebu â'r Consol System. Rydych chi'n cyfathrebu â rhesymeg y cleient trwy System Console.

Arwyddion Rhyngwyneb

Tabl 5. Dyluniad Example Arwyddion Rhyngwyneb

Arwydd	Cyfeiriad	Disgrifiad
cyf_clk100MHz	Mewnbwn	Cloc mewnbwn ar gyfer mynediad CSR ar yr holl ryngwynebau ailgyflunio. Gyrrwch ar 100 MHz.
i_clk_ref[0]	Mewnbwn	Cloc cyfeirio ar gyfer System PLL. Gyrrwch ar 156.25 MHz.
i_clk_ref[1]	Mewnbwn	Cloc cyfeirio transceiver. Gyrrwch yn • 153.6 MHz ar gyfer cyfradd llinell CPRI 1.2, 2.4, 3, 4.9, 6.1, a 9.8 Gbps. • 184.32 MHz ar gyfer cyfraddau llinell CPRI 10.1,12.1, a 24.3 Gbps gyda a heb RS-FEC.
i_rx_cyfres[n]	Mewnbwn	Transceiver PHY mewnbwn data cyfresol.
o_tx_cyfres[n]	Allbwn	Data cyfresol allbwn PHY transceiver.

Dylunio Cynample Cofrestrau

Tabl 6. Dyluniad Example Cofrestrau

Rhif Sianel	Cyfeiriad Sylfaen (Cyfeiriad Beit)	Math o Gofrestr
0	0x00000000	Cofrestrau ailgyflunio CPRI PHY ar gyfer Channel 0
	0x00100000	Cofrestrau Ailgyflunio Ethernet ar gyfer Channel 0
	0x00200000	Cofrestrau Ad-drefnu Trosglwyddydd ar gyfer Channel 0
1(2)	0x01000000	Cofrestrau ailgyflunio CPRI PHY ar gyfer Channel 1
	0x01100000	Cofrestrau Ailgyflunio Ethernet ar gyfer Channel 1
	0x01200000	Cofrestrau Ad-drefnu Trosglwyddydd ar gyfer Channel 1
2(2)	0x02000000	Cofrestrau ailgyflunio CPRI PHY ar gyfer Channel 2
	0x02100000	Cofrestrau Ailgyflunio Ethernet ar gyfer Channel 2
	0x02200000	Cofrestrau Ad-drefnu Trosglwyddydd ar gyfer Channel 2
parhad…

Rhif Sianel	Cyfeiriad Sylfaen (Cyfeiriad Beit)	Math o Gofrestr
3(2)	0x03000000	Cofrestrau ailgyflunio CPRI PHY ar gyfer Channel 3
	0x03100000	Cofrestrau Ailgyflunio Ethernet ar gyfer Channel 3
	0x03200000	Cofrestrau Ad-drefnu Trosglwyddydd ar gyfer Channel 3

Mae'r cofrestrau hyn yn cael eu cadw os na ddefnyddir y sianel.

F-Tile CPRI PHY Intel FPGA IP Design Example Archifau Canllaw Defnyddwyr

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Intel Quartus Prime	Fersiwn Craidd IP	Canllaw Defnyddiwr
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Hanes Adolygu Dogfennau ar gyfer Teil-F CPRI PHY Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2021.10.04	21.3	3.0.0	Ychwanegwyd cefnogaeth ar gyfer efelychwyr newydd yn yr adran: Gofynion Caledwedd a Meddalwedd. Camau wedi'u diweddaru yn yr adran: Efelychu'r Dyluniad Example Testbench. Diweddarwyd yr adrannau canlynol gyda gwybodaeth cyfradd llinell newydd: Dylunio Cynample Disgrifiad Dyluniad Efelychu Cynample Arwyddion Rhyngwyneb Wedi diweddaru'r cyfeiriad yn yr adran: Dylunio Cynample Cofrestrau.
2021.06.21	21.2	2.0.0	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Dogfennau / Adnoddau

Intel F-Tile CPRI PHY FPGA IP Design Example [pdfCanllaw Defnyddiwr Tile F CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, Dylunio IP Example, Dylunio IP

Cyfeiriadau

• Llawlyfr Defnyddiwr