אינהאַלט באַהאַלטן
1 ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסample
2 שנעל אָנהייב גייד
2.1 האַרדוואַרע און ווייכווארג רעקווירעמענץ
2.2 שאַפֿן די פּלאַן
2.3 Directory סטרוקטור
2.4 סימולאַטינג די פּלאַן עקסample Testbench
2.5 קאַמפּיילינג די קאָמפּילאַטיאָן-בלויז פּראָיעקט
2.6 קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע
2.7 טעסטינג די ייַזנוואַרג פּלאַן עקסample
3 פּלאַן עקסampדי באַשרייַבונג
3.1 פֿעיִקייטן
3.2 סימיאַליישאַן פּלאַן עקסample
3.3 ייַזנוואַרג פּלאַן עקסample
3.4 צובינד סיגנאַלז
3.5 פּלאַן עקסampדי רעדזשיסטערס
4 F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives
5 דאָקומענט רעוויזיע געשיכטע פֿאַר F-Tile CPRI PHY Intel FPGA IP Design Exampדער באַניצער גייד
6 דאָקומענטן / רעסאָורסעס
6.1 רעפערענצן
7 Related Posts

ינטעל לאָגאָ

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסample

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampדי פּראָדוקט

שנעל אָנהייב גייד

די F-Tile CPRI PHY Intel® FPGA IP האַרץ גיט אַ סימיאַליישאַן טעסטבענטש און ייַזנוואַרג פּלאַן עקס.ample וואָס שטיצט זאַמלונג און ייַזנוואַרג טעסטינג. ווען איר דזשענערייט די פּלאַן עקסample, דער פּאַראַמעטער רעדאַקטאָר אויטאָמאַטיש קריייץ די fileעס איז נייטיק צו סימולירן, צונויפנעמען און פּרובירן די פּלאַן אין ייַזנוואַרג.
ינטעל אויך גיט אַ זאַמלונג-בלויז עקסampדי פּרויעקט וואָס איר קענען נוצן צו געשווינד אָפּשאַצן IP האַרץ שטח און טיימינג.
די F-Tile CPRI PHY Intel FPGA IP האַרץ גיט די פיייקייט פון דזשענערייטינג פּלאַן עקסampלייס פֿאַר אַלע געשטיצט קאַמבאַניישאַנז פון נומער פון CPRI טשאַנאַלז און CPRI שורה ביסל רייץ. די טעסטבענטש און פּלאַן עקסampאיר שטיצן פילע פּאַראַמעטער קאַמבאַניישאַנז פון די F-Tile CPRI PHY Intel FPGA IP האַרץ.

פיגורע 1. אַנטוויקלונג סטעפּס פֿאַר די פּלאַן עקסample

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 1

פֿאַרבונדענע אינפֿאָרמאַציע

  • F-Tile CPRI PHY Intel FPGA IP באַניצער גייד
    • פֿאַר דיטיילד אינפֿאָרמאַציע אויף F-tile CPRI PHY IP.
  • F-Tile CPRI PHY Intel FPGA IP מעלדונג נאָטעס
    • די IP מעלדונג נאָטעס רשימה IP ענדערונגען אין אַ באַזונדער מעלדונג.
האַרדוואַרע און ווייכווארג רעקווירעמענץ

צו פּרובירן די עקסampאין די פּלאַן, נוצן די פאלגענדע ייַזנוואַרג און ווייכווארג:

  • Intel Quartus® Prime Pro Edition ווייכווארג
  • סיסטעם קאַנסאָול
  • שטיצט סימיאַלייטערז:
    • סינאָפּסיס* VCS*
    • Synopsys VCS MX
    • Siemens* EDA ModelSim* SE אָדער Questa* — Questa-Intel FPGA אַדישאַן
שאַפֿן די פּלאַן

פיגורע 2. פּראָצעדור

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 2פיגורע 3. עקסampדי פּלאַן טאַב אין IP פּאַראַמעטער עדיטאָר

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 3

צו שאַפֿן אַן Intel Quartus Prime Pro אַדישאַן פּרויעקט:

  1. אין די Intel Quartus Prime Pro אַדישאַן, גיט File ➤ New Project Wizard צו שאַפֿן אַ נייַע Quartus Prime פּרויעקט, אָדער File ➤ עפֿן פּראָיעקט צו עפֿענען אַן יגזיסטינג Intel Quartus Prime פּרויעקט. דער מאַזעק פּראַמפּס איר צו ספּעציפיצירן אַ מיטל.
  2. ספּעציפיצירן די מיטל משפּחה Agilex (איך-סעריע) און סעלעקטירן אַ מיטל וואָס טרעפן אַלע די רעקווירעמענץ:
    • טראַנססעיווער קאַכל איז F-טייל
    • טראַנססעיווער גיכקייַט גראַד איז -1 אָדער -2
    • די האַרץ גיכקייַט גראַד איז -1 אָדער -2 אָדער -3
  3. דריקט ענדיקן.

גיי די סטעפּס צו דזשענערייט די F-Tile CPRI PHY Intel FPGA IP ייַזנוואַרג פּלאַן, למשלampלע און טעסטבענטש:

  1. אין די IP קאַטאַלאָג, געפֿינען און סעלעקטירן F-Tile CPRI PHY Intel FPGA IP. די New IP Variation פֿענצטער איז ארויס.
  2. ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין מנהג IP ווערייישאַן. דער פּאַראַמעטער רעדאַקטאָר סאַוועס די IP ווערייישאַן סעטטינגס אין אַ file געהייסן .יפּ.
  3. דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס.
  4. אויף די IP קוויטל, ספּעציפיצירן די פּאַראַמעטערס פֿאַר דיין IP האַרץ ווערייישאַן.
  5. אויף די עקסampדי פּלאַן קוויטל, אונטער עקסampלאַ פּלאַן Files, אויסקלייַבן די סימיאַליישאַן אָפּציע צו דזשענערייט די טעסטבענטש און די זאַמלונג-בלויז פּרויעקט. אויסקלייַבן די סינטעז אָפּציע צו דזשענערייט די ייַזנוואַרג פּלאַן, למשלample. איר מוזן אויסקלייַבן בייַ מינדסטער איינער פון די סימיאַליישאַן און סינטעז אָפּציעס צו דזשענערייט דעם פּלאַן עקסample.
  6. אויף די עקסampאויף די פּלאַן קוויטל, אונטער דזשענערייטאַד HDL פֿאָרמאַט, סעלעקטירן Verilog HDL אָדער VHDL. אויב איר אויסקלייַבן VHDL, איר מוזן סימולירן די טעסטבענטש מיט אַ געמישט-שפּראַך סימיאַלייטער. די מיטל אונטער פּרובירן אין די עקס_ וועגווייַזער איז אַ VHDL מאָדעל, אָבער די הויפּט טעסטבענטש file איז אַ סיסטעם ווערילאָג file.
  7. דריקט דעם Generate Exampדי פּלאַן קנעפּל. די אויסקלייַבן עקסampדער פּלאַן Directory פֿענצטער איז ארויס.
  8. אויב איר ווילן צו מאָדיפיצירן די פּלאַן, למשלampדער וועגווייַזער דרך אָדער נאָמען פֿון די דיפאָלץ געוויזן (cpriphy_ftile_0_example_design), בלעטער צו די נייַע דרך און טיפּ די נייַע פּלאַן עקסampדער וועגווייַזער נאָמען (ample_dir>).
Directory סטרוקטור

די F-Tile CPRI PHY Intel FPGA IP האַרץ פּלאַן עקסample file דירעקטעריז אַנטהאַלטן די פאלגענדע דזשענערייטאַד fileס פֿאַר די פּלאַן עקסample.

פיגורע 4. Directory סטרוקטור פון די דזשענערייטאַד עקסampלאַ פּלאַן

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 4

טיש 1. טעסטבענטש File דיסקריפּשאַנז

File נעמען באַשרייַבונג
שליסל טעסטבענטש און סימיאַליישאַן Files
<design_example_dir>/ עקסample_testbench/basic_avl_tb_top.sv שפּיץ-מדרגה טעסטבענטש file. די טעסטבענטש ינסטאַנטייץ די DUT ראַפּער און לויפט Verilog HDL טאַסקס צו דזשענערייט און אָננעמען פּאַקיץ.
<design_example_dir>/ עקסample_testbench/cpriphy_ftile_wrapper.sv DUT ראַפּער וואָס ינסטאַנטיייץ DUT און אנדערע טעסטבענטש קאַמפּאָונאַנץ.
טעסטבענטש סקריפּטס (1)
<design_example_dir>/ עקסample_testbench/run_vsim.do די Siemens EDA ModelSim SE אָדער Questa אָדער Questa-Intel FPGA אַדישאַן שריפט צו לויפן די טעסטבענטש.
<design_example_dir>/ עקסample_testbench/run_vcs.sh די Synopsys VCS שריפט צו לויפן די טעסטבענטש.
<design_example_dir>/ עקסample_testbench/run_vcsmx.sh די Synopsys VCS MX שריפט (קאַמביינד Verilog HDL און SystemVerilog מיט VHDL) צו לויפן די טעסטבענטש.

איגנאָרירן קיין אנדערע סימיאַלייטער שריפט אין דיample_dir>/example_testbench/ טעקע.

טיש 2. ייַזנוואַרג פּלאַן עקסample File דיסקריפּשאַנז

File נעמען דיסקריפּשאַנז
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf Intel Quartus Prime פּרויעקט file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf ינטעל קוואַרטוס פּריים פּרויעקט באַשטעטיקן file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc סינאָפּסיס פּלאַן קאַנסטריינץ fileס. איר קענען נאָכמאַכן און מאָדיפיצירן די fileס פֿאַר דיין אייגענע Intel Agilex ™ פּלאַן.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v Top-מדרגה Verilog HDL פּלאַן עקסample file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv DUT ראַפּער וואָס ינסטאַנטיייץ DUT און אנדערע טעסטבענטש קאַמפּאָונאַנץ.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl הויפּט file פֿאַר אַקסעס די סיסטעם קאַנסאָול.
סימולאַטינג די פּלאַן עקסample Testbench

פיגורע 5. פּראָצעדור

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 5

גיי די סטעפּס צו סימולירן די טעסטבענטש:

  1. אין די באַפֿעל פּינטלעך, טוישן צו די טעסטבענטש סימיאַליישאַן וועגווייַזערample_dir>/example_testbench. cd /example_testbench
  2. לויפן quartus_tlg אויף די דזשענערייטאַד פּרויעקט file: quartus_tlg cpriphy_ftile_hw
  3. לויפן ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
  4. לויפן די סימיאַליישאַן שריפט פֿאַר די געשטיצט סימיאַלייטער פון דיין ברירה. דער שריפט קאַמפּיילז און לויפט די טעסטבענטש אין די סימיאַלייטער. אָפּשיקן צו די טיש סטעפּס צו סימולירן די טעסטבענטש.
  5. פונאַנדערקלייַבן די רעזולטאַטן. די געראָטן טעסטבענטש באקומען פינף כייפּערפראַמעס און דיספּלייז "פארביי".

טיש 3. סטעפּס צו סימולירן די טעסטבענטש אין Synopsys VCS* סימיאַלייטער

סימיאַלייטער אינסטרוקציעס
VCS אין די באַפֿעלן שורה, טיפּ:
ש run_vcs.sh  
פארבליבן...
סימיאַלייטער אינסטרוקציעס
VCS MX אין די באַפֿעלן שורה, טיפּ:
ש run_vcsmx.sh  
ModelSim SE אָדער Questa אָדער Questa-Intel FPGA אַדישאַן אין די באַפֿעלן שורה, טיפּ:
vsim -do run_vsim.do  
אויב איר בעסער וועלן צו סימולירן אָן ברענגען אַרויף די GUI, טיפּ:
vsim -c -do run_vsim.do  

די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן סימיאַליישאַן פּראָבע לויפן פֿאַר 24.33024 Gbps מיט 4 CPRI טשאַנאַלז:

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 9 ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 10 ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 11

קאַמפּיילינג די קאָמפּילאַטיאָן-בלויז פּראָיעקט

צו זאַמלען די זאַמלונג-בלויז עקסampאין די פּרויעקט, נאָכגיין די סטעפּס:

  1. פאַרזיכערן זאַמלונג פּלאַן עקסampדער דור איז גאַנץ.
  2. אין די Intel Quartus Prime Pro Edition ווייכווארג, עפֿענען די Intel Quartus Prime Pro Edition פּרויעקטample_dir>/compilation_test_design/cpriphy_ftile.qpf.
  3. אין די פּראַסעסינג מעניו, גיט אָנהייב זאַמלונג.
  4. נאָך געראָטן זאַמלונג, ריפּאָרץ פֿאַר טיימינג און ריסאָרס יוטאַלאַזיישאַן זענען בארעכטיגט אין דיין Intel Quartus Prime Pro Edition סעסיע.

פֿאַרבונדענע אינפֿאָרמאַציע
בלאָק-באזירט פּלאַן פלאָוז

קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע

צו זאַמלען די ייַזנוואַרג פּלאַן עקסampאון קאַנפיגיער עס אויף דיין Intel Agilex מיטל, נאָכגיין די סטעפּס:

  1. פאַרזיכערן ייַזנוואַרג פּלאַן עקסampדער דור איז גאַנץ.
  2. אין די Intel Quartus Prime Pro Edition ווייכווארג, עפֿענען די Intel Quartus Prime פּרויעקטample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
  3. רעדאַגירן די .qsf file צו באַשטימען פּינס באזירט אויף דיין ייַזנוואַרג.
  4. אין די פּראַסעסינג מעניו, גיט אָנהייב זאַמלונג.
  5. נאָך אַ מצליח זאַמלונג, אַ .סאָף file איז בנימצא איןample_dir>/hardware_test_design/output_files וועגווייַזער.

גיי די סטעפּס צו פּראָגראַם די ייַזנוואַרג פּלאַן, למשלampאויף די Intel Agilex מיטל:

  • פאַרבינדן Intel Agilex I-series Transceiver Signal Integrity Development Kit צו דער באַלעבאָס קאָמפּיוטער.
    באַמערקונג: די אַנטוויקלונג ינווענטאַר איז פּריפּראָוגראַמד מיט די ריכטיק זייגער פריקוואַנסיז דורך פעליקייַט. איר טאָן ניט דאַרפֿן צו נוצן די זייגער קאָנטראָל אַפּלאַקיישאַן צו שטעלן די פריקוואַנסיז.
  • אין די מכשירים מעניו, גיט פּראָגראַמיסט.
  • אין די פּראָגראַמיסט, גיט Hardware Setup.
  • אויסקלייַבן אַ פּראָגראַממינג מיטל.
  • פאַרזיכערן אַז מאָדע איז באַשטימט צו JTAG.
  • סעלעקטירן דעם Intel Agilex מיטל און גיט לייג דיווייס. דער פּראָגראַמיסט דיספּלייז אַ בלאָק דיאַגראַמע פון ​​די קאַנעקשאַנז צווישן די דעוויסעס אויף דיין ברעט.
  • אין די רודערן מיט דיין .סאָף, טשעק די קעסטל פֿאַר די .סאָף.
  • קוק די קעסטל אין די פּראָגראַם / קאַנפיגיער זייַל.
  • דריקט אָנהייב.

פֿאַרבונדענע אינפֿאָרמאַציע

  • בלאָק-באזירט פּלאַן פלאָוז
  • פּראָגראַממינג Intel FPGA דעוויסעס
  • אַנאַלייזינג און דיבאַגינג דיזיינז מיט סיסטעם קאַנסאָול
טעסטינג די ייַזנוואַרג פּלאַן עקסample

נאָך איר צונויפנעמען די F-Tile CPRI PHY Intel FPGA IP האַרץ פּלאַן, למשלampאון קאַנפיגיער עס אויף דיין Intel Agilex מיטל, איר קענען נוצן די סיסטעם קאַנסאָול צו פּראָגראַם די IP האַרץ און די PHY IP האַרץ רעדזשיסטערז.
צו קער אויף די סיסטעם קאַנסאָול און פּרובירן די ייַזנוואַרג פּלאַן, למשלampאין, נאָכגיין די סטעפּס:

  1. נאָך די ייַזנוואַרג פּלאַן עקסampדי איז קאַנפיגיערד אויף די Intel Agilex מיטל, אין די Intel Quartus Prime Pro Edition ווייכווארג, אויף די מכשירים מעניו, גיט סיסטעם דיבאַגינג מכשירים ➤ סיסטעם קאַנסאָול.
  2. אין די Tcl קאַנסאָול שויב, טיפּ cd hwtest צו טוישן די וועגווייַזערample_dir>/hardware_test_design/hwtest_sl.
  3. טיפּ מקור main_script.tcl צו עפֿענען אַ קשר צו די JTAG בעל און אָנהייבן די פּראָבע.

פּלאַן עקסampדי באַשרייַבונג

דער פּלאַן עקסample דעמאַנסטרייץ די יקערדיק פאַנגקשאַנאַליטי פון די F-Tile CPRI PHY Intel FPGA IP האַרץ. איר קענען דזשענערייט די פּלאַן פון די עקסampדי פּלאַן קוויטל אין די F-Tile CPRI PHY Intel FPGA IP פּאַראַמעטער רעדאַקטאָר.
צו דזשענערייט די פּלאַן עקסampאיר מוזן ערשטער שטעלן די פּאַראַמעטער וואַלועס פֿאַר די IP האַרץ ווערייישאַן איר בדעה צו דזשענערייט אין דיין סוף פּראָדוקט. איר קענען קלייַבן צו דזשענערייט די פּלאַן עקסampמיט אָדער אָן די RS-FEC שטריך. די RS-FEC שטריך איז בנימצא מיט 10.1376, 12.1651 און 24.33024 Gbps CPRI שורה ביסל רייץ.
טיש 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI שורה ביט קורס (Gbps) רס-פעק שטיצן רעפערענץ זייגער (MHz) דיטערמאַניסטיק לייטאַנס שטיצן
1.2288 ניין 153.6 יא
2.4576 ניין 153.6 יא
3.072 ניין 153.6 יא
4.9152 ניין 153.6 יא
6.144 ניין 153.6 יא
9.8304 ניין 153.6 יא
10.1376 מיט און אָן 184.32 יא
12.1651 מיט און אָן 184.32 יא
24.33024 מיט און אָן 184.32 יא
פֿעיִקייטן
  • דזשענערייט די פּלאַן עקסampמיט RS-FEC שטריך
  • יקערדיק פּאַקאַט קאָנטראָלירונג קייפּאַבילאַטיז אַרייַנגערעכנט קייַלעכיק רייזע לייטאַנסי ציילן
סימיאַליישאַן פּלאַן עקסample

די F-Tile CPRI PHY Intel FPGA IP פּלאַן עקסample דזשענערייץ אַ סימיאַליישאַן טעסטבענטש און סימיאַליישאַן files אַז ינסטאַנטיייץ די F-Tile CPRI PHY Intel FPGA IP האַרץ ווען איר אויסקלייַבן די סימיאַליישאַן אָפּציע.

פיגורע 6. בלאָק דיאַגראַמע פֿאַר 10.1316, 12.1651 און 24.33024 גבפּס (מיט און אָן רס-פעק) שורה ראַטעס

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 6פיגורע 7. בלאָק דיאַגראַמע פֿאַר 1.228, 2.4576, 3.072, 4.9152, 6.144 און 9.8304 גבפּס שורה קורס

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 7

אין דעם פּלאַן עקסampליי, די סימיאַליישאַן טעסטבענטש גיט יקערדיק פאַנגקשאַנאַליטי אַזאַ ווי סטאַרטאַפּ און וואַרטן פֿאַר שלאָס, טראַנסמיסיע און באַקומען פּאַקיץ.
די געראָטן פּרובירן לויפן דיספּלייז רעזולטאַט וואָס באַשטעטיקן די פאלגענדע נאַטור:

  1. דער קליענט לאָגיק ריסעץ די IP האַרץ.
  2. דער קליענט לאָגיק ווייץ פֿאַר די RX דאַטאַפּאַט אַליינמאַנט.
  3. דער קליענט לאָגיק טראַנזמיץ כייפּערפראַמעס אויף די TX MII צובינד און ווייץ פֿאַר פינף כייפּערפראַמעס צו זיין באקומען אויף RX MII צובינד. היפּערפראַמעס זענען טראַנסמיטטעד און באקומען אויף MII צובינד לויט די CPRI v7.0 ספּעסאַפאַקיישאַנז.
    באַמערקונג: די CPRI דיזיינז וואָס צילן 1.2, 2.4, 3, 4.9, 6.1 און 9.8 גבפּס שורה קורס נוצן 8b/10b צובינד און די דיזיינז וואָס צילן 10.1, 12.1 און 24.3 גבפּס (מיט און אָן RS-FEC) נוצן MII צובינד. דעם פּלאַן עקסampעס כולל אַ קייַלעכיק יאַזדע טאָמבאַנק צו ציילן די רייזע לייטאַנסי פון טקס צו רקס.
  4. דער קליענט לאָגיק לייענט די ווערט פון די רייזע לייטאַנסי און טשעק פֿאַר די אינהאַלט און קערעקטנאַס פון די כייפּערפראַמעס דאַטן אויף די RX MII זייַט אַמאָל די טאָמבאַנק קאַמפּליץ די ציילן פון די רייזע לייטאַנסי.

פֿאַרבונדענע אינפֿאָרמאַציע

  • CPRI ספּעסאַפאַקיישאַנז
ייַזנוואַרג פּלאַן עקסample

פיגורע 8. ייַזנוואַרג פּלאַן עקסampדי בלאָק דיאַגראַמע

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסampפייג 8

 

באַמערקונג

  1. די CPRI דיזיינז מיט 2.4/4.9/9.8 Gbps CPRI שורה ראַטעס נוצן 8b/10b צובינד און אַלע אנדערע CPRI שורה ראַטעס דיזיינז נוצן MII צובינד.
  2. די CPRI דיזיינז מיט 2.4/4.9/9.8 Gbps CPRI שורה ראַטעס דאַרפֿן 153.6 מהז טראַנססעיווער רעפֿערענץ זייגער און אַלע אנדערע CPRI שורה רייץ דאַרפֿן 184.32 מהז.

די F-Tile CPRI PHY Intel FPGA IP האַרץ ייַזנוואַרג פּלאַן עקסampעס כולל די פאלגענדע קאַמפּאָונאַנץ:

  • F-Tile CPRI PHY Intel FPGA IP האַרץ.
  • פּאַקאַט קליענט לאָגיק בלאָק וואָס דזשענערייץ און נעמט פאַרקער.
  • קייַלעכיק יאַזדע טאָמבאַנק.
  • IOPLL צו דזשענערייט sampלינג זייגער פֿאַר דיטערמאַניסטיק לייטאַנסי לאָגיק ין די IP, און קייַלעכיק יאַזדע טאָמבאַנק קאָמפּאָנענט אין טעסטבענטש.
  • סיסטעם PLL צו דזשענערייט סיסטעם קלאַקס פֿאַר די IP.
  • Avalon®-MM אַדרעס דיקאָודער צו דעקאָדע ריקאַנפיגיעריישאַן אַדרעס פּלאַץ פֿאַר CPRI, טראַנססעיווער און עטהערנעט מאַדזשולז בעשאַס ריקאַנפיגיעריישאַן אַקסעס.
  • קוואלן און פּראָבעס פֿאַר באַשטעטיקן ריסעץ און מאָניטאָרינג די קלאַקס און עטלעכע סטאַטוס ביטן.
  • JTAG קאָנטראָללער וואָס קאַמיונאַקייץ מיט די סיסטעם קאַנסאָול. איר יבערגעבן מיט דעם קליענט לאָגיק דורך סיסטעם קאַנסאָול.
צובינד סיגנאַלז

טיש 5. פּלאַן עקסampדי צובינד סיגנאַלז

סיגנאַל ריכטונג באַשרייַבונג
ref_clk100MHz אַרייַנשרייַב אַרייַנשרייַב זייגער פֿאַר קסר אַקסעס אויף אַלע ריקאַנפיגיעריישאַן ינטערפייסיז. פאָר אין 100 מהז.
i_clk_ref[0] אַרייַנשרייַב רעפערענץ זייגער פֿאַר סיסטעם פּלל. פאָר אין 156.25 מהז.
i_clk_ref[1] אַרייַנשרייַב טראַנססעיווער דערמאָנען זייגער. פאָר אין

• 153.6 מהז פֿאַר קפּרי שורה קורס 1.2, 2.4, 3, 4.9, 6.1, און 9.8 גבפּס.

• 184.32 מהז פֿאַר קפּרי שורה רייץ 10.1,12.1, 24.3, און XNUMX גבפּס מיט און אָן רס-פעק.
i_rx_serial[n] אַרייַנשרייַב טראַנססעיווער PHY אַרייַנשרייַב סיריאַל דאַטן.
o_tx_serial[n] רעזולטאַט טראַנססעיווער PHY רעזולטאַט סיריאַל דאַטן.
פּלאַן עקסampדי רעדזשיסטערס

טיש 6. פּלאַן עקסampדי רעדזשיסטערס

קאַנאַל נומער באַזע אַדרעס (ביטע אַדרעס) רעגיסטרירן טיפּ
 

 

0

 0x00000000 CPRI PHY רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 0
0x00100000 עטהערנעט רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 0
0x00200000 טראַנססעיווער רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 0
 

1(2)

 0x01000000 CPRI PHY רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 1
0x01100000 עטהערנעט רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 1
0x01200000 טראַנססעיווער רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 1
 

2(2)

 0x02000000 CPRI PHY רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 2
0x02100000 עטהערנעט רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 2
0x02200000 טראַנססעיווער רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 2
פארבליבן...
קאַנאַל נומער באַזע אַדרעס (ביטע אַדרעס) רעגיסטרירן טיפּ
 

3(2)

 0x03000000 CPRI PHY רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 3
0x03100000 עטהערנעט רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 3
0x03200000 טראַנססעיווער רעקאָנפיגוראַטיאָן רעדזשיסטערז פֿאַר קאַנאַל 3

די רעדזשיסטערז זענען רעזערווירט אויב דער קאַנאַל איז נישט געניצט.

F-Tile CPRI PHY Intel FPGA IP Design Example User Guide Archives

אויב אַן IP האַרץ ווערסיע איז נישט ליסטעד, דער באַניצער פירער פֿאַר די פריערדיקע IP האַרץ ווערסיע אַפּלייז.

Intel Quartus Prime ווערסיע IP קאָר ווערסיע באַניצער גייד
21.2 2.0.0 F-Tile CPRI PHY Intel FPGA IP Design Exampדער באַניצער גייד

דאָקומענט רעוויזיע געשיכטע פֿאַר F-Tile CPRI PHY Intel FPGA IP Design Exampדער באַניצער גייד

דאָקומענט ווערסיע Intel Quartus Prime ווערסיע IP ווערסיע ענדערונגען
2021.10.04 21.3 3.0.0
  • צוגעלייגט שטיצן פֿאַר נייַע סימיאַלייטערז אין אָפּטיילונג: האַרדוואַרע און ווייכווארג רעקווירעמענץ.
  • דערהייַנטיקט סטעפּס אין אָפּטיילונג: סימולאַטינג די פּלאַן עקסample Testbench.
  • דערהייַנטיקט די פאלגענדע סעקשאַנז מיט נייַע שורה קורס אינפֿאָרמאַציע:
    • פּלאַן עקסampדי באַשרייַבונג
    • סימיאַליישאַן פּלאַן עקסample
    • צובינד סיגנאַלז
  • דערהייַנטיקט די אַדרעס אין אָפּטיילונג: פּלאַן עקסampדי רעדזשיסטערס.
2021.06.21 21.2 2.0.0 ערשט מעלדונג.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
* אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.

דאָקומענטן / רעסאָורסעס

ינטעל F-Tile CPRI PHY FPGA IP דיזיין עקסample [pdfבאַניצער גייד
F-Tile CPRI PHY FPGA IP דיזיין עקסample, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Exampדי, IP דיזיין

רעפערענצן

Related Posts

לאָזן אַ באַמערקונג

דיין בליצפּאָסט אַדרעס וועט נישט זיין ארויס. פארלאנגט פעלדער זענען אנגעצייכנט *