انتل F-Tile CPRI PHY FPGA IP Design Example
دليل البدء السريع
يوفر نواة F-Tile CPRI PHY Intel® FPGA IP منصة اختبار محاكاة وتصميم الأجهزة على سبيل المثالample الذي يدعم التجميع واختبار الأجهزة. عند إنشاء التصميم السابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره.
توفر Intel أيضًا نسخة تجميعية فقطampيمكنك استخدامه لتقدير منطقة IP الأساسية وتوقيته بسرعة.
يوفر نواة F-Tile CPRI PHY Intel FPGA IP القدرة على إنشاء التصميم على سبيل المثالampملفات لجميع المجموعات المدعومة لعدد قنوات CPRI ومعدلات بتات خط CPRI. منضدة الاختبار والتصميم السابقينampيدعم العديد من مجموعات المعلمات من F-Tile CPRI PHY Intel FPGA IP core.
الشكل 1. خطوات التطوير لمثال التصميمample
معلومات ذات صلة
- دليل مستخدم F-Tile CPRI PHY Intel FPGA IP
- للحصول على معلومات مفصلة عن F-tile CPRI PHY IP.
- ملاحظات إصدار F-Tile CPRI PHY Intel FPGA IP
- تسرد ملاحظات إصدار IP تغييرات IP في إصدار معين.
متطلبات الأجهزة والبرامج
لاختبار السابقample design ، استخدم الأجهزة والبرامج التالية:
- برنامج Intel Quartus® Prime Pro Edition
- وحدة تحكم النظام
- المحاكيات المدعومة:
- سينوبسيس * VCS *
- سينوبسيس VCS MX
- Siemens* EDA ModelSim* SE أو Questa* — إصدار Questa-Intel FPGA
توليد التصميم
الشكل 2. الإجراء
الشكل 3. مثالampعلامة تبويب التصميم في محرر معلمات IP
لإنشاء مشروع Intel Quartus Prime Pro Edition:
- في إصدار Intel Quartus Prime Pro، انقر فوق File ➤ معالج مشروع جديد لإنشاء مشروع Quartus Prime جديد ، أو File ➤ افتح المشروع لفتح مشروع Intel Quartus Prime موجود. يطالبك المعالج بتحديد جهاز.
- حدد عائلة الجهاز Agilex (I-series) وحدد جهازًا يلبي جميع هذه المتطلبات:
- بلاط جهاز الإرسال والاستقبال هو بلاط F
- درجة سرعة جهاز الإرسال والاستقبال هي -1 أو -2
- درجة السرعة الأساسية هي -1 أو -2 أو -3
- انقر فوق "إنهاء".
اتبع هذه الخطوات لإنشاء تصميم أجهزة F-Tile CPRI PHY Intel FPGA IP على سبيل المثالample و testbench:
- في كتالوج IP، حدد موقع F-Tile CPRI PHY Intel FPGA IP وحدده. تظهر نافذة تغيير IP الجديد.
- حدد اسم المستوى الأعلى لتنويع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip.
- انقر فوق موافق. يظهر محرر المعلمة.
- في علامة التبويب IP ، حدد معلمات التباين الأساسي لـ IP الخاص بك.
- على السابقينampعلامة التبويب "تصميم" ضمن "Ex".ampتصميم Files، حدد خيار المحاكاة لإنشاء منصة الاختبار ومشروع التجميع فقط. حدد خيار التوليف لإنشاء تصميم الأجهزة على سبيل المثالampجنيه. يجب عليك تحديد واحد على الأقل من خيارات المحاكاة والتوليف لإنشاء مثال على التصميمampليه.
- على السابقينampعلامة التبويب Design، ضمن Generated HDL Format، حدد Verilog HDL أو VHDL. إذا قمت بتحديد VHDL، فيجب عليك محاكاة منصة الاختبار باستخدام جهاز محاكاة مختلط اللغات. الجهاز تحت الاختبار في ex_ الدليل هو نموذج VHDL، ولكن منضدة الاختبار الرئيسية file هو نظام فيريلوج file.
- انقر فوق إنشاء Exampزر تصميم لو. حدد Exampتظهر نافذة دليل التصميم le.
- إذا كنت ترغب في تعديل التصميم السابقampمسار الدليل أو اسمه من الإعدادات الافتراضية المعروضة (cpriphy_ftile_0_example_design) ، استعرض للوصول إلى المسار الجديد واكتب مثال التصميم الجديدampاسم دليل لو (ample_dir>).
بنية الدليل
التصميم الأساسي F-Tile CPRI PHY Intel FPGA IP على سبيل المثالample file تحتوي الدلائل على ما يلي تم إنشاؤه fileق للتصميم السابقampليه.
الشكل 4. هيكل الدليل للمثال الذي تم إنشاؤهampتصميم
الجدول 1. Testbench File الأوصاف
| File الأسماء | وصف |
| منضدة الاختبار والمحاكاة الرئيسية Files | |
| <design_example_dir> / example_testbench/basic_avl_tb_top.sv | منضدة اختبار عالية المستوى file. يقوم testbench بإنشاء برنامج تضمين DUT وتشغيل مهام Verilog HDL لإنشاء الحزم وقبولها. |
| <design_example_dir> / example_testbench/ cpriphy_ftile_wrapper.sv | غلاف DUT الذي ينشئ DUT ومكونات testbench الأخرى. |
| البرامج النصية للاختبار(1) | |
| <design_example_dir> / example_testbench/run_vsim.do | البرنامج النصي Siemens EDA ModelSim SE أو Questa أو Questa-Intel FPGA Edition لتشغيل منصة الاختبار. |
| <design_example_dir> / example_testbench/run_vcs.sh | البرنامج النصي Synopsys VCS لتشغيل testbench. |
| <design_example_dir> / example_testbench/run_vcsmx.sh | البرنامج النصي Synopsys VCS MX (يجمع بين Verilog HDL وSystemVerilog مع VHDL) لتشغيل منصة الاختبار. |
تجاهل أي برنامج نصي محاكاة آخر في ملفample_dir> / example_testbench/ المجلد.
الجدول 2. مثال على تصميم الأجهزةample File الأوصاف
| File الأسماء | الأوصاف |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | مشروع Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | إعداد مشروع Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | قيود تصميم سينوبسيس fileس. يمكنك نسخها وتعديلها fileلتصميم Intel Agilex™ الخاص بك. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | تصميم Verilog HDL عالي المستوى على سبيل المثالample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | غلاف DUT الذي ينشئ DUT ومكونات testbench الأخرى. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | رئيسي file للوصول إلى وحدة تحكم النظام. |
محاكاة مثال التصميمampلو Testbench
الشكل 5. الإجراء
اتبع هذه الخطوات لمحاكاة طاولة الاختبار:
- في موجه الأوامر ، قم بالتغيير إلى دليل محاكاة testbenchample_dir> / example_testbench. قرص مضغوط /السابقample_testbench
- قم بتشغيل quartus_tlg على المشروع الذي تم إنشاؤه file: quartus_tlg cpriphy_ftile_hw
- قم بتشغيل محاكاة إعداد IP: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- قم بتشغيل نص المحاكاة الخاص بالمحاكي المدعوم الذي تختاره. يقوم البرنامج النصي بتجميع وتشغيل testbench في جهاز المحاكاة. الرجوع إلى الجدول خطوات لمحاكاة Testbench.
- تحليل النتائج. تلقت منصة الاختبار الناجحة خمسة إطارات تشعبية، وتعرض كلمة "PASSED".
الجدول 3. خطوات محاكاة Testbench في Synopsys VCS * Simulator
| محاكي | تعليمات | |
| نظام التحكم في الإصدار | في سطر الأوامر ، اكتب: | |
| ش run_vcs.sh | ||
| تابع… | ||
| محاكي | تعليمات | |
| في سي إس إم إكس | في سطر الأوامر ، اكتب: | |
| ش run_vcsmx.sh | ||
| ModelSim SE أو Questa أو Questa-Intel FPGA Edition | في سطر الأوامر ، اكتب: | |
| vsim -do run_vsim.do | ||
| إذا كنت تفضل المحاكاة دون إظهار واجهة المستخدم الرسومية، فاكتب: | ||
| vsim -c -do run_vsim.do | ||
ما يليampيوضح الناتج إجراء اختبار محاكاة ناجح لسرعة 24.33024 جيجابت في الثانية مع 4 قنوات CPRI:
تجميع مشروع التجميع فقط
لتجميع السابقين التجميع فقطampمشروع le ، اتبع الخطوات التالية:
- تأكد من تصميم التجميع على سبيل المثالampجيل كامل.
- في برنامج Intel Quartus Prime Pro Edition ، افتح مشروع Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- في قائمة المعالجة ، انقر فوق بدء التحويل البرمجي.
- بعد التجميع الناجح، تتوفر تقارير التوقيت واستخدام الموارد في جلسة Intel Quartus Prime Pro Edition الخاصة بك.
معلومات ذات صلة
تدفقات التصميم القائمة على الكتلة
تجميع وتكوين مثال التصميمampجنيه في الأجهزة
لتجميع تصميم الأجهزة على سبيل المثالample وقم بتكوينه على جهاز Intel Agilex ، اتبع الخطوات التالية:
- تأكد من تصميم الأجهزة على سبيل المثالampجيل كامل.
- في برنامج Intel Quartus Prime Pro Edition ، افتح مشروع Intel Quartus Primeample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- تحرير .qsf file لتعيين دبابيس بناءً على أجهزتك.
- في قائمة المعالجة ، انقر فوق بدء التحويل البرمجي.
- بعد تجميع ناجح ، أ file متاح فيample_dir>/hardware_test_design/output_fileدليل s.
اتبع هذه الخطوات لبرمجة تصميم الأجهزة على سبيل المثالample على جهاز Intel Agilex:
- قم بتوصيل مجموعة تطوير سلامة إشارة جهاز الإرسال والاستقبال Intel Agilex I-series بالكمبيوتر المضيف.
ملاحظة: تمت برمجة مجموعة التطوير مسبقًا بترددات الساعة الصحيحة بشكل افتراضي. لا تحتاج إلى استخدام تطبيق التحكم بالساعة لضبط الترددات. - من القائمة أدوات ، انقر فوق مبرمج.
- في المبرمج ، انقر فوق إعداد الأجهزة.
- حدد جهاز برمجة.
- تأكد من أن الوضع مضبوط على JTAG.
- حدد جهاز Intel Agilex وانقر فوق "إضافة جهاز". يعرض المبرمج رسمًا تخطيطيًا للاتصالات بين الأجهزة الموجودة على اللوحة الخاصة بك.
- في الصف الذي يحتوي على ملف .sof الخاص بك ، حدد المربع الخاص بـ .sof.
- حدد المربع في عمود البرنامج / التكوين.
- انقر فوق ابدأ.
معلومات ذات صلة
- تدفقات التصميم القائمة على الكتلة
- برمجة أجهزة Intel FPGA
- تحليل التصاميم وتصحيحها باستخدام وحدة تحكم النظام
مثال اختبار تصميم الأجهزةample
بعد تجميع التصميم الأساسي F-Tile CPRI PHY Intel FPGA IP على سبيل المثالampإذا قمت بتكوينه على جهاز Intel Agilex الخاص بك، فيمكنك استخدام وحدة تحكم النظام لبرمجة IP الأساسي وسجلات PHY IP الأساسية الخاصة به.
لتشغيل وحدة تحكم النظام واختبار تصميم الأجهزة على سبيل المثالample ، اتبع هذه الخطوات:
- بعد تصميم الأجهزة السابقينampتم تكوين le على جهاز Intel Agilex، في برنامج Intel Quartus Prime Pro Edition، في قائمة الأدوات، انقر فوق أدوات تصحيح أخطاء النظام ➤ وحدة تحكم النظام.
- في جزء وحدة التحكم Tcl ، اكتب cd hwtest لتغيير الدليل إلىample_dir>/hardware_test_design/hwtest_sl.
- اكتب المصدر main_script.tcl لفتح اتصال بـ JTAG سيد وبدء الاختبار.
مثال على التصميمampلو الوصف
التصميم السابقampيوضح le الوظائف الأساسية لنواة F-Tile CPRI PHY Intel FPGA IP. يمكنك إنشاء التصميم من Exampعلامة التبويب Design في محرر معلمات F-Tile CPRI PHY Intel FPGA IP.
لتوليد التصميم السابقample، يجب عليك أولاً تعيين قيم المعلمات لتنوع IP الأساسي الذي تنوي إنشاءه في منتجك النهائي. يمكنك اختيار إنشاء التصميم على سبيل المثالampمع أو بدون ميزة RS-FEC. تتوفر ميزة RS-FEC بمعدلات بت لخط CPRI تبلغ 10.1376 و12.1651 و24.33024 جيجابت في الثانية.
الجدول 4. مصفوفة الميزات الأساسية لـ F-Tile CPRI PHY Intel FPGA IP الأساسية
| معدل بت الخط CPRI (جيجابت في الثانية) | دعم RS-FEC | الساعة المرجعية (ميجا هرتز) | دعم الكمون الحتمي |
| 1.2288 | لا | 153.6 | نعم |
| 2.4576 | لا | 153.6 | نعم |
| 3.072 | لا | 153.6 | نعم |
| 4.9152 | لا | 153.6 | نعم |
| 6.144 | لا | 153.6 | نعم |
| 9.8304 | لا | 153.6 | نعم |
| 10.1376 | مع وبدون | 184.32 | نعم |
| 12.1651 | مع وبدون | 184.32 | نعم |
| 24.33024 | مع وبدون | 184.32 | نعم |
سمات
- إنشاء التصميم السابقampمع ميزة RS-FEC
- إمكانات فحص الحزم الأساسية بما في ذلك عدد زمن الوصول ذهابًا وإيابًا
مثال على تصميم المحاكاةample
تصميم F-Tile CPRI PHY Intel FPGA IP على سبيل المثالampيولد le نموذج محاكاة ومحاكاة fileيعمل على إنشاء مثيل لـ F-Tile CPRI PHY Intel FPGA IP core عند تحديد خيار المحاكاة.
الشكل 6. رسم تخطيطي لمعدلات الخطوط 10.1316 و12.1651 و24.33024 جيجابت في الثانية (مع وبدون RS-FEC)
الشكل 7. رسم تخطيطي لمعدل الخط 1.228 و2.4576 و3.072 و4.9152 و6.144 و9.8304 جيجابت في الثانية
في هذا التصميم السابقample ، يوفر جدول اختبار المحاكاة الوظائف الأساسية مثل بدء التشغيل وانتظار قفل الحزم وإرسالها واستلامها.
يعرض التشغيل التجريبي الناجح الإخراج الذي يؤكد السلوك التالي:
- منطق العميل يعيد تعيين جوهر IP.
- ينتظر منطق العميل محاذاة مسار بيانات RX.
- ينقل منطق العميل الإطارات التشعبية على واجهة TX MII وينتظر استلام خمسة إطارات تشعبية على واجهة RX MII. يتم إرسال الإطارات التشعبية واستقبالها على واجهة MII وفقًا لمواصفات CPRI v7.0.
ملحوظة: تستخدم تصميمات CPRI التي تستهدف معدل الخط 1.2 و2.4 و3 و4.9 و6.1 و9.8 جيجابت في الثانية واجهة 8b/10b والتصميمات التي تستهدف 10.1 و12.1 و24.3 جيجابت في الثانية (مع وبدون RS-FEC) تستخدم واجهة MII. هذا التصميم السابقampيشتمل le على عداد رحلات ذهابًا وإيابًا لحساب زمن الوصول ذهابًا وإيابًا من TX إلى RX. - يقرأ منطق العميل قيمة زمن الوصول ذهابًا وإيابًا ويتحقق من محتوى وصحة بيانات الإطارات التشعبية على جانب RX MII بمجرد أن يكمل العداد عدد زمن الوصول ذهابًا وإيابًا.
معلومات ذات صلة
- مواصفات CPRI
مثال على تصميم الأجهزةample
الشكل 8. تصميم الأجهزة السابقampلو مخطط كتلة
ملحوظة
- تستخدم تصميمات CPRI ذات معدلات خطوط CPRI 2.4/4.9/9.8 جيجابت في الثانية واجهة 8b/10b وجميع تصميمات معدلات خطوط CPRI الأخرى تستخدم واجهة MII.
- تحتاج تصميمات CPRI بمعدلات خطوط CPRI تبلغ 2.4/4.9/9.8 جيجابت في الثانية إلى ساعة مرجعية لجهاز الإرسال والاستقبال تبلغ 153.6 ميجاهرتز، وتحتاج جميع معدلات خطوط CPRI الأخرى إلى 184.32 ميجاهرتز.
تصميم الأجهزة الأساسية F-Tile CPRI PHY Intel FPGA IP على سبيل المثالampيتضمن le المكونات التالية:
- F-Tile CPRI PHY Intel FPGA IP core.
- كتلة منطق عميل الحزمة التي تولد حركة المرور وتستقبلها.
- عداد رحلة ذهابا وإيابا.
- IOPLL لإنشاء sampساعة ling لمنطق الكمون الحتمي داخل IP، ومكون عداد الرحلة ذهابًا وإيابًا في منصة الاختبار.
- نظام PLL لإنشاء ساعات النظام لـ IP.
- وحدة فك ترميز عنوان Avalon®-MM لفك تشفير مساحة عنوان إعادة التكوين لوحدات CPRI وجهاز الإرسال والاستقبال وEthernet أثناء الوصول إلى إعادة التكوين.
- مصادر وتحقيقات لتأكيد عمليات إعادة التعيين ومراقبة الساعات وبعض بتات الحالة.
- JTAG وحدة التحكم التي تتواصل مع وحدة تحكم النظام. يمكنك التواصل مع منطق العميل من خلال وحدة تحكم النظام.
إشارات الواجهة
الجدول 5. مثال على التصميمampلو إشارات الواجهة
| إشارة | اتجاه | وصف |
| ref_clk100MHz | مدخل | ساعة الإدخال للوصول إلى المسؤولية الاجتماعية للشركات على جميع واجهات إعادة التكوين. محرك بسرعة 100 ميغاهيرتز. |
| i_clk_ref[0] | مدخل | الساعة المرجعية لنظام PLL. قم بالقيادة بسرعة 156.25 ميجاهرتز. |
| i_clk_ref[1] | مدخل | ساعة مرجعية لجهاز الإرسال والاستقبال. حملة ل
• 153.6 ميجاهرتز لمعدل خط CPRI 1.2، 2.4، 3، 4.9، 6.1، و9.8 جيجابت في الثانية. • 184.32 ميجاهرتز لمعدلات خطوط CPRI 10.1,12.1 و24.3 وXNUMX جيجابت في الثانية مع وبدون RS-FEC. |
| i_rx_serial[ن] | مدخل | إدخال البيانات التسلسلية PHY لجهاز الإرسال والاستقبال. |
| o_tx_serial[ن] | الناتج | البيانات التسلسلية لإخراج جهاز الإرسال والاستقبال PHY. |
مثال على التصميمampLe Registers
الجدول 6. التصميم السابقampLe Registers
| رقم القناة | العنوان الأساسي (عنوان البايت) | نوع التسجيل |
|
0 |
0×00000000 | سجلات إعادة تكوين CPRI PHY للقناة 0 |
| 0×00100000 | سجلات إعادة تكوين Ethernet للقناة 0 | |
| 0×00200000 | تسجل إعادة تكوين جهاز الإرسال والاستقبال للقناة 0 | |
|
1(2) |
0×01000000 | سجلات إعادة تكوين CPRI PHY للقناة 1 |
| 0×01100000 | سجلات إعادة تكوين Ethernet للقناة 1 | |
| 0×01200000 | تسجل إعادة تكوين جهاز الإرسال والاستقبال للقناة 1 | |
|
2(2) |
0×02000000 | سجلات إعادة تكوين CPRI PHY للقناة 2 |
| 0×02100000 | سجلات إعادة تكوين Ethernet للقناة 2 | |
| 0×02200000 | تسجل إعادة تكوين جهاز الإرسال والاستقبال للقناة 2 | |
| تابع… | ||
| رقم القناة | العنوان الأساسي (عنوان البايت) | نوع التسجيل |
|
3(2) |
0×03000000 | سجلات إعادة تكوين CPRI PHY للقناة 3 |
| 0×03100000 | سجلات إعادة تكوين Ethernet للقناة 3 | |
| 0×03200000 | تسجل إعادة تكوين جهاز الإرسال والاستقبال للقناة 3 |
يتم حجز هذه السجلات في حالة عدم استخدام القناة.
F-Tile CPRI PHY Intel FPGA IP Design Example أرشيف دليل المستخدم
إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.
| إصدار Intel Quartus Prime | نسخة IP الأساسية | دليل المستخدم |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design Example دليل المستخدم |
سجل مراجعة المستندات لـ F-Tile CPRI PHY Intel FPGA IP Design Example دليل المستخدم
| نسخة الوثيقة | إصدار Intel Quartus Prime | إصدار IP | التغييرات |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | الإصدار الأولي. |
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
المستندات / الموارد
 |
انتل F-Tile CPRI PHY FPGA IP Design Example [بي دي اف] دليل المستخدم F-Tile CPRI PHY FPGA IP Design Exampلو، PHY FPGA IP Design Exampلو، F-Tile CPRI IP Design Exampلو ، IP Design Exampلو، تصميم الملكية الفكرية |
