intel F-Tile CPRI PHY FPGA IP Design Esample

Guida rapida

Il core F-Tile CPRI PHY Intel® FPGA IP fornisce un testbench di simulazione e progettazione hardware esample che supporta la compilazione e il test dell'hardware. Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.
Intel fornisce anche un ex di sola compilazioneampil progetto che puoi utilizzare per stimare rapidamente l'area centrale e la tempistica dell'IP.
Il core IP FPGA Intel CPRI PHY di F-Tile offre la capacità di generare progetti example per tutte le combinazioni supportate di numero di canali CPRI e velocità in bit della linea CPRI. Il banco di prova e il design example supportano numerose combinazioni di parametri del core IP FPGA Intel F-Tile CPRI PHY.

Figura 1. Fasi di sviluppo per il progetto esample

Informazioni correlate

• F-Tile CPRI PHY Intel FPGA IP Guida per l'utente
  • Per informazioni dettagliate su F-tile CPRI PHY IP.
• F-Tile CPRI PHY Intel FPGA IP Note di rilascio
  • Le note sulla versione IP elencano le modifiche IP in una particolare versione.

Requisiti hardware e software

Per testare l'example design, utilizzare il seguente hardware e software:

• Software Intel Quartus® Prime Pro Edition
• Consolle di sistema
• Simulatori supportati:
  • Sinossi* VCS*
  • Sinossi VCS MX
  • Siemens* EDA ModelSim* SE o Questa*— Questa-Intel FPGA Edition

Generazione del disegno

Figura 2. Procedura

Figura 3. Esample Scheda Progettazione nell'Editor parametri IP

Per creare un progetto Intel Quartus Prime Pro Edition:

1. In Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Quartus Prime, oppure File ➤ Apri progetto per aprire un progetto Intel Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
2. Specificare la famiglia di dispositivi Agilex (serie I) e selezionare un dispositivo che soddisfi tutti questi requisiti:
   • Il riquadro del ricetrasmettitore è un riquadro F
   • Il grado di velocità del ricetrasmettitore è -1 o -2
   • Il grado di velocità del core è -1 o -2 o -3
3. Fare clic su Fine.

Segui questi passaggi per generare il progetto hardware IP F-Tile CPRI PHY Intel FPGA esample e banco di prova:

1. Nel catalogo IP, individuare e selezionare F-Tile CPRI PHY Intel FPGA IP. Viene visualizzata la finestra Nuova variazione IP.
2. Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
3. Fare clic su OK. Viene visualizzato l'editor dei parametri.
4. Nella scheda IP, specifica i parametri per la variazione del core IP.
5. Sull'esample Scheda Progettazione, sotto Esampil design Files, selezionare l'opzione Simulazione per generare il banco di prova e il progetto di sola compilazione. Selezionare l'opzione Sintesi per generare il progetto hardware esample. Devi selezionare almeno una delle opzioni Simulazione e Sintesi per generare il progetto esamplui.
6. Sull'esampNella scheda Progettazione, sotto Formato HDL generato, selezionare Verilog HDL o VHDL. Se selezioni VHDL, devi simulare il banco di prova con un simulatore di linguaggi misti. Il dispositivo in prova nell'ex_ directory è un modello VHDL, ma il banco di prova principale file è un sistema Verilog file.
7. Fare clic su Genera Example Pulsante Design. Il Select ExampViene visualizzata la finestra Design Directory.
8. Se vuoi modificare il design esamppercorso o nome della directory del file dai valori predefiniti visualizzati (cpriphy_ftile_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory (ample_dir>).

Struttura Directory

Il design del core IP F-Tile CPRI PHY Intel FPGA example file le directory contengono quanto segue generato files per il design esamplui.

Figura 4. Struttura della directory dell'ex generatoampil design

Tabella 1. Banco di prova File Descrizioni

File Nomi	Descrizione
Banco di prova chiave e simulazione Files
<design_example_dir>/ esample_testbench/basic_avl_tb_top.sv	Banco di prova di alto livello file. Il testbench crea un'istanza del wrapper DUT ed esegue le attività Verilog HDL per generare e accettare i pacchetti.
<design_example_dir>/ esample_testbench/cpriphy_ftile_wrapper.sv	Wrapper DUT che istanzia DUT e altri componenti del banco di prova.
Script banco di prova(1)
<design_example_dir>/ esample_testbench/run_vsim.do	Lo script Siemens EDA ModelSim SE o Questa o Questa-Intel FPGA Edition per eseguire il testbench.
<design_example_dir>/ esample_testbench/run_vcs.sh	Lo script Synopsys VCS per eseguire il testbench.
<design_example_dir>/ esample_testbench/run_vcsmx.sh	Lo script Synopsys VCS MX (combinato Verilog HDL e SystemVerilog con VHDL) per eseguire il testbench.

Ignora qualsiasi altro script del simulatore nel fileample_dir>/example_testbench/ cartella.

Tabella 2. Progettazione hardware esample File Descrizioni

File Nomi	Descrizioni
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Progetto Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf	Impostazione del progetto Intel Quartus Prime file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	Sinossi Vincoli di progettazione fileS. Puoi copiarli e modificarli files per il tuo design Intel Agilex™.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v	Design Verilog HDL di alto livello esample file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	Wrapper DUT che istanzia DUT e altri componenti del banco di prova.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Principale file per accedere alla console di sistema.

Simulare il progetto esampil banco di prova

Figura 5. Procedura

Segui questi passaggi per simulare il banco di prova:

1. Al prompt dei comandi, passa alla directory di simulazione del banco di provaample_dir>/example_testbench. CD /example_testbench
2. Esegui quartus_tlg sul progetto generato file: quartus_tlg cpriphy_ftile_hw
3. Esegui ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il testbench nel simulatore. Fare riferimento alla tabella Passaggi per simulare il banco di prova.
5. Analizzare i risultati. Il testbench di successo ha ricevuto cinque hyperframe e visualizza "PASSED".

Tabella 3. Passaggi per simulare il banco di prova in Synopsys VCS* Simulator

Simulatore	Istruzioni
VCS	Nella riga di comando, digita:
	sh esegui_vcs.sh
continua…

Simulatore	Istruzioni
VCSMX	Nella riga di comando, digita:
	sh esegui_vcsmx.sh
ModelSim SE o Questa o Questa-Intel FPGA Edition	Nella riga di comando, digita:
	vsim -do esegui_vsim.do
	Se preferisci simulare senza aprire la GUI, digita:
	vsim -c -do esegui_vsim.do

I seguenti sampl'output illustra un test di simulazione eseguito con successo per 24.33024 Gbps con 4 canali CPRI:

Compilazione del progetto di sola compilazione

Per compilare la sola compilazione example project, attenersi alla seguente procedura:

1. Garantire la progettazione della compilazione esampla generazione è completa.
2. Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Nel menu Elaborazione, fare clic su Avvia compilazione.
4. Al termine della corretta compilazione, nella sessione di Intel Quartus Prime Pro Edition sono disponibili report sui tempi e sull'utilizzo delle risorse.

Informazioni correlate
Flussi di progettazione basati su blocchi

Compilazione e configurazione del progetto esample in Hardware

Per compilare il progetto hardware esample e configurarlo sul dispositivo Intel Agilex, attenersi alla seguente procedura:

1. Garantire la progettazione dell'hardware esampla generazione è completa.
2. Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Modifica il file .qsf file per assegnare i pin in base al tuo hardware.
4. Nel menu Elaborazione, fare clic su Avvia compilazione.
5. Dopo la corretta compilazione, un file .sof file è disponibile inample_dir>/hardware_test_design/output_filedirectory s.

Seguire questi passaggi per programmare la progettazione hardware esample sul dispositivo Intel Agilex:

• Collegare il kit di sviluppo dell'integrità del segnale del ricetrasmettitore Intel Agilex serie I al computer host.
  Nota: il kit di sviluppo è preprogrammato con le frequenze di clock corrette per impostazione predefinita. Non è necessario utilizzare l'applicazione Clock Control per impostare le frequenze.
• Nel menu Strumenti, fare clic su Programmatore.
• Nel Programmatore, fare clic su Configurazione hardware.
• Selezionare un dispositivo di programmazione.
• Assicurati che Mode sia impostato su JTAG.
• Selezionare il dispositivo Intel Agilex e fare clic su Aggiungi dispositivo. Il programmatore visualizza uno schema a blocchi delle connessioni tra i dispositivi sulla tua scheda.
• Nella riga con il tuo .sof, seleziona la casella per il .sof.
• Seleziona la casella nella colonna Programma/Configura.
• Fare clic su Avvia.

Informazioni correlate

• Flussi di progettazione basati su blocchi
• Programmazione di dispositivi Intel FPGA
• Analisi e debugging dei progetti con la console di sistema

Testare la progettazione dell'hardware esample

Dopo aver compilato l'F-Tile CPRI PHY Intel FPGA IP core design example e configurarlo sul dispositivo Intel Agilex, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri PHY IP core.
Per accendere la console di sistema e testare il design dell'hardware, ad esample, segui questi passaggi:

1. Dopo la progettazione hardware esample è configurato sul dispositivo Intel Agilex, nel software Intel Quartus Prime Pro Edition, nel menu Strumenti, fare clic su Strumenti di debug del sistema ➤ Console di sistema.
2. Nel riquadro della console di Tcl, digitare cd hwtest in cui modificare la directoryample_dir>/hardware_test_design/hwtest_sl.
3. Digita source main_script.tcl per aprire una connessione al server JTAG padroneggiare e avviare il test.

Design esample Descrizione

Il disegno esample dimostra le funzionalità di base del core IP FPGA Intel F-Tile CPRI PHY. È possibile generare il design dall'Exampscheda le Design nell'editor di parametri IP F-Tile CPRI PHY Intel FPGA.
Per generare il disegno esample, devi prima impostare i valori dei parametri per la variazione IP core che intendi generare nel tuo prodotto finale. Puoi scegliere di generare il design esample con o senza la funzione RS-FEC. La funzione RS-FEC è disponibile con velocità in bit della linea CPRI di 10.1376, 12.1651 e 24.33024 Gbps.
Tabella 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

Velocità in bit della linea CPRI (Gbps)	Supporto RS-FEC	Orologio di riferimento (MHz)	Supporto di latenza deterministico
1.2288	NO	153.6	SÌ
2.4576	NO	153.6	SÌ
3.072	NO	153.6	SÌ
4.9152	NO	153.6	SÌ
6.144	NO	153.6	SÌ
9.8304	NO	153.6	SÌ
10.1376	Con e senza	184.32	SÌ
12.1651	Con e senza	184.32	SÌ
24.33024	Con e senza	184.32	SÌ

Caratteristiche

• Genera il design esampfile con funzionalità RS-FEC
• Funzionalità di base per il controllo dei pacchetti, incluso il conteggio della latenza di andata e ritorno

Progettazione di simulazione esample

Il design IP F-Tile CPRI PHY Intel FPGA example genera un testbench di simulazione e una simulazione files che crea un'istanza del core IP Intel FPGA F-Tile CPRI PHY quando si seleziona l'opzione Simulazione.

Figura 6. Diagramma a blocchi per velocità di linea 10.1316, 12.1651 e 24.33024 Gbps (con e senza RS-FEC)

Figura 7. Diagramma a blocchi per velocità di linea a 1.228, 2.4576, 3.072, 4.9152, 6.144 e 9.8304 Gbps

In questo disegno esample, il testbench di simulazione fornisce funzionalità di base come l'avvio e l'attesa del blocco, la trasmissione e la ricezione di pacchetti.
L'esecuzione corretta del test visualizza l'output che conferma il seguente comportamento:

1. La logica client reimposta il core IP.
2. La logica client attende l'allineamento del percorso dati RX.
3. La logica client trasmette gli hyperframe sull'interfaccia TX MII e attende la ricezione di cinque hyperframe sull'interfaccia RX MII. Gli hyperframe vengono trasmessi e ricevuti su interfaccia MII secondo le specifiche CPRI v7.0.
   Nota: I progetti CPRI che hanno come target velocità di linea di 1.2, 2.4, 3, 4.9, 6.1 e 9.8 Gbps utilizzano l'interfaccia 8b/10b e i progetti che hanno come target 10.1, 12.1 e 24.3 Gbps (con e senza RS-FEC) utilizzano l'interfaccia MII. Questo disegno esample include un contatore di andata e ritorno per contare la latenza di andata e ritorno da TX a RX.
4. La logica client legge il valore della latenza di andata e ritorno e verifica il contenuto e la correttezza dei dati degli hyperframe sul lato RX MII una volta che il contatore ha completato il conteggio della latenza di andata e ritorno.

Informazioni correlate

• Specifiche CPRI

Progettazione hardware esample

Figura 8. Progettazione hardware Esamplo schema a blocchi

 

Nota

1. I progetti CPRI con velocità di linea CPRI da 2.4/4.9/9.8 Gbps utilizzano l'interfaccia 8b/10b e tutti gli altri progetti con velocità di linea CPRI utilizzano l'interfaccia MII.
2. I progetti CPRI con velocità di linea CPRI di 2.4/4.9/9.8 Gbps richiedono un clock di riferimento del ricetrasmettitore di 153.6 MHz e tutte le altre velocità di linea CPRI richiedono 184.32 MHz.

Il design hardware del core IP F-Tile CPRI PHY Intel FPGA esample include i seguenti componenti:

• F-Tile CPRI PHY Core IP FPGA Intel.
• Blocco logico client pacchetto che genera e riceve traffico.
• Contatore di andata e ritorno.
• IOPLL per generare sampling clock per la logica di latenza deterministica all'interno dell'IP e il componente del contatore di andata e ritorno al banco di prova.
• PLL di sistema per generare clock di sistema per l'IP.
• Decodificatore di indirizzi Avalon®-MM per decodificare lo spazio degli indirizzi di riconfigurazione per i moduli CPRI, Transceiver e Ethernet durante gli accessi di riconfigurazione.
• Fonti e sonde per affermare i ripristini e monitorare i clock e alcuni bit di stato.
• JTAG controller che comunica con la console di sistema. Si comunica con la logica client tramite la console di sistema.

Segnali di interfaccia

Tabella 5. Progettazione esample Segnali di interfaccia

Segnale	Direzione	Descrizione
ref_clk100MHz	Ingresso	Clock di ingresso per accesso CSR su tutte le interfacce di riconfigurazione. Guida a 100 MHz.
i_clk_ref[0]	Ingresso	Orologio di riferimento per PLL di sistema. Guida a 156.25 MHz.
i_clk_ref[1]	Ingresso	Orologio di riferimento del ricetrasmettitore. Guida a • 153.6 MHz per velocità di linea CPRI 1.2, 2.4, 3, 4.9, 6.1 e 9.8 Gbps. • 184.32 MHz per velocità di linea CPRI 10.1,12.1, 24.3 e XNUMX Gbps con e senza RS-FEC.
i_rx_seriale[n]	Ingresso	Dati seriali di ingresso PHY del ricetrasmettitore.
o_tx_seriale[n]	Produzione	Il ricetrasmettitore PHY emette dati seriali.

Design esample Registri

Tabella 6. Progettazione esample Registri

Numero del canale	Indirizzo di base (indirizzo byte)	Tipo di registro
0	0x00000000	CPRI PHY Registri di riconfigurazione per il canale 0
	0x00100000	Registri di riconfigurazione Ethernet per il canale 0
	0x00200000	Registri di riconfigurazione del ricetrasmettitore per il canale 0
1(2)	0x01000000	CPRI PHY Registri di riconfigurazione per il canale 1
	0x01100000	Registri di riconfigurazione Ethernet per il canale 1
	0x01200000	Registri di riconfigurazione del ricetrasmettitore per il canale 1
2(2)	0x02000000	CPRI PHY Registri di riconfigurazione per il canale 2
	0x02100000	Registri di riconfigurazione Ethernet per il canale 2
	0x02200000	Registri di riconfigurazione del ricetrasmettitore per il canale 2
continua…

Numero del canale	Indirizzo di base (indirizzo byte)	Tipo di registro
3(2)	0x03000000	CPRI PHY Registri di riconfigurazione per il canale 3
	0x03100000	Registri di riconfigurazione Ethernet per il canale 3
	0x03200000	Registri di riconfigurazione del ricetrasmettitore per il canale 3

Questi registri sono riservati se il canale non viene utilizzato.

F-Tile CPRI PHY Intel FPGA IP Design Example Guida per l'utente Archivi

Se una versione IP core non è elencata, si applica la guida per l'utente per la versione IP core precedente.

Versione Intel Quartus Prime	Versione IP Core	Guida per l'utente
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Guida per l'utente

Cronologia delle revisioni del documento per F-Tile CPRI PHY Intel FPGA IP Design Example Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2021.10.04	21.3	3.0.0	Aggiunto supporto per nuovi simulatori nella sezione: Requisiti hardware e software. Passaggi aggiornati nella sezione: Simulare il progetto esampil banco di prova. Aggiornate le seguenti sezioni con nuove informazioni sulla velocità di linea: Design esample Descrizione Progettazione di simulazione esample Segnali di interfaccia Aggiornato l'indirizzo nella sezione: Design esample Registri.
2021.06.21	21.2	2.0.0	Versione iniziale.

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Documenti / Risorse

intel F-Tile CPRI PHY FPGA IP Design Esample [pdf] Guida utente F-Tile CPRI PHY FPGA IP Design Esample, PHY FPGA IP Design Esample, F-Tile CPRI IP Design Esample, IP Design Esample, progettazione IP

Riferimenti

• Manuale d'uso