インテル F タイル CPRI PHY FPGA IP 設計例ample
クイックスタートガイド
F-Tile CPRI PHY Intel® FPGA IPコアは、シミュレーションテストベンチとハードウェア設計例を提供します。ampコンパイルとハードウェア テストをサポートするファイル。 デザインexを生成するときampパラメータエディタが自動的に fileハードウェアでデザインをシミュレート、コンパイル、およびテストするために必要です。
インテルはコンパイル専用のexも提供しているampこのプロジェクトを使用して、IP コアの面積とタイミングをすばやく見積もることができます。
FタイルCPRI PHY Intel FPGA IPコアは、設計例を生成する機能を提供します。ampサポートされているすべてのCPRIチャネル数とCPRIラインビットレートの組み合わせのファイル。テストベンチと設計exampF-Tile CPRI PHY Intel FPGA IP コアの多数のパラメータの組み合わせをサポートします。
図 1. Design Ex の開発手順ample
関連情報
- F タイル CPRI PHY Intel FPGA IP ユーザーガイド
- F-tile CPRI PHY IP の詳細情報。
- F-Tile CPRI PHY Intel FPGA IP リリースノート
- IP リリース ノートには、特定のリリースにおける IP の変更がリストされています。
ハードウェアおよびソフトウェアの要件
元をテストするにはampファイルの設計には、次のハードウェアとソフトウェアを使用します。
- インテル Quartus® Prime プロ・エディション ソフトウェア
- システムコンソール
- サポートされているシミュレーター:
- シノプシス* VCS*
- シノプシス VCS MX
- Siemens* EDA ModelSim* SE または Questa*— Questa-Intel FPGA Edition
デザインの生成
図 2. 手順
図3.例ampIPパラメータエディタのleデザインタブ
Intel Quartus Prime Pro Edition プロジェクトを作成するには:
- インテル Quartus Prime プロ・エディションで、 File ➤ 新しい Quartus Prime プロジェクトを作成する New Project Wizard、または File ➤ Open Project を選択して、既存の インテル Quartus Prime プロジェクトを開きます。 ウィザードにより、デバイスを指定するように求められます。
- デバイス ファミリ Agilex (I シリーズ) を指定し、次のすべての要件を満たすデバイスを選択します。
- トランシーバータイルはFタイルです
- トランシーバーの速度グレードは -1 または -2
- コアスピードグレードは-1または-2または-3です
- [完了]をクリックします。
FタイルCPRI PHY Intel FPGA IPハードウェアデザインを生成するには、以下の手順に従ってください。ampファイルとテストベンチ:
- IP カタログで、F-Tile CPRI PHY Intel FPGA IP を見つけて選択します。[New IP Variation] ウィンドウが表示されます。
- 最上位の名前を指定してくださいカスタム IP バリエーション用。 Parameter Editor は、IP バリエーション設定を file 命名された.ip。
- [OK] をクリックします。 パラメータエディタが表示されます。
- [IP] タブで、IP コア バリエーションのパラメーターを指定します。
- 元でample Design タブの Exampルデザイン Fileシミュレーションオプションを選択してテストベンチとコンパイルのみのプロジェクトを生成します。合成オプションを選択してハードウェア設計例を生成します。ampル。 デザイン ex を生成するには、シミュレーション オプションと合成オプションの少なくとも XNUMX つを選択する必要があります。ampル。
- 元でample DesignタブのGenerated HDL FormatでVerilog HDLまたはVHDLを選択します。VHDLを選択した場合は、混合言語シミュレータを使用してテストベンチをシミュレートする必要があります。ex_ディレクトリはVHDLモデルですが、メインのテストベンチ file システムVerilog file.
- [Ex の生成] をクリックします。ampルデザインボタン。 選択した例ample Design Directory ウィンドウが表示されます。
- デザインexを変更したい場合amp表示されるデフォルトからファイルディレクトリパスまたは名前（cpriphy_ftile_0_example_design)、新しいパスを参照し、新しいデザイン ex を入力します。ampファイル ディレクトリ名 (ample_dir>)。
ディレクトリ構造
FタイルCPRI PHY Intel FPGA IPコア設計例ample file ディレクトリには、生成された次のものが含まれます fileデザインexのsampル。
図4. 生成されたExのディレクトリ構造ampルデザイン
表 1. テストベンチ File 説明
| File 名前 | 説明 |
| 主要なテストベンチとシミュレーション Files | |
| <デザイン_example_dir>/example_testbench/basic_avl_tb_top.sv | トップレベルのテストベンチ fileテストベンチは DUT ラッパーをインスタンス化し、Verilog HDL タスクを実行してパケットを生成および受け入れます。 |
| <デザイン_example_dir>/example_testbench/ cpriphy_ftile_wrapper.sv | DUT およびその他のテストベンチ コンポーネントをインスタンス化する DUT ラッパー。 |
| テストベンチスクリプト(1) | |
| <デザイン_example_dir>/example_testbench/run_vsim.do | テストベンチを実行するための Siemens EDA ModelSim SE または Questa または Questa-Intel FPGA Edition スクリプト。 |
| <デザイン_example_dir>/example_testbench/run_vcs.sh | テストベンチを実行する Synopsys VCS スクリプト。 |
| <デザイン_example_dir>/example_testbench/run_vcsmx.sh | テストベンチを実行するための Synopsys VCS MX スクリプト (Verilog HDL と SystemVerilog を VHDL と組み合わせたもの)。 |
他のシミュレータスクリプトは無視してくださいample_dir>/example_testbench/ フォルダ。
表 2. ハードウェア設計例ample File 説明
| File 名前 | 説明 |
| <デザイン_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | インテル Quartus Prime プロジェクト file. |
| <デザイン_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Intel Quartus Primeプロジェクト設定 file. |
| <デザイン_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | シノプシスの設計上の制約 file秒。 これらをコピーして変更できます file独自の Intel Agilex™ デザインに使用できます。 |
| <デザイン_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | 最上位 Verilog HDL 設計例ample file. |
| <デザイン_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT およびその他のテストベンチ コンポーネントをインスタンス化する DUT ラッパー。 |
| <デザイン_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | 主要 file システムコンソールにアクセスするため。 |
設計例のシミュレーションampテストベンチ
図 5. 手順
次の手順に従って、テストベンチをシミュレートします。
- コマンドプロンプトで、テストベンチシミュレーションディレクトリに変更します。ample_dir>/example_testbench.cd /元ample_テストベンチ
- 生成されたプロジェクトでquartus_tlgを実行する file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation を実行します: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- 選択したサポート対象シミュレーターのシミュレーション スクリプトを実行します。 スクリプトは、シミュレーターでテストベンチをコンパイルして実行します。 テストベンチをシミュレートする手順の表を参照してください。
- 結果を分析します。成功したテストベンチは 5 つのハイパーフレームを受信し、「PASSED」と表示されます。
表3. Synopsys VCS* シミュレータでテストベンチをシミュレートする手順
| シミュレーター | 説明書 | |
| VC | コマンド ラインで、次のように入力します。 | |
| sh run_vcs.sh | ||
| 続き… | ||
| シミュレーター | 説明書 | |
| VCSMX | コマンド ラインで、次のように入力します。 | |
| sh run_vcsmx.sh | ||
| ModelSim SE または Questa または Questa-Intel FPGA Edition | コマンド ラインで、次のように入力します。 | |
| vsim -do 実行_vsim.do | ||
| GUI を起動せずにシミュレーションを行う場合は、次のように入力します。 | ||
| vsim -c -do 実行_vsim.do | ||
次のsamp次の出力は、24.33024 つの CPRI チャネルで 4 Gbps のシミュレーション テストの実行が成功したことを示しています。
コンパイルのみのプロジェクトのコンパイル
コンパイルのみの ex をコンパイルするにはamp次の手順に従います。
- コンパイル設計例を確認するampファイルの生成が完了しました。
- Intel Quartus Prime Pro Editionソフトウェアで、Intel Quartus Prime Pro Editionプロジェクトを開きます。ample_dir>/compilation_test_design/cpriphy_ftile.qpf です。
- [処理] メニューで、[コンパイルの開始] をクリックします。
- コンパイルが成功すると、タイミングとリソース使用率のレポートが Intel Quartus Prime Pro Edition セッションで利用できるようになります。
関連情報
ブロックベースの設計フロー
デザイン Ex のコンパイルと設定ampハードウェアのファイル
ハードウェア デザイン ex をコンパイルするにはampファイルを作成してインテル Agilex デバイスで構成するには、次の手順に従います。
- ハードウェア設計を保証する exampファイルの生成が完了しました。
- インテル Quartus Prime プロ・エディション ソフトウェアで、 インテル Quartus Prime プロジェクトを開きます。ample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf です。
- .qsfを編集する file ハードウェアに基づいてピンを割り当てます。
- [処理] メニューで、[コンパイルの開始] をクリックします。
- コンパイルが成功すると、.sof file で利用可能ですample_dir>/hardware_test_design/output_fileのディレクトリ。
ハードウェア設計例をプログラムするには、以下の手順に従ってください。ampインテル Agilex デバイス上のファイル:
- Intel Agilex I シリーズ トランシーバー シグナル インテグリティ開発キットをホスト コンピューターに接続します。
注: 開発キットには、デフォルトで正しいクロック周波数が事前にプログラムされています。周波数を設定するためにクロック コントロール アプリケーションを使用する必要はありません。 - [ツール] メニューの [プログラマ] をクリックします。
- Programmer で、[Hardware Setup] をクリックします。
- プログラミング デバイスを選択します。
- モードが J に設定されていることを確認しますTAG.
- Intel Agilex デバイスを選択し、「デバイスの追加」をクリックします。プログラマーには、ボード上のデバイス間の接続のブロック図が表示されます。
- .sof の行で、.sof のボックスをチェックします。
- Program/Configure 列のチェックボックスをオンにします。
- [スタート]をクリックします。
関連情報
- ブロックベースの設計フロー
- インテル FPGA デバイスのプログラミング
- System Console を使用した設計の分析とデバッグ
ハードウェア設計例のテストample
FタイルCPRI PHY Intel FPGA IPコアデザインをコンパイルした後、ampファイルを作成して Intel Agilex デバイス上で構成すると、システム コンソールを使用して IP コアとその PHY IP コア レジスタをプログラムできます。
システム コンソールをオンにしてハードウェア設計をテストするには、ex.amp次の手順に従います。
- ハードウェア設計例ampファイルが Intel Agilex デバイス上で構成されている場合は、Intel Quartus Prime Pro Edition ソフトウェアの [ツール] メニューで、[システム デバッグ ツール] ➤ [システム コンソール] をクリックします。
- Tclコンソールペインでcd hwtestと入力してディレクトリを変更します。ample_dir>/hardware_test_design/hwtest_sl です。
- ソースmain_script.tclと入力してJへの接続を開きます。TAG マスターしてテストを開始します。
設計例ampファイル説明
デザインの元ampleは、FタイルCPRI PHY Intel FPGA IPコアの基本機能を示しています。Exからデザインを生成することができます。ampF-Tile CPRI PHY Intel FPGA IP パラメーター エディターの [デザイン] タブ。
デザインexを生成するにはampまず、最終製品で生成するIPコアのバリエーションのパラメータ値を設定する必要があります。デザイン例を生成するか、ampRS-FEC 機能の有無にかかわらず、RS-FEC 機能は 10.1376、12.1651、および 24.33024 Gbps の CPRI ライン ビット レートで使用できます。
表 4. F タイル CPRI PHY Intel FPGA IP コア機能マトリックス
| CPRI ライン ビット レート (Gbps) | RS-FEC サポート | 基準クロック (MHz) | 決定論的レイテンシのサポート |
| 1.2288 | いいえ | 153.6 | はい |
| 2.4576 | いいえ | 153.6 | はい |
| 3.072 | いいえ | 153.6 | はい |
| 4.9152 | いいえ | 153.6 | はい |
| 6.144 | いいえ | 153.6 | はい |
| 9.8304 | いいえ | 153.6 | はい |
| 10.1376 | ありとなし | 184.32 | はい |
| 12.1651 | ありとなし | 184.32 | はい |
| 24.33024 | ありとなし | 184.32 | はい |
特徴
- デザインexを生成するampRS-FEC機能付き
- 往復遅延カウントを含む基本的なパケットチェック機能
シミュレーション設計例ample
FタイルCPRI PHY Intel FPGA IPデザインexampleはシミュレーションテストベンチとシミュレーションを生成する fileシミュレーション オプションを選択すると、F タイル CPRI PHY Intel FPGA IP コアがインスタンス化されます。
図 6. 10.1316、12.1651、および 24.33024 Gbps (RS-FEC ありとなし) のライン レートのブロック図
図 7. 1.228、2.4576、3.072、4.9152、6.144、および 9.8304 Gbps ライン レートのブロック図
このデザインの例ではampシミュレーション テストベンチは、起動、ロックの待機、パケットの送信および受信などの基本的な機能を提供します。
テストの実行が成功すると、次の動作を確認する出力が表示されます。
- クライアント ロジックは IP コアをリセットします。
- クライアント ロジックは、RX データパスの調整を待機します。
- クライアント ロジックは、TX MII インターフェイスでハイパーフレームを送信し、RX MII インターフェイスで 7.0 つのハイパーフレームが受信されるのを待機します。ハイパーフレームは、CPRI vXNUMX 仕様に従って MII インターフェイスで送受信されます。
注記： 1.2、2.4、3、4.9、6.1、9.8 GbpsのラインレートをターゲットとするCPRI設計では8b/10bインターフェイスを使用し、10.1、12.1、24.3 Gbps（RS-FECの有無にかかわらず）をターゲットとする設計ではMIIインターフェイスを使用します。この設計は、ample には、TX から RX への往復遅延をカウントする往復カウンターが含まれています。 - クライアント ロジックは、カウンターがラウンド トリップ レイテンシのカウントを完了すると、ラウンド トリップ レイテンシ値を読み取り、RX MII 側のハイパーフレーム データの内容と正確性をチェックします。
関連情報
- CPRI仕様
ハードウェア設計例ample
図8. ハードウェア設計例ampブロック図
注記
- 2.4/4.9/9.8 Gbps CPRI ライン レートの CPRI 設計では 8b/10b インターフェイスが使用され、その他のすべての CPRI ライン レート設計では MII インターフェイスが使用されます。
- 2.4/4.9/9.8 Gbps CPRI ライン レートの CPRI 設計には 153.6 MHz トランシーバー リファレンス クロックが必要であり、その他のすべての CPRI ライン レートには 184.32 MHz が必要です。
FタイルCPRI PHY Intel FPGA IPコアハードウェア設計例ampファイルには、次のコンポーネントが含まれています。
- F-Tile CPRI PHY Intel FPGA IP コア。
- トラフィックを生成および受信するパケット クライアント ロジック ブロック。
- 往復カウンター。
- IOPLLで生成するampIP 内の確定的レイテンシ ロジック用のリング クロックと、テストベンチのラウンド トリップ カウンター コンポーネント。
- IP のシステム クロックを生成するシステム PLL。
- 再構成アクセス中に CPRI、トランシーバー、およびイーサネット モジュールの再構成アドレス空間をデコードする Avalon®-MM アドレス デコーダー。
- リセットをアサートし、クロックといくつかのステータス ビットを監視するためのソースとプローブ。
- JTAG システム コンソールと通信するコントローラ。システム コンソールを介してクライアント ロジックと通信します。
インターフェイス信号
表 5. 設計例ampインタフェース信号
| 信号 | 方向 | 説明 |
| ref_clk100MHz | 入力 | すべての再構成インターフェイス上の CSR アクセス用の入力クロック。100 MHz で駆動します。 |
| i_clk_ref[0] | 入力 | システム PLL のリファレンス クロック。156.25 MHz で駆動します。 |
| i_clk_ref[1] | 入力 | トランシーバー基準クロック。
• CPRI ライン レート 153.6、1.2、2.4、3、4.9、および 6.1 Gbps の場合は 9.8 MHz。 • RS-FEC の有無にかかわらず、CPRI ライン レート 184.32、10.1,12.1、および 24.3 Gbps の場合は XNUMX MHz。 |
| i_rx_シリアル[n] | 入力 | トランシーバー PHY 入力シリアル データ。 |
| o_tx_serial[n] | 出力 | トランシーバー PHY 出力シリアル データ。 |
設計例ampファイル登録
表6. 設計例ampファイル登録
| チャンネル番号 | ベースアドレス（バイトアドレス） | レジスタタイプ |
|
0 |
0x00000000 | チャネル 0 の CPRI PHY 再構成レジスタ |
| 0x00100000 | チャネル 0 のイーサネット再構成レジスタ | |
| 0x00200000 | チャネル 0 のトランシーバー再構成レジスタ | |
|
1(2) |
0x01000000 | チャネル 1 の CPRI PHY 再構成レジスタ |
| 0x01100000 | チャネル 1 のイーサネット再構成レジスタ | |
| 0x01200000 | チャネル 1 のトランシーバー再構成レジスタ | |
|
2(2) |
0x02000000 | チャネル 2 の CPRI PHY 再構成レジスタ |
| 0x02100000 | チャネル 2 のイーサネット再構成レジスタ | |
| 0x02200000 | チャネル 2 のトランシーバー再構成レジスタ | |
| 続き… | ||
| チャンネル番号 | ベースアドレス（バイトアドレス） | レジスタタイプ |
|
3(2) |
0x03000000 | チャネル 3 の CPRI PHY 再構成レジスタ |
| 0x03100000 | チャネル 3 のイーサネット再構成レジスタ | |
| 0x03200000 | チャネル 3 のトランシーバー再構成レジスタ |
チャネルが使用されていない場合、これらのレジスタは予約されます。
F-タイル CPRI PHY Intel FPGA IP デザイン例ampユーザーガイドのアーカイブ
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。
| インテル Quartus Prime バージョン | IP コア バージョン | ユーザーガイド |
| 21.2 | 2.0.0 | F-タイル CPRI PHY Intel FPGA IP デザイン例ampユーザーガイド |
F-Tile CPRI PHY Intel FPGA IP デザイン Ex のドキュメント改訂履歴ampユーザーガイド
| ドキュメントバージョン | インテル Quartus Prime バージョン | IPバージョン | 変更点 |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | 初回リリース。 |
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ドキュメント / リソース
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インテル F タイル CPRI PHY FPGA IP 設計例ample [pdf] ユーザーガイド F タイル CPRI PHY FPGA IP 設計例ample、PHY FPGA IP設計例ample、F-Tile CPRI IP設計例ampファイル、IP 設計例ample、IPデザイン |
