Intel F-Tile CPRI PHY FPGA IP Design Example
Краткое руководство пользователя
IP-ядро Intel® FPGA F-Tile CPRI PHY обеспечивает испытательный стенд для моделирования и проектирования аппаратного обеспечения.ampФайл, поддерживающий компиляцию и тестирование оборудования. Когда вы создаете дизайн example, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне.
Intel также предоставляет версию только для компиляции.ample проект, который можно использовать для быстрой оценки площади ядра IP и сроков.
IP-ядро Intel FPGA F-Tile CPRI PHY обеспечивает возможность созданияampфайлы для всех поддерживаемых комбинаций количества каналов CPRI и скорости передачи данных на линии CPRI. Испытательный стенд и дизайнampФайл поддерживает многочисленные комбинации параметров IP-ядра F-Tile CPRI PHY Intel FPGA.
Рис. 1. Этапы разработки Design Example
Сопутствующая информация
- Руководство пользователя F-Tile CPRI PHY Intel FPGA IP
- Подробную информацию о F-tile CPRI PHY IP.
- Примечания к выпуску F-Tile CPRI PHY Intel FPGA IP
- В примечаниях к выпуску IP перечислены изменения IP в конкретном выпуске.
Требования к оборудованию и программному обеспечению
Чтобы проверить бывшегоampДля проектирования используйте следующее аппаратное и программное обеспечение:
- Программное обеспечение Intel Quartus® Prime Pro Edition
- Системная консоль
- Поддерживаемые симуляторы:
- Синопсис* VCS*
- Синопсис VCS MX
- Siemens* EDA ModelSim* SE или Questa* — Questa-Intel FPGA Edition
Генерация дизайна
Рисунок 2. Процедура
Рисунок 3. ExampВкладка «Дизайн» в редакторе IP-параметров
Чтобы создать проект Intel Quartus Prime Pro Edition:
- В Intel Quartus Prime Pro Edition нажмите File ➤ Мастер создания нового проекта для создания нового проекта Quartus Prime или File ➤ Открыть проект, чтобы открыть существующий проект Intel Quartus Prime. Мастер предложит вам указать устройство.
- Укажите семейство устройств Agilex (I-серия) и выберите устройство, соответствующее всем этим требованиям:
- Тайл трансивера представляет собой F-тайл.
- Класс скорости трансивера - -1 или -2.
- Оценка скорости ядра: -1, -2 или -3.
- Нажмите «Готово».
Выполните следующие шаги, чтобы создать образец аппаратного обеспечения F-Tile CPRI PHY Intel FPGA IP.ampфайл и тестовый стенд:
- В каталоге IP найдите и выберите F-Tile CPRI PHY Intel FPGA IP. Появится окно «Новый вариант IP».
- Укажите имя верхнего уровня для вашего пользовательского варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .ip.
- Нажмите «ОК». Появится редактор параметров.
- На вкладке IP укажите параметры для вашего варианта IP-ядра.
- На бывшемampвкладка «Дизайн» в ExampЛе Дизайн Files, выберите параметр «Моделирование», чтобы создать тестовый стенд и проект, предназначенный только для компиляции. Выберите опцию «Синтез», чтобы сгенерировать проект аппаратного обеспечения.ampле. Вы должны выбрать хотя бы одну из опций «Моделирование» и «Синтез», чтобы сгенерировать проектную модель.ampле.
- На бывшемampНа вкладке «Проектирование» в разделе «Сгенерированный формат HDL» выберите Verilog HDL или VHDL. Если вы выберете VHDL, вам придется смоделировать испытательный стенд с помощью симулятора на разных языках. Тестируемое устройство в ex_ каталог представляет собой модель VHDL, но основной тестовый стенд file это система Verilog file.
- Нажмите «Создать пример».ampКнопка «Дизайн». Избранный бывшийampПоявится окно Design Directory.
- Если вы хотите изменить дизайн exampпуть к каталогу файла или имя из отображаемых значений по умолчанию (cpriphy_ftile_0_example_design), перейдите к новому пути и введите новый дизайн exampимя каталога файла (ample_dir>).
Структура каталогов
Пример конструкции IP-ядра Intel FPGA F-Tile CPRI PHYample file каталоги содержат следующие сгенерированные files для дизайна exampле.
Рисунок 4. Структура каталогов сгенерированного ExampЛе Дизайн
Таблица 1. Тестовый стенд File Описания
| File Имена | Описание |
| Ключевой испытательный стенд и моделирование Files | |
| <design_example_dir>/ example_testbench/basic_avl_tb_top.sv | Тестовый стенд верхнего уровня file. Тестовый стенд создает оболочку DUT и запускает задачи Verilog HDL для генерации и приема пакетов. |
| <design_example_dir>/ example_testbench/cpriphy_ftile_wrapper.sv | Оболочка DUT, которая создает экземпляры DUT и других компонентов испытательного стенда. |
| Скрипты тестового стенда(1) | |
| <design_example_dir>/ example_testbench/run_vsim.do | Сценарий Siemens EDA ModelSim SE или Questa или Questa-Intel FPGA Edition для запуска тестового стенда. |
| <design_example_dir>/ example_testbench/run_vcs.sh | Сценарий Synopsys VCS для запуска тестового стенда. |
| <design_example_dir>/ example_testbench/run_vcsmx.sh | Сценарий Synopsys VCS MX (объединенный Verilog HDL и SystemVerilog с VHDL) для запуска тестового стенда. |
Игнорируйте любой другой сценарий симулятора вample_dir>/exampПапка le_testbench/.
Таблица 2. Конструкция аппаратного обеспечения Example File Описания
| File Имена | Описания |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | Проект Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | Настройка проекта Intel Quartus Prime file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | Ограничения дизайна Synopsys fileс. Вы можете копировать и изменять эти files для вашей собственной разработки Intel Agilex™. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | Верхний уровень дизайна Verilog HDL example file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | Оболочка DUT, которая создает экземпляры DUT и других компонентов испытательного стенда. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | Основной file для доступа к системной консоли. |
Моделирование проекта ExampЛе Тестбенч
Рисунок 5. Процедура
Выполните следующие шаги, чтобы смоделировать тестовый стенд:
- В командной строке перейдите в каталог моделирования тестового стенда.ample_dir>/example_testbench. CD /бывшийample_testbench
- Запустите quartus_tlg в сгенерированном проекте. file: quartus_tlg cpriphy_ftile_hw
- Запустите ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- Запустите сценарий моделирования для поддерживаемого симулятора по вашему выбору. Скрипт компилирует и запускает тестовый стенд в симуляторе. Обратитесь к таблице Шаги для имитации испытательного стенда.
- Проанализируйте результаты. Успешный тестовый стенд получил пять гиперкадров и отображает «PASSED».
Таблица 3. Действия по моделированию испытательного стенда в симуляторе Synopsys VCS*
| Симулятор | Инструкции | |
| ВКС | В командной строке введите: | |
| ш run_vcs.sh | ||
| продолжение… | ||
| Симулятор | Инструкции | |
| VCS МХ | В командной строке введите: | |
| ш run_vcsmx.sh | ||
| ModelSim SE или Questa или Questa-Intel FPGA Edition | В командной строке введите: | |
| всим -до run_vsim.do | ||
| Если вы предпочитаете моделировать без использования графического интерфейса, введите: | ||
| всим -c -do run_vsim.do | ||
Следующие сampВыходные данные файла иллюстрируют успешный запуск моделирования для скорости 24.33024 Гбит/с с 4 каналами CPRI:
Компиляция проекта, предназначенного только для компиляции
Чтобы скомпилировать только для компиляции example проекта, выполните следующие действия:
- Убедитесь, что дизайн компиляции exampГенерация завершена.
- В программном обеспечении Intel Quartus Prime Pro Edition откройте проект Intel Quartus Prime Pro Edition.ample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- В меню «Обработка» нажмите «Начать компиляцию».
- После успешной компиляции отчеты о времени и использовании ресурсов доступны в сеансе Intel Quartus Prime Pro Edition.
Сопутствующая информация
Потоки блочного проектирования
Компиляция и настройка Design Exampле в оборудовании
Для компиляции проекта аппаратуры example и настройте его на своем устройстве Intel Agilex, выполните следующие действия.
- Обеспечьте проектирование оборудования exampГенерация завершена.
- В программном обеспечении Intel Quartus Prime Pro Edition откройте проект Intel Quartus Prime.ample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
- Отредактируйте .qsf file для назначения контактов в зависимости от вашего оборудования.
- В меню «Обработка» нажмите «Начать компиляцию».
- После успешной компиляции .sof file доступен вample_dir>/hardware_test_design/output_fileкаталог с.
Выполните следующие шаги, чтобы запрограммировать проект аппаратного обеспечения.ampфайл на устройстве Intel Agilex:
- Подключите комплект разработки целостности сигнала приемопередатчика Intel Agilex серии I к главному компьютеру.
Примечание. В комплект разработчика по умолчанию запрограммированы правильные тактовые частоты. Вам не нужно использовать приложение Clock Control для установки частот. - В меню Сервис выберите Программатор.
- В программаторе нажмите «Настройка оборудования».
- Выберите устройство программирования.
- Убедитесь, что режим установлен на JTAG.
- Выберите устройство Intel Agilex и нажмите «Добавить устройство». Программатор отображает блок-схему соединений между устройствами на вашей плате.
- В строке с вашим .sof установите флажок для .sof.
- Установите флажок в столбце Program/Configure.
- Нажмите «Пуск».
Сопутствующая информация
- Потоки блочного проектирования
- Программирование устройств Intel FPGA
- Анализ и отладка проектов с помощью системной консоли
Тестирование аппаратного дизайна Example
После компиляции примера дизайна IP-ядра Intel FPGA F-Tile CPRI PHYample и настроить его на своем устройстве Intel Agilex, вы можете использовать системную консоль для программирования IP-ядра и его PHY-регистров IP-ядра.
Чтобы включить системную консоль и протестировать конструкцию оборудования exampле, выполните следующие действия:
- После аппаратного дизайна exampФайл настроен на устройстве Intel Agilex. В программном обеспечении Intel Quartus Prime Pro Edition в меню «Инструменты» выберите «Средства отладки системы» ➤ «Системная консоль».
- В панели консоли Tcl введите cd hwtest, чтобы изменить каталог наample_dir>/hardware_test_design/hwtest_sl.
- Введите source main_script.tcl, чтобы открыть соединение с J.TAG мастер и начать тест.
Дизайн Example Описание
Дизайн эксampФайл демонстрирует базовую функциональность IP-ядра F-Tile CPRI PHY Intel FPGA. Вы можете создать проект из ExampВкладка «Дизайн» в редакторе параметров F-Tile CPRI PHY Intel FPGA IP.
Чтобы сгенерировать дизайн example, вы должны сначала установить значения параметров для варианта IP-ядра, который вы собираетесь создать в конечном продукте. Вы можете создать дизайн exampфайл с функцией RS-FEC или без нее. Функция RS-FEC доступна при скорости передачи данных по линии CPRI 10.1376, 12.1651 и 24.33024 Гбит/с.
Таблица 4. Матрица функций ядра F-Tile CPRI PHY Intel FPGA IP Core
| Скорость передачи данных по линии CPRI (Гбит/с) | Поддержка RS-FEC | Эталонная частота (МГц) | Поддержка детерминированной задержки |
| 1.2288 | Нет | 153.6 | Да |
| 2.4576 | Нет | 153.6 | Да |
| 3.072 | Нет | 153.6 | Да |
| 4.9152 | Нет | 153.6 | Да |
| 6.144 | Нет | 153.6 | Да |
| 9.8304 | Нет | 153.6 | Да |
| 10.1376 | С и без | 184.32 | Да |
| 12.1651 | С и без | 184.32 | Да |
| 24.33024 | С и без | 184.32 | Да |
Функции
- Генерировать дизайн exampфайл с функцией RS-FEC
- Базовые возможности проверки пакетов, включая подсчет задержек в обоих направлениях.
Моделирование дизайна Example
Пример дизайна F-Tile CPRI PHY Intel FPGA IPample создает испытательный стенд моделирования и files, который создает экземпляр IP-ядра F-Tile CPRI PHY Intel FPGA при выборе параметра «Имитация».
Рисунок 6. Блок-схема для скоростей линий 10.1316, 12.1651 и 24.33024 Гбит/с (с RS-FEC и без него).
Рисунок 7. Блок-схема для скорости линии 1.228, 2.4576, 3.072, 4.9152, 6.144 и 9.8304 Гбит/с.
В этом дизайне бывшийample, имитационная тестовая среда обеспечивает базовые функции, такие как запуск и ожидание блокировки, передача и получение пакетов.
Успешный тестовый запуск отображает выходные данные, подтверждающие следующее поведение:
- Логика клиента сбрасывает ядро IP.
- Логика клиента ожидает выравнивания пути данных RX.
- Клиентская логика передает гиперкадры на интерфейсе TX MII и ожидает получения пяти гиперкадров на интерфейсе RX MII. Гиперкадры передаются и принимаются по интерфейсу MII в соответствии со спецификациями CPRI v7.0.
Примечание: Проекты CPRI, рассчитанные на скорость линии 1.2, 2.4, 3, 4.9, 6.1 и 9.8 Гбит/с, используют интерфейс 8b/10b, а проекты, ориентированные на скорости 10.1, 12.1 и 24.3 Гбит/с (с RS-FEC и без него), используют интерфейс MII. Этот дизайн эксampФайл включает счетчик туда и обратно для подсчета задержки туда и обратно от TX до RX. - Логика клиента считывает значение задержки туда и обратно и проверяет содержимое и правильность данных гиперкадров на стороне RX MII, как только счетчик завершает подсчет задержки туда и обратно.
Сопутствующая информация
- Характеристики CPRI
Аппаратный дизайн Example
Рис. 8. Ex-проект аппаратного обеспеченияampблок-схема
Примечание
- В конструкциях CPRI со скоростью линии 2.4/4.9/9.8 Гбит/с используется интерфейс 8b/10b, а во всех остальных конструкциях CPRI со скоростью линии используется интерфейс MII.
- Для конструкций CPRI с линейной скоростью CPRI 2.4/4.9/9.8 Гбит/с требуется опорная тактовая частота приемопередатчика 153.6 МГц, а для всех других линейных скоростей CPRI требуется 184.32 МГц.
Аппаратное обеспечение IP-ядра Intel FPGA F-Tile CPRI PHYampФайл включает в себя следующие компоненты:
- F-Tile CPRI PHY IP-ядро Intel FPGA.
- Логический блок пакетного клиента, который генерирует и принимает трафик.
- Счетчик туда и обратно.
- IOPLL для генерации sampдлинная тактовая частота для детерминированной логики задержки внутри IP и компонент счетчика туда и обратно на тестовом стенде.
- Системная PLL для генерации системных часов для IP.
- Декодер адреса Avalon®-MM для декодирования адресного пространства реконфигурации для модулей CPRI, трансивера и Ethernet во время доступа к реконфигурации.
- Источники и зонды для подтверждения сброса, мониторинга тактовых импульсов и нескольких битов состояния.
- JTAG контроллер, который взаимодействует с системной консолью. Вы общаетесь с клиентской логикой через системную консоль.
Сигналы интерфейса
Таблица 5. Исполнение ExampСигналы интерфейса
| Сигнал | Направление | Описание |
| ref_clk100 МГц | Вход | Входная тактовая частота для доступа CSR на всех интерфейсах реконфигурации. Гоните на частоте 100 МГц. |
| i_clk_ref[0] | Вход | Опорный тактовый сигнал для системы PLL. Гоните на частоте 156.25 МГц. |
| i_clk_ref[1] | Вход | Эталонные часы трансивера. Двигайтесь по
• 153.6 МГц для скорости линии CPRI 1.2, 2.4, 3, 4.9, 6.1 и 9.8 Гбит/с. • 184.32 МГц для линий CPRI со скоростями 10.1,12.1, 24.3 и XNUMX Гбит/с с RS-FEC и без него. |
| i_rx_serial[n] | Вход | Трансивер PHY вводит последовательные данные. |
| o_tx_serial[n] | Выход | Трансивер PHY выводит последовательные данные. |
Дизайн Exampле Регистры
Таблица 6. Ex-исполнениеampле Регистры
| Номер канала | Базовый адрес (байтовый адрес) | Тип регистрации |
|
0 |
0x00000000 | Регистры реконфигурации CPRI PHY для канала 0 |
| 0x00100000 | Регистры реконфигурации Ethernet для канала 0 | |
| 0x00200000 | Регистры реконфигурации трансивера для канала 0 | |
|
1(2) |
0x01000000 | Регистры реконфигурации CPRI PHY для канала 1 |
| 0x01100000 | Регистры реконфигурации Ethernet для канала 1 | |
| 0x01200000 | Регистры реконфигурации трансивера для канала 1 | |
|
2(2) |
0x02000000 | Регистры реконфигурации CPRI PHY для канала 2 |
| 0x02100000 | Регистры реконфигурации Ethernet для канала 2 | |
| 0x02200000 | Регистры реконфигурации трансивера для канала 2 | |
| продолжение… | ||
| Номер канала | Базовый адрес (байтовый адрес) | Тип регистрации |
|
3(2) |
0x03000000 | Регистры реконфигурации CPRI PHY для канала 3 |
| 0x03100000 | Регистры реконфигурации Ethernet для канала 3 | |
| 0x03200000 | Регистры реконфигурации трансивера для канала 3 |
Эти регистры зарезервированы, если канал не используется.
F-Tile CPRI PHY Intel FPGA IP Design Example Архив руководства пользователя
Если версия ядра IP отсутствует в списке, применяется руководство пользователя для предыдущей версии ядра IP.
| Версия Intel Quartus Prime | Версия IP-ядра | Руководство пользователя |
| 21.2 | 2.0.0 | F-Tile CPRI PHY Intel FPGA IP Design ExampРуководство пользователя |
История изменений документа для F-Tile CPRI PHY Intel FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | Первоначальный выпуск. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
*Другие названия и бренды могут быть заявлены как собственность других лиц.
Документы/Ресурсы
 |
Intel F-Tile CPRI PHY FPGA IP Design Example [pdf] Руководство пользователя F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Exampле, IP Design Exampле, ИП Дизайн |
