intel F-Tile CPRI PHY FPGA IP Design Example

Kiirjuhend

F-Tile CPRI PHY Intel® FPGA IP-tuum pakub simulatsioonitesti ja riistvara disainiample, mis toetab kompileerimist ja riistvara testimist. Kui loote kujunduse ntample, loob parameetriredaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras.
Intel pakub ka ainult koostamiseks mõeldud eksemplariample projekt, mille abil saate kiiresti hinnata IP-tuuma pindala ja ajastust.
F-Tile CPRI PHY Inteli FPGA IP-tuum võimaldab luua disaini ntamples kõigi toetatud CPRI kanalite arvu ja CPRI liini bitikiiruste kombinatsioonide jaoks. Katselaud ja disain example toetab paljusid F-Tile CPRI PHY Intel FPGA IP-tuuma parameetrikombinatsioone.

Joonis 1. Disaini väljatöötamise sammud Example

Seotud teave

• F-Tile CPRI PHY Intel FPGA IP kasutusjuhend
  • Üksikasjaliku teabe saamiseks F-tile CPRI PHY IP kohta.
• F-Tile CPRI PHY Intel FPGA IP väljalaskemärkmed
  • IP-väljalaske märkustes on loetletud konkreetse versiooni IP-muudatused.

Riist- ja tarkvaranõuded

Et testida endistampdisaini, kasutage järgmist riist- ja tarkvara:

• Tarkvara Intel Quartus® Prime Pro Edition
• Süsteemi konsool
• Toetatud simulaatorid:
  • Sünopsia* VCS*
  • Sünopsia VCS MX
  • Siemens* EDA ModelSim* SE või Questa* — Questa-Intel FPGA Edition

Disaini loomine

Joonis 2. Protseduur

Joonis 3. NäideampIP-parameetrite redaktori vahekaart Disain

Intel Quartus Prime Pro Editioni projekti loomiseks tehke järgmist.

1. Intel Quartus Prime Pro väljaandes klõpsake nuppu File ➤ Uue projektiviisard uue Quartus Prime'i projekti loomiseks või File ➤ Olemasoleva Intel Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme.
2. Määrake seadmepere Agilex (I-seeria) ja valige seade, mis vastab kõigile neile nõuetele:
   • Transiiveri plaat on F-plaat
   • Transiiveri kiirusaste on -1 või -2
   • Südamiku kiirusaste on -1 või -2 või -3
3. Klõpsake nuppu Lõpeta.

Järgige neid samme, et luua F-Tile CPRI PHY Intel FPGA IP riistvaradisaini ntample ja testbench:

1. Otsige IP-kataloogist üles ja valige F-Tile CPRI PHY Intel FPGA IP. Ilmub aken New IP Variation.
2. Määrake tipptaseme nimi teie kohandatud IP-variatsiooni jaoks. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
3. Klõpsake nuppu OK. Ilmub parameetriredaktor.
4. Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.
5. On Example Disain vahekaardil Example Kujundus Files, valige suvand Simulatsioon, et genereerida testbench ja ainult koostamiseks mõeldud projekt. Valige suvand Süntees, et luua riistvarakujundus ntample. Kujunduse loomiseks peate valima vähemalt ühe Simulatsiooni ja Sünteesi suvanditest, ntample.
6. On Exampvahekaardi Disain jaotises Genereeritud HDL-vorming valige Verilog HDL või VHDL. Kui valite VHDL-i, peate katsestendi simuleerima segakeelse simulaatoriga. Testitav seade endises_ kataloog on VHDL-mudel, kuid peamine testbench file on System Verilog file.
7. Klõpsake nuppu Genereeri eksample Disain nupp. Vali ExampIlmub aken Design Directory.
8. Kui soovite kujundust muuta, ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (cpriphy_ftile_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi (ample_dir>).

Kataloogi struktuur

F-Tile CPRI PHY Intel FPGA IP-tuuma disain example file kataloogid sisaldavad järgmist genereeritud files disaini jaoks ntample.

Joonis 4. Loodud eksemplari kataloogistruktuurample Kujundus

Tabel 1. Katselaud File Kirjeldused

File Nimed	Kirjeldus
Key Testbench ja Simulatsioon Files
<design_example_dir>/ ntample_testbench/basic_avl_tb_top.sv	Tipptasemel katselaud file. Testbench loob DUT-mähise ja käivitab pakettide genereerimiseks ja vastuvõtmiseks Verilog HDL-i ülesanded.
<design_example_dir>/ ntample_testbench/ cpriphy_ftile_wrapper.sv	DUT-ümbris, mis instantseerib DUT-i ja muid katsestendi komponente.
Testbenchi skriptid (1)
<design_example_dir>/ ntample_testbench/run_vsim.do	Siemensi EDA ModelSim SE või Questa või Questa-Intel FPGA Editioni skript katsestendi käitamiseks.
<design_example_dir>/ ntample_testbench/run_vcs.sh	Synopsys VCS-i skript testbenndi käitamiseks.
<design_example_dir>/ ntample_testbench/run_vcsmx.sh	Synopsys VCS MX skript (kombineeritud Verilog HDL ja SystemVerilog VHDL-iga) testbenndi käitamiseks.

Ignoreeri kõiki teisi simulaatori skripteample_dir>/example_testbench/ kaust.

Tabel 2. Riistvara disain Näitample File Kirjeldused

File Nimed	Kirjeldused
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qpf	Intel Quartus Prime projekt file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.qsf	Intel Quartus Prime'i projekti seadistus file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.sdc	Sünopsia disainipiirangud files. Saate neid kopeerida ja muuta files teie enda Intel Agilex™ disaini jaoks.
<design_example_dir>/hardware_test_design/cpriphy_ftile_hw.v	Tipptasemel Verilog HDL disain example file.
<design_example_dir>/hardware_test_design/cpriphy_ftile_wrapper.sv	DUT-ümbris, mis instantseerib DUT-i ja muid katsestendi komponente.
<design_example_dir>/hardware_test_design/hwtest_sl/main_script.tcl	Peamine file süsteemikonsooli juurdepääsuks.

Disaini simuleerimine Example Testbench

Joonis 5. Protseduur

Katsepingi simuleerimiseks järgige neid samme.

1. Minge käsurealt testbenchi simulatsioonikataloogiample_dir>/example_testbench. cd /ntample_testbench
2. Käivitage loodud projektis quartus_tlg file: quartus_tlg cpriphy_ftile_hw
3. Käivitage ip-setup-simulation: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
4. Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise. Vaadake tabelit Testbenchi simuleerimise sammud.
5. Analüüsige tulemusi. Edukas testbench sai viis hüperkaadrit ja kuvab "PASSED".

Tabel 3. Synopsys VCS* simulaatori testbenchi simuleerimise sammud

Simulaator	Juhised
VCS	Tippige käsureale:
	sh run_vcs.sh
jätkus…

Simulaator	Juhised
VCS MX	Tippige käsureale:
	sh run_vcsmx.sh
ModelSim SE või Questa või Questa-Intel FPGA Edition	Tippige käsureale:
	vsim -do run_vsim.do
	Kui eelistate simuleerida ilma GUI-d avamata, tippige:
	vsim -c -do run_vsim.do

Järgmised sampväljund illustreerib edukat simulatsiooni testimist kiirusega 24.33024 Gbps nelja CPRI kanaliga:

Ainult koostamisprojekti koostamine

Ainult kogumiku koostamiseks eksampprojekti, järgige neid samme:

1. Tagada koostamise kujundus ntamppõlvkond on lõppenud.
2. Avage Intel Quartus Prime Pro Editioni tarkvaras projekt Intel Quartus Prime Pro Editionample_dir>/compilation_test_design/cpriphy_ftile.qpf.
3. Menüüs Töötlemine klõpsake nuppu Alusta kompileerimist.
4. Pärast edukat koostamist on ajastamise ja ressursside kasutamise aruanded saadaval teie Intel Quartus Prime Pro Editioni seansil.

Seotud teave
Plokipõhised disainivood

Disaini koostamine ja konfigureerimine Example riistvaras

Riistvaradisaini koostamiseks ntample ja konfigureerige see oma Intel Agilexi seadmes, toimige järgmiselt.

1. Tagada riistvara disain ntamppõlvkond on lõppenud.
2. Avage Intel Quartus Prime Pro Editioni tarkvaras projekt Intel Quartus Primeample_dir>/hardware_test_design/cpriphy_ftile_hw.qpf.
3. Muutke faili .qsf file tihvtide määramiseks teie riistvara põhjal.
4. Menüüs Töötlemine klõpsake nuppu Alusta kompileerimist.
5. Pärast edukat koostamist ilmus .sof file on saadavalample_dir>/hardware_test_design/output_files kataloog.

Riistvaradisaini programmeerimiseks järgige neid sammeampIntel Agilexi seadmes:

• Ühendage Intel Agilex I-seeria transiiveri signaali terviklikkuse arenduskomplekt hostarvutiga.
  Märkus. Arenduskomplekt on vaikimisi eelprogrammeeritud õigete kellasagedustega. Sa ei pea sageduste määramiseks kasutama rakendust Clock Control.
• Menüüs Tööriistad klõpsake nuppu Programmeerija.
• Programmeerijas klõpsake nuppu Riistvara häälestus.
• Valige programmeerimisseade.
• Veenduge, et režiimiks on valitud JTAG.
• Valige Intel Agilexi seade ja klõpsake nuppu Lisa seade. Programmeerija kuvab teie pardal olevate seadmete vaheliste ühenduste plokkskeemi.
• Märkige oma .sof-i real märkeruut faili .sof jaoks.
• Märkige ruut veerus Program/Configure.
• Klõpsake nuppu Start.

Seotud teave

• Plokipõhised disainivood
• Inteli FPGA seadmete programmeerimine
• Disainilahenduste analüüsimine ja silumine süsteemikonsooliga

Riistvara disaini katsetamine Example

Pärast F-Tile CPRI PHY Intel FPGA IP-tuumadisaini kompileerimist, ntample ja konfigureerige see oma Intel Agilexi seadmes, saate süsteemikonsooli abil programmeerida IP-tuuma ja selle PHY IP-tuumaregistreid.
Süsteemikonsooli sisselülitamiseks ja riistvara disaini testimiseks, ntample, järgige neid samme:

1. Pärast riistvara disaini example on konfigureeritud Intel Agilexi seadmes, tarkvara Intel Quartus Prime Pro Edition menüüs Tööriistad klõpsake Süsteemi silumistööriistad ➤ Süsteemikonsool.
2. Tcl-konsooli paanil tippige kataloogi muutmiseks cd hwtestample_dir>/hardware_test_design/hwtest_sl.
3. Sisestage allikas main_script.tcl, et avada ühendus JTAG meisterdada ja alustada testimist.

Disain ntample Kirjeldus

Disain example demonstreerib F-Tile CPRI PHY Intel FPGA IP-tuuma põhifunktsioone. Saate luua kujunduse Example Disain vahekaart F-Tile CPRI PHY Intel FPGA IP parameetrite redaktoris.
Disaini genereerimiseks ntample, peate esmalt määrama parameetrite väärtused selle IP-tuuma variatsiooni jaoks, mida kavatsete oma lõpptootes luua. Saate valida kujunduse genereerimise ntampRS-FEC funktsiooniga või ilma. RS-FEC funktsioon on saadaval 10.1376, 12.1651 ja 24.33024 Gbps CPRI liini bitikiirusega.
Tabel 4. F-Tile CPRI PHY Intel FPGA IP Core Feature Matrix

CPRI liini bitikiirus (Gbps)	RS-FEC tugi	Võrdluskell (MHz)	Deterministliku latentsusaja tugi
1.2288	Ei	153.6	Jah
2.4576	Ei	153.6	Jah
3.072	Ei	153.6	Jah
4.9152	Ei	153.6	Jah
6.144	Ei	153.6	Jah
9.8304	Ei	153.6	Jah
10.1376	Koos ja Ilma	184.32	Jah
12.1651	Koos ja Ilma	184.32	Jah
24.33024	Koos ja Ilma	184.32	Jah

Omadused

• Loo kujundus ntample RS-FEC funktsiooniga
• Põhilised pakettide kontrollimise võimalused, sealhulgas edasi-tagasi latentsusaeg

Simulatsiooni disain ntample

F-Tile CPRI PHY Intel FPGA IP disain example genereerib simulatsioonitesti ja simulatsiooni files, mis loob F-Tile CPRI PHY Intel FPGA IP-tuuma, kui valite suvandi Simulatsioon.

Joonis 6. Plokkskeem 10.1316, 12.1651 ja 24.33024 Gbps (RS-FEC-ga ja ilma) liinikiiruste jaoks

Joonis 7. Plokkskeem liinikiiruse 1.228, 2.4576, 3.072, 4.9152, 6.144 ja 9.8304 Gbps jaoks

Selles kujunduses example pakub simulatsiooni testimisseade põhifunktsioone, nagu käivitamine ja lukustamise ootamine, pakettide edastamine ja vastuvõtmine.
Edukas testkäivitus kuvab väljundi, mis kinnitab järgmist käitumist:

1. Kliendiloogika lähtestab IP-tuuma.
2. Kliendiloogika ootab RX-i andmetee joondust.
3. Kliendiloogika edastab hüperkaadrid TX MII liidesel ja ootab viie hüperkaadri vastuvõtmist RX MII liidesel. Hüperkaadrid edastatakse ja võetakse vastu MII liideses vastavalt CPRI v7.0 spetsifikatsioonidele.
   Märkus. CPRI kujundused, mis sihivad liinikiirust 1.2, 2.4, 3, 4.9, 6.1 ja 9.8 Gbps, kasutavad 8b/10b liidest ning kujundused, mis sihivad 10.1, 12.1 ja 24.3 Gbps (RS-FEC-iga ja ilma) kasutavad MII liidest. See disain example sisaldab edasi-tagasi reisiloendurit edasi-tagasi reisi latentsuse loendamiseks TX-lt RX-i.
4. Kliendiloogika loeb edasi-tagasi reisi latentsusväärtust ja kontrollib RX MII poolel olevate hüperkaadrite andmete sisu ja õigsust, kui loendur on edasi-tagasi latentsusaja loenduse lõpetanud.

Seotud teave

• CPRI spetsifikatsioonid

Riistvara disain Example

Joonis 8. Riistvara disain Näitample plokkskeem

 

Märkus

1. 2.4/4.9/9.8 Gbps CPRI liinikiirusega CPRI kujundused kasutavad 8b/10b liidest ja kõik muud CPRI liinikiirusega kujundused kasutavad MII liidest.
2. 2.4/4.9/9.8 Gbps CPRI liinikiirusega CPRI konstruktsioonid vajavad 153.6 MHz transiiveri võrdlustakti ja kõik muud CPRI liinikiirused vajavad 184.32 MHz.

F-Tile CPRI PHY Intel FPGA IP-tuuma riistvara disain example sisaldab järgmisi komponente:

• F-Tile CPRI PHY Inteli FPGA IP-tuum.
• Pakettkliendi loogikaplokk, mis genereerib ja võtab vastu liiklust.
• Edasi-tagasi loendur.
• IOPLL genereerida sampling clock deterministliku latentsusloogika jaoks IP-s ja edasi-tagasi loenduri komponent testpingis.
• Süsteemi PLL süsteemikellade genereerimiseks IP jaoks.
• Avalon®-MM aadressi dekooder CPRI, transiiveri ja Etherneti moodulite ümberkonfigureerimise aadressiruumi dekodeerimiseks ümberkonfigureerimise ajal.
• Lähtestamise ja kellade ning mõne olekubiti jälgimise allikad ja proovid.
• JTAG kontroller, mis suhtleb süsteemikonsooliga. Suhtlete kliendiloogikaga süsteemikonsooli kaudu.

Liidese signaalid

Tabel 5. Disain Näitample liidese signaalid

Signaal	Suund	Kirjeldus
ref_clk100MHz	Sisend	Sisendkell CSR-i juurdepääsuks kõikidel ümberkonfigureerimisliidestel. Sõida 100 MHz.
i_clk_ref[0]	Sisend	Süsteemi PLL-i võrdluskell. Sõida 156.25 MHz.
i_clk_ref[1]	Sisend	Transiiveri võrdluskell. Sõida kl • 153.6 MHz CPRI liinikiirusel 1.2, 2.4, 3, 4.9, 6.1 ja 9.8 Gbps. • 184.32 MHz CPRI liinikiirustel 10.1,12.1, 24.3 ja XNUMX Gbps RS-FEC-iga ja ilma.
i_rx_serial[n]	Sisend	Transiiver PHY sisend jadaandmed.
o_tx_serial[n]	Väljund	Transiiveri PHY väljundi jadaandmed.

Disain ntample Registrid

Tabel 6. Disain Näitample Registrid

Kanali number	Põhiaadress (baidiaadress)	Registri tüüp
0	0x00000000	CPRI PHY Kanali 0 ümberseadistamise registrid
	0x00100000	Etherneti ümberseadistamise registrid kanali 0 jaoks
	0x00200000	Transiiveri ümberseadistamise registrid kanali 0 jaoks
1(2)	0x01000000	CPRI PHY Kanali 1 ümberseadistamise registrid
	0x01100000	Etherneti ümberseadistamise registrid kanali 1 jaoks
	0x01200000	Transiiveri ümberseadistamise registrid kanali 1 jaoks
2(2)	0x02000000	CPRI PHY Kanali 2 ümberseadistamise registrid
	0x02100000	Etherneti ümberseadistamise registrid kanali 2 jaoks
	0x02200000	Transiiveri ümberseadistamise registrid kanali 2 jaoks
jätkus…

Kanali number	Põhiaadress (baidiaadress)	Registri tüüp
3(2)	0x03000000	CPRI PHY Kanali 3 ümberseadistamise registrid
	0x03100000	Etherneti ümberseadistamise registrid kanali 3 jaoks
	0x03200000	Transiiveri ümberseadistamise registrid kanali 3 jaoks

Need registrid on reserveeritud, kui kanalit ei kasutata.

F-Tile CPRI PHY Intel FPGA IP Design Example Kasutusjuhend Arhiivid

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

Intel Quartus Prime versioon	IP Core versioon	Kasutusjuhend
21.2	2.0.0	F-Tile CPRI PHY Intel FPGA IP Design Example Kasutusjuhend

Dokumenteerige F-Tile CPRI PHY Intel FPGA IP Design Ex. versioonide ajaluguample Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2021.10.04	21.3	3.0.0	Lisatud tugi uutele simulaatoritele jaotises: Riist- ja tarkvaranõuded. Uuendatud sammud jaotises: Disaini simuleerimine Example Testbench. Värskendati järgmisi jaotisi uue reasageduse teabega: Disain ntample Kirjeldus Simulatsiooni disain ntample Liidese signaalid Uuendati aadressi jaotises: Disain ntample Registrid.
2021.06.21	21.2	2.0.0	Esialgne vabastamine.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Dokumendid / Ressursid

intel F-Tile CPRI PHY FPGA IP Design Example [pdfKasutusjuhend F-Tile CPRI PHY FPGA IP Design Example, PHY FPGA IP Design Example, F-Tile CPRI IP Design Example, IP Design Example, IP disain

Viited

• Kasutusjuhend