intel F-Tile CPRI PHY FPGA IP ഡിസൈൻ എക്സ്ample
ദ്രുത ആരംഭ ഗൈഡ്
F-Tile CPRI PHY Intel® FPGA IP കോർ ഒരു സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ചും ഹാർഡ്‌വെയർ ഡിസൈനും നൽകുന്നുampകംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന le. നിങ്ങൾ ഡിസൈൻ സൃഷ്ടിക്കുമ്പോൾ മുൻample, പാരാമീറ്റർ എഡിറ്റർ യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഹാർഡ്‌വെയറിൽ ഡിസൈൻ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും പരിശോധിക്കാനും ആവശ്യമാണ്.
ഇന്റൽ ഒരു കംപൈലേഷൻ-മാത്രം മുൻ നൽകുന്നുampഐപി കോർ ഏരിയയും സമയവും വേഗത്തിൽ കണക്കാക്കാൻ നിങ്ങൾക്ക് ഉപയോഗിക്കാവുന്ന le പ്രോജക്റ്റ്.
എഫ്-ടൈൽ CPRI PHY ഇന്റൽ FPGA IP കോർ ഡിസൈൻ സൃഷ്ടിക്കുന്നതിനുള്ള കഴിവ് നൽകുന്നു.ampസിപിആർഐ ചാനലുകളുടെയും സിപിആർഐ ലൈൻ ബിറ്റ് നിരക്കുകളുടെയും പിന്തുണയുള്ള എല്ലാ കോമ്പിനേഷനുകൾക്കും ലെസ്. ടെസ്റ്റ്ബെഞ്ചും ഡിസൈനും മുൻampF-Tile CPRI PHY Intel FPGA IP കോറിന്റെ നിരവധി പാരാമീറ്റർ കോമ്പിനേഷനുകളെ പിന്തുണയ്ക്കുന്നു.
ചിത്രം 1. ഡിസൈനിനായുള്ള വികസന ഘട്ടങ്ങൾ Example
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- F-Tile CPRI PHY ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്
- F-tile CPRI PHY IP-യെക്കുറിച്ചുള്ള വിശദമായ വിവരങ്ങൾക്ക്.
- F-Tile CPRI PHY ഇന്റൽ FPGA IP റിലീസ് കുറിപ്പുകൾ
- ഐപി റിലീസ് നോട്ടുകൾ ഒരു പ്രത്യേക റിലീസിലെ ഐപി മാറ്റങ്ങൾ പട്ടികപ്പെടുത്തുന്നു.
ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
മുൻ പരീക്ഷിക്കാൻample ഡിസൈൻ, ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്റ്റ്‌വെയറും ഉപയോഗിക്കുക:
- Intel Quartus® Prime Pro Edition സോഫ്റ്റ്‌വെയർ
- സിസ്റ്റം കൺസോൾ
- പിന്തുണയ്ക്കുന്ന സിമുലേറ്ററുകൾ:
- സംഗ്രഹം* VCS*
- സംഗ്രഹം VCS MX
- സീമെൻസ്* EDA മോഡൽസിം* SE അല്ലെങ്കിൽ Questa*— Questa-Intel FPGA പതിപ്പ്
ഡിസൈൻ സൃഷ്ടിക്കുന്നു
ചിത്രം 2. നടപടിക്രമം
ചിത്രം 3. Example ഡിസൈൻ ടാബ് IP പാരാമീറ്റർ എഡിറ്ററിൽ
ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ പ്രോജക്റ്റ് സൃഷ്ടിക്കാൻ:
- ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷനിൽ ക്ലിക്ക് ചെയ്യുക File ➤ ഒരു പുതിയ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്ടിക്കാൻ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്, അല്ലെങ്കിൽ File ➤ നിലവിലുള്ള ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കാൻ പ്രോജക്റ്റ് തുറക്കുക. ഒരു ഉപകരണം വ്യക്തമാക്കാൻ വിസാർഡ് നിങ്ങളോട് ആവശ്യപ്പെടുന്നു.
- ഉപകരണ കുടുംബം അജിലെക്സ് (ഐ-സീരീസ്) വ്യക്തമാക്കുകയും ഈ ആവശ്യകതകളെല്ലാം നിറവേറ്റുന്ന ഒരു ഉപകരണം തിരഞ്ഞെടുക്കുക:
- ട്രാൻസ്‌സിവർ ടൈൽ എഫ്-ടൈൽ ആണ്
- ട്രാൻസ്‌സിവർ സ്പീഡ് ഗ്രേഡ് -1 അല്ലെങ്കിൽ -2 ആണ്
- കോർ സ്പീഡ് ഗ്രേഡ് -1 അല്ലെങ്കിൽ -2 അല്ലെങ്കിൽ -3 ആണ്
- പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക.
F-Tile CPRI PHY Intel FPGA IP ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സൈസ് സൃഷ്ടിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുകampലെയും ടെസ്റ്റ് ബെഞ്ചും:
- IP കാറ്റലോഗിൽ, F-Tile CPRI PHY Intel FPGA IP കണ്ടെത്തി തിരഞ്ഞെടുക്കുക. പുതിയ ഐപി വേരിയേഷൻ വിൻഡോ ദൃശ്യമാകുന്നു.
- ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിന്. പാരാമീറ്റർ എഡിറ്റർ IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .ip.
- ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
- IP ടാബിൽ, നിങ്ങളുടെ IP കോർ വ്യതിയാനത്തിനായുള്ള പരാമീറ്ററുകൾ വ്യക്തമാക്കുക.
- എക്സിയിൽample ഡിസൈൻ ടാബ്, ഉദാampലെ ഡിസൈൻ Files, ടെസ്റ്റ്ബെഞ്ചും കംപൈലേഷൻ-ഒൺലി പ്രോജക്റ്റും ജനറേറ്റുചെയ്യുന്നതിന് സിമുലേഷൻ ഓപ്ഷൻ തിരഞ്ഞെടുക്കുക. ഹാർഡ്‌വെയർ ഡിസൈൻ സൃഷ്ടിക്കാൻ സിന്തസിസ് ഓപ്ഷൻ തിരഞ്ഞെടുക്കുകample. ഡിസൈൻ എക്‌സൈസ് സൃഷ്‌ടിക്കുന്നതിന് നിങ്ങൾ സിമുലേഷൻ, സിന്തസിസ് ഓപ്ഷനുകളിലൊന്നെങ്കിലും തിരഞ്ഞെടുക്കണംample.
- എക്സിയിൽampലെ ഡിസൈൻ ടാബിൽ, ജനറേറ്റഡ് എച്ച്ഡിഎൽ ഫോർമാറ്റിന് കീഴിൽ, വെരിലോഗ് എച്ച്ഡിഎൽ അല്ലെങ്കിൽ വിഎച്ച്ഡിഎൽ തിരഞ്ഞെടുക്കുക. നിങ്ങൾ VHDL തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, നിങ്ങൾ ടെസ്റ്റ്ബെഞ്ച് ഒരു മിക്സഡ്-ലാംഗ്വേജ് സിമുലേറ്റർ ഉപയോഗിച്ച് അനുകരിക്കണം. എക്സ്_ൽ പരീക്ഷണത്തിലാണ് ഉപകരണം ഡയറക്ടറി ഒരു VHDL മോഡലാണ്, പക്ഷേ പ്രധാന ടെസ്റ്റ്ബെഞ്ച് file ഒരു സിസ്റ്റം വെരിലോഗ് ആണ് file.
- സൃഷ്ടിക്കുക Ex ക്ലിക്ക് ചെയ്യുകample ഡിസൈൻ ബട്ടൺ. സെലക്ട് എക്സിample ഡിസൈൻ ഡയറക്ടറി വിൻഡോ ദൃശ്യമാകുന്നു.
- നിങ്ങൾക്ക് ഡിസൈൻ പരിഷ്കരിക്കണമെങ്കിൽ മുൻample ഡയറക്ടറി പാത്ത് അല്ലെങ്കിൽ പ്രദർശിപ്പിച്ച സ്ഥിരസ്ഥിതികളിൽ നിന്നുള്ള പേര് (cpriphy_ftile_0_example_design), പുതിയ പാതയിലേക്ക് ബ്രൗസ് ചെയ്ത് പുതിയ ഡിസൈൻ ടൈപ്പ് ചെയ്യുകample ഡയറക്ടറിയുടെ പേര് (ample_dir>).
ഡയറക്ടറി ഘടന
F-Tile CPRI PHY ഇന്റൽ FPGA IP കോർ ഡിസൈൻ മുൻample file ഡയറക്‌ടറികളിൽ ഇനിപ്പറയുന്ന ജനറേറ്റഡ് അടങ്ങിയിരിക്കുന്നു fileരൂപകൽപ്പനയ്ക്ക് വേണ്ടി sample.
ചിത്രം 4. ജനറേറ്റഡ് എക്സിന്റെ ഡയറക്ടറി ഘടനampലെ ഡിസൈൻ
പട്ടിക 1. ടെസ്റ്റ്ബെഞ്ച് File വിവരണങ്ങൾ
| File പേരുകൾ | വിവരണം |
| കീ ടെസ്റ്റ്ബെഞ്ചും സിമുലേഷനും Files | |
| <design_example_dir>/ ഉദാample_testbench/basic_avl_tb_top.sv | ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file. ടെസ്റ്റ്ബെഞ്ച് DUT റാപ്പർ സ്ഥാപിക്കുകയും പാക്കറ്റുകൾ ജനറേറ്റ് ചെയ്യാനും സ്വീകരിക്കാനും വെരിലോഗ് HDL ടാസ്‌ക്കുകൾ പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു. |
| <design_example_dir>/ ഉദാample_testbench/ cpriphy_ftile_wrapper.sv | DUT ഉം മറ്റ് ടെസ്റ്റ്ബെഞ്ച് ഘടകങ്ങളും സ്ഥാപിക്കുന്ന DUT റാപ്പർ. |
| ടെസ്റ്റ്ബെഞ്ച് സ്ക്രിപ്റ്റുകൾ(1) | |
| <design_example_dir>/ ഉദാample_testbench/run_vsim.do | ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിന് സീമെൻസ് EDA മോഡൽസിം SE അല്ലെങ്കിൽ Questa അല്ലെങ്കിൽ Questa-Intel FPGA എഡിഷൻ സ്ക്രിപ്റ്റ്. |
| <design_example_dir>/ ഉദാample_testbench/run_vcs.sh | ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള സിനോപ്സിസ് VCS സ്ക്രിപ്റ്റ്. |
| <design_example_dir>/ ഉദാample_testbench/run_vcsmx.sh | ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനായി സിനോപ്സിസ് വിസിഎസ് എംഎക്സ് സ്ക്രിപ്റ്റ് (വെറിലോഗ് എച്ച്ഡിഎൽ, സിസ്റ്റംവെരിലോഗ് വിഎച്ച്ഡിഎൽ എന്നിവ സംയോജിപ്പിച്ചിരിക്കുന്നു). |
ലെ മറ്റേതെങ്കിലും സിമുലേറ്റർ സ്ക്രിപ്റ്റ് അവഗണിക്കുകample_dir>/ഉദാample_testbench/ ഫോൾഡർ.
പട്ടിക 2. ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ample File വിവരണങ്ങൾ
| File പേരുകൾ | വിവരണങ്ങൾ |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.qsf | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് ക്രമീകരണം file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.sdc | സിനോപ്സിസ് ഡിസൈൻ നിയന്ത്രണങ്ങൾ fileഎസ്. നിങ്ങൾക്ക് ഇവ പകർത്താനും പരിഷ്ക്കരിക്കാനും കഴിയും fileനിങ്ങളുടെ സ്വന്തം Intel Agilex™ ഡിസൈനിനുള്ളതാണ്. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_hw.v | ടോപ്പ് ലെവൽ വെരിലോഗ് എച്ച്ഡിഎൽ ഡിസൈൻ എക്സിample file. |
| <design_example_dir>/hardware_test_design/ cpriphy_ftile_wrapper.sv | DUT ഉം മറ്റ് ടെസ്റ്റ്ബെഞ്ച് ഘടകങ്ങളും സ്ഥാപിക്കുന്ന DUT റാപ്പർ. |
| <design_example_dir>/hardware_test_design/ hwtest_sl/main_script.tcl | പ്രധാന file സിസ്റ്റം കൺസോൾ ആക്സസ് ചെയ്യുന്നതിന്. |
ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampലെ ടെസ്റ്റ്ബെഞ്ച്
ചിത്രം 5. നടപടിക്രമം
ടെസ്റ്റ് ബെഞ്ച് അനുകരിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- കമാൻഡ് പ്രോംപ്റ്റിൽ, ടെസ്റ്റ്ബെഞ്ച് സിമുലേഷൻ ഡയറക്ടറിയിലേക്ക് മാറ്റുകample_dir>/ഉദാample_testbench. cd /ഉദാample_testbench
- സൃഷ്ടിച്ച പ്രോജക്റ്റിൽ quartus_tlg പ്രവർത്തിപ്പിക്കുക file: quartus_tlg cpriphy_ftile_hw
- ip-setup-simulation പ്രവർത്തിപ്പിക്കുക: ip-setup-simulation –output-directory=./sim_script –use-relative-paths –quartus project=cpriphy_ftile_hw.qpf
- നിങ്ങൾക്ക് ഇഷ്ടമുള്ള പിന്തുണയുള്ള സിമുലേറ്ററിനായി സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. സ്ക്രിപ്റ്റ് കംപൈൽ ചെയ്യുകയും സിമുലേറ്ററിൽ ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു. ടെസ്റ്റ് ബെഞ്ച് അനുകരിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ പട്ടിക കാണുക.
- ഫലങ്ങൾ വിശകലനം ചെയ്യുക. വിജയകരമായ ടെസ്റ്റ് ബെഞ്ചിന് അഞ്ച് ഹൈപ്പർഫ്രെയിമുകൾ ലഭിച്ചു, കൂടാതെ "പാസ്ഡ്" ഡിസ്പ്ലേകളും.
പട്ടിക 3. Synopsys VCS* സിമുലേറ്ററിൽ ടെസ്റ്റ്ബെഞ്ച് അനുകരിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ
| സിമുലേറ്റർ | നിർദ്ദേശങ്ങൾ | |
| വി.സി.എസ് | കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക: | |
| sh run_vcs.sh | ||
| തുടർന്നു… | ||
| സിമുലേറ്റർ | നിർദ്ദേശങ്ങൾ | |
| VCS MX | കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക: | |
| sh run_vcsmx.sh | ||
| മോഡൽസിം എസ്ഇ അല്ലെങ്കിൽ ക്വെസ്റ്റ അല്ലെങ്കിൽ ക്വെസ്റ്റ-ഇന്റൽ എഫ്പിജിഎ പതിപ്പ് | കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക: | |
| vsim -do run_vsim.do | ||
| GUI കൊണ്ടുവരാതെ അനുകരിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ, ടൈപ്പ് ചെയ്യുക: | ||
| vsim -c -do run_vsim.do | ||
ഇനിപ്പറയുന്ന എസ്amp24.33024 CPRI ചാനലുകൾക്കൊപ്പം 4 Gbps-ന്റെ വിജയകരമായ സിമുലേഷൻ ടെസ്റ്റ് റൺ le ഔട്ട്പുട്ട് വ്യക്തമാക്കുന്നു:
കംപൈലേഷൻ-ഒൺലി പ്രോജക്റ്റ് സമാഹരിക്കുന്നു
സമാഹാരം-മാത്രം സമാഹരിക്കാൻ മുൻample പ്രോജക്റ്റ്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- സമാഹാര രൂപകൽപന ഉറപ്പാക്കുക exampലെ ജനറേഷൻ പൂർത്തിയായി.
- ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്വെയറിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ പ്രോജക്റ്റ് തുറക്കുകample_dir>/compilation_test_design/cpriphy_ftile.qpf.
- പ്രോസസ്സിംഗ് മെനുവിൽ, സമാഹാരം ആരംഭിക്കുക ക്ലിക്കുചെയ്യുക.
- വിജയകരമായ സമാഹരണത്തിന് ശേഷം, സമയക്രമീകരണത്തിനും വിഭവ വിനിയോഗത്തിനുമുള്ള റിപ്പോർട്ടുകൾ നിങ്ങളുടെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സെഷനിൽ ലഭ്യമാണ്.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
ബ്ലോക്ക് അടിസ്ഥാനമാക്കിയുള്ള ഡിസൈൻ ഫ്ലോകൾ
ഡിസൈൻ കംപൈൽ ചെയ്യുകയും കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു Exampഹാർഡ്‌വെയറിൽ le
ഹാർഡ്‌വെയർ ഡിസൈൻ കംപൈൽ ചെയ്യാൻ മുൻampനിങ്ങളുടെ Intel Agilex ഉപകരണത്തിൽ ഇത് കോൺഫിഗർ ചെയ്യുക, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- ഹാർഡ്‌വെയർ ഡിസൈൻ ഉറപ്പാക്കുക exampലെ ജനറേഷൻ പൂർത്തിയായി.
- ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്വെയറിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കുകample_dir>/hardware_test_design/ cpriphy_ftile_hw.qpf.
- .qsf എഡിറ്റ് ചെയ്യുക file നിങ്ങളുടെ ഹാർഡ്‌വെയറിനെ അടിസ്ഥാനമാക്കി പിന്നുകൾ അസൈൻ ചെയ്യാൻ.
- പ്രോസസ്സിംഗ് മെനുവിൽ, സമാഹാരം ആരംഭിക്കുക ക്ലിക്കുചെയ്യുക.
- വിജയകരമായ സമാഹാരത്തിന് ശേഷം, a .sof file ൽ ലഭ്യമാണ്ample_dir>/hardware_test_design/output_fileയുടെ ഡയറക്ടറി.
ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻ പ്രോഗ്രാം ചെയ്യുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുകampIntel Agilex ഉപകരണത്തിൽ le:
- Intel Agilex I-series Transceiver Signal Integrity Development Kit ഹോസ്റ്റ് കമ്പ്യൂട്ടറുമായി ബന്ധിപ്പിക്കുക.
ശ്രദ്ധിക്കുക: ഡെവലപ്‌മെന്റ് കിറ്റ് ഡിഫോൾട്ടായി ശരിയായ ക്ലോക്ക് ഫ്രീക്വൻസികൾ ഉപയോഗിച്ച് പ്രീപ്രോഗ്രാം ചെയ്തിരിക്കുന്നു. ഫ്രീക്വൻസികൾ സജ്ജീകരിക്കാൻ നിങ്ങൾ ക്ലോക്ക് കൺട്രോൾ ആപ്ലിക്കേഷൻ ഉപയോഗിക്കേണ്ടതില്ല. - ടൂൾസ് മെനുവിൽ, പ്രോഗ്രാമർ ക്ലിക്ക് ചെയ്യുക.
- പ്രോഗ്രാമറിൽ, ഹാർഡ്‌വെയർ സെറ്റപ്പ് ക്ലിക്ക് ചെയ്യുക.
- ഒരു പ്രോഗ്രാമിംഗ് ഉപകരണം തിരഞ്ഞെടുക്കുക.
- മോഡ് J ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുകTAG.
- Intel Agilex ഉപകരണം തിരഞ്ഞെടുത്ത് ഉപകരണം ചേർക്കുക ക്ലിക്കുചെയ്യുക. നിങ്ങളുടെ ബോർഡിലെ ഉപകരണങ്ങൾ തമ്മിലുള്ള കണക്ഷനുകളുടെ ഒരു ബ്ലോക്ക് ഡയഗ്രം പ്രോഗ്രാമർ പ്രദർശിപ്പിക്കുന്നു.
- നിങ്ങളുടെ .sof ഉള്ള വരിയിൽ, .sof എന്നതിനായുള്ള ബോക്സ് ചെക്ക് ചെയ്യുക.
- പ്രോഗ്രാം/കോൺഫിഗർ കോളത്തിലെ ബോക്സ് ചെക്കുചെയ്യുക.
- ആരംഭിക്കുക ക്ലിക്ക് ചെയ്യുക.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- ബ്ലോക്ക് അടിസ്ഥാനമാക്കിയുള്ള ഡിസൈൻ ഫ്ലോകൾ
- പ്രോഗ്രാമിംഗ് ഇന്റൽ FPGA ഉപകരണങ്ങൾ
- സിസ്റ്റം കൺസോൾ ഉപയോഗിച്ച് ഡിസൈനുകൾ വിശകലനം ചെയ്യുകയും ഡീബഗ്ഗിംഗ് ചെയ്യുകയും ചെയ്യുന്നു
ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നു Example
നിങ്ങൾ F-ടൈൽ CPRI PHY ഇന്റൽ FPGA IP കോർ ഡിസൈൻ കംപൈൽ ചെയ്ത ശേഷംampനിങ്ങളുടെ Intel Agilex ഉപകരണത്തിൽ കോൺഫിഗർ ചെയ്യുക, IP കോറും അതിന്റെ PHY IP കോർ രജിസ്റ്ററുകളും പ്രോഗ്രാം ചെയ്യുന്നതിന് നിങ്ങൾക്ക് സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കാം.
സിസ്റ്റം കൺസോൾ ഓണാക്കുന്നതിനും ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നതിനും മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- ഹാർഡ്‌വെയർ ഡിസൈനിനു ശേഷം മുൻample എന്നത് Intel Agilex ഉപകരണത്തിൽ ക്രമീകരിച്ചിരിക്കുന്നു, Intel Quartus Prime Pro എഡിഷൻ സോഫ്റ്റ്വെയറിൽ, ടൂൾസ് മെനുവിൽ, സിസ്റ്റം ഡീബഗ്ഗിംഗ് ടൂളുകൾ ➤ സിസ്റ്റം കൺസോൾ ക്ലിക്ക് ചെയ്യുക.
- Tcl കൺസോൾ പാളിയിൽ, ഡയറക്ടറി മാറ്റാൻ cd hwtest എന്ന് ടൈപ്പ് ചെയ്യുകample_dir>/hardware_test_design/hwtest_sl.
- J-ലേക്ക് ഒരു കണക്ഷൻ തുറക്കാൻ source main_script.tcl എന്ന് ടൈപ്പ് ചെയ്യുകTAG മാസ്റ്റർ, ടെസ്റ്റ് ആരംഭിക്കുക.
ഡിസൈൻ എക്സിample വിവരണം
ഡിസൈൻ മുൻample F-Tile CPRI PHY ഇന്റൽ FPGA IP കോറിന്റെ അടിസ്ഥാന പ്രവർത്തനക്ഷമത കാണിക്കുന്നു. എക്സിയിൽ നിന്ന് നിങ്ങൾക്ക് ഡിസൈൻ സൃഷ്ടിക്കാൻ കഴിയുംample ഡിസൈൻ ടാബ് F-Tile CPRI PHY Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിൽ.
ഡിസൈൻ സൃഷ്ടിക്കാൻ മുൻample, നിങ്ങളുടെ അന്തിമ ഉൽപ്പന്നത്തിൽ നിങ്ങൾ സൃഷ്ടിക്കാൻ ഉദ്ദേശിക്കുന്ന IP കോർ വേരിയേഷനായി നിങ്ങൾ ആദ്യം പാരാമീറ്റർ മൂല്യങ്ങൾ സജ്ജമാക്കണം. നിങ്ങൾക്ക് മുൻ ഡിസൈൻ സൃഷ്ടിക്കാൻ തിരഞ്ഞെടുക്കാംampRS-FEC ഫീച്ചർ ഉള്ളതോ അല്ലാതെയോ. RS-FEC ഫീച്ചർ 10.1376, 12.1651, 24.33024 Gbps CPRI ലൈൻ ബിറ്റ് നിരക്കുകളിൽ ലഭ്യമാണ്.
പട്ടിക 4. F-Tile CPRI PHY ഇന്റൽ FPGA IP കോർ ഫീച്ചർ മാട്രിക്സ്
| CPRI ലൈൻ ബിറ്റ് നിരക്ക് (Gbps) | RS-FEC പിന്തുണ | റഫറൻസ് ക്ലോക്ക് (MHz) | ഡിറ്റർമിനിസ്റ്റിക് ലാറ്റൻസി സപ്പോർട്ട് |
| 1.2288 | ഇല്ല | 153.6 | അതെ |
| 2.4576 | ഇല്ല | 153.6 | അതെ |
| 3.072 | ഇല്ല | 153.6 | അതെ |
| 4.9152 | ഇല്ല | 153.6 | അതെ |
| 6.144 | ഇല്ല | 153.6 | അതെ |
| 9.8304 | ഇല്ല | 153.6 | അതെ |
| 10.1376 | ഉള്ളതും ഇല്ലാത്തതും | 184.32 | അതെ |
| 12.1651 | ഉള്ളതും ഇല്ലാത്തതും | 184.32 | അതെ |
| 24.33024 | ഉള്ളതും ഇല്ലാത്തതും | 184.32 | അതെ |
ഫീച്ചറുകൾ
- ഡിസൈൻ സൃഷ്ടിക്കുക exampRS-FEC സവിശേഷതയുള്ള le
- റൗണ്ട് ട്രിപ്പ് ലേറ്റൻസി എണ്ണം ഉൾപ്പെടെയുള്ള അടിസ്ഥാന പാക്കറ്റ് പരിശോധനാ ശേഷികൾ
സിമുലേഷൻ ഡിസൈൻ എക്സിample
F-Tile CPRI PHY ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample ഒരു സിമുലേഷൻ ടെസ്റ്റ് ബെഞ്ചും സിമുലേഷനും സൃഷ്ടിക്കുന്നു fileനിങ്ങൾ സിമുലേഷൻ ഓപ്ഷൻ തിരഞ്ഞെടുക്കുമ്പോൾ F-Tile CPRI PHY Intel FPGA IP കോർ ഇൻസ്റ്റൻഷ്യേറ്റ് ചെയ്യുന്നു.
ചിത്രം 6. ബ്ലോക്ക് ഡയഗ്രം 10.1316, 12.1651, 24.33024 Gbps (RS-FEC ഉള്ളതും അല്ലാതെയും) ലൈൻ നിരക്കുകൾ
ചിത്രം 7. ബ്ലോക്ക് ഡയഗ്രം 1.228, 2.4576, 3.072, 4.9152, 6.144, 9.8304 Gbps ലൈൻ നിരക്ക്
ഈ രൂപകൽപ്പനയിൽ മുൻample, സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് സ്റ്റാർട്ടപ്പ്, ലോക്ക്, ട്രാൻസ്മിറ്റ്, പാക്കറ്റുകൾ സ്വീകരിക്കൽ എന്നിവയ്ക്കായി കാത്തിരിക്കുക തുടങ്ങിയ അടിസ്ഥാന പ്രവർത്തനങ്ങൾ നൽകുന്നു.
വിജയകരമായ ടെസ്റ്റ് റൺ ഇനിപ്പറയുന്ന സ്വഭാവം സ്ഥിരീകരിക്കുന്ന ഔട്ട്പുട്ട് പ്രദർശിപ്പിക്കുന്നു:
- ക്ലയന്റ് ലോജിക് ഐപി കോർ പുനഃസജ്ജമാക്കുന്നു.
- ക്ലയന്റ് ലോജിക് RX ഡാറ്റാപാത്ത് വിന്യാസത്തിനായി കാത്തിരിക്കുന്നു.
- ക്ലയന്റ് ലോജിക് TX MII ഇന്റർഫേസിൽ ഹൈപ്പർഫ്രെയിമുകൾ കൈമാറുകയും RX MII ഇന്റർഫേസിൽ അഞ്ച് ഹൈപ്പർഫ്രെയിമുകൾ ലഭിക്കുന്നതിനായി കാത്തിരിക്കുകയും ചെയ്യുന്നു. CPRI v7.0 സ്പെസിഫിക്കേഷനുകൾ അനുസരിച്ച് MII ഇന്റർഫേസിൽ ഹൈപ്പർഫ്രെയിമുകൾ കൈമാറ്റം ചെയ്യപ്പെടുകയും സ്വീകരിക്കപ്പെടുകയും ചെയ്യുന്നു.
കുറിപ്പ്: 1.2, 2.4, 3, 4.9, 6.1, 9.8 Gbps ലൈൻ നിരക്ക് ലക്ഷ്യമിടുന്ന CPRI ഡിസൈനുകൾ 8b/10b ഇന്റർഫേസും 10.1, 12.1, 24.3 Gbps (RS-FEC ഉള്ളതും അല്ലാതെയും) ലക്ഷ്യമിടുന്ന ഡിസൈനുകൾ എംഐഐ ഇന്റർഫേസും ഉപയോഗിക്കുന്നു. ഈ ഡിസൈൻ മുൻampTX മുതൽ RX വരെയുള്ള റൗണ്ട് ട്രിപ്പ് ലേറ്റൻസി കണക്കാക്കാൻ ഒരു റൗണ്ട് ട്രിപ്പ് കൗണ്ടർ le ഉൾപ്പെടുന്നു. - ക്ലയന്റ് ലോജിക് റൗണ്ട് ട്രിപ്പ് ലേറ്റൻസി മൂല്യം വായിക്കുകയും കൗണ്ടർ റൗണ്ട് ട്രിപ്പ് ലേറ്റൻസി കൗണ്ട് പൂർത്തിയാക്കിയാൽ RX MII വശത്തുള്ള ഹൈപ്പർഫ്രെയിം ഡാറ്റയുടെ ഉള്ളടക്കവും കൃത്യതയും പരിശോധിക്കുകയും ചെയ്യുന്നു.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- CPRI സ്പെസിഫിക്കേഷനുകൾ
ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സിample
ചിത്രം 8. ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സ്ampലെ ബ്ലോക്ക് ഡയഗ്രം
കുറിപ്പ്
- 2.4/4.9/9.8 Gbps CPRI ലൈൻ റേറ്റുകളുള്ള CPRI ഡിസൈനുകൾ 8b/10b ഇന്റർഫേസും മറ്റ് എല്ലാ CPRI ലൈൻ റേറ്റ് ഡിസൈനുകളും MII ഇന്റർഫേസും ഉപയോഗിക്കുന്നു.
- 2.4/4.9/9.8 Gbps CPRI ലൈൻ നിരക്കുകളുള്ള CPRI ഡിസൈനുകൾക്ക് 153.6 MHz ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്കും മറ്റ് എല്ലാ CPRI ലൈൻ നിരക്കുകൾക്കും 184.32 MHz ആവശ്യമാണ്.
F-Tile CPRI PHY ഇന്റൽ FPGA IP കോർ ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘടകങ്ങൾ ഉൾക്കൊള്ളുന്നു:
- F-Tile CPRI PHY ഇന്റൽ FPGA IP കോർ.
- ട്രാഫിക് സൃഷ്ടിക്കുകയും സ്വീകരിക്കുകയും ചെയ്യുന്ന പാക്കറ്റ് ക്ലയന്റ് ലോജിക് ബ്ലോക്ക്.
- റൗണ്ട് ട്രിപ്പ് കൗണ്ടർ.
- s ജനറേറ്റ് ചെയ്യാൻ IOPLLampഐപിക്കുള്ളിലെ ഡിറ്റർമിനിസ്റ്റിക് ലേറ്റൻസി ലോജിക്കിനുള്ള ലിംഗ് ക്ലോക്കും ടെസ്റ്റ് ബെഞ്ചിലെ റൗണ്ട് ട്രിപ്പ് കൗണ്ടർ ഘടകവും.
- IP-യ്‌ക്കായി സിസ്റ്റം ക്ലോക്കുകൾ സൃഷ്ടിക്കാൻ സിസ്റ്റം PLL.
- CPRI, ട്രാൻസ്‌സിവർ, ഇഥർനെറ്റ് മൊഡ്യൂളുകൾക്കായി പുനർക്രമീകരണ ആക്‌സസ്സ് സമയത്ത് പുനർക്രമീകരണ വിലാസ ഇടം ഡീകോഡ് ചെയ്യുന്നതിനുള്ള Avalon®-MM വിലാസ ഡീകോഡർ.
- റീസെറ്റുകൾ ഉറപ്പിക്കുന്നതിനും ക്ലോക്കുകളും കുറച്ച് സ്റ്റാറ്റസ് ബിറ്റുകളും നിരീക്ഷിക്കുന്നതിനുമുള്ള ഉറവിടങ്ങളും അന്വേഷണങ്ങളും.
- JTAG സിസ്റ്റം കൺസോളുമായി ആശയവിനിമയം നടത്തുന്ന കൺട്രോളർ. സിസ്റ്റം കൺസോൾ വഴി നിങ്ങൾ ക്ലയന്റ് ലോജിക്കുമായി ആശയവിനിമയം നടത്തുന്നു.
ഇന്റർഫേസ് സിഗ്നലുകൾ
പട്ടിക 5. ഡിസൈൻ എക്സ്ampലെ ഇന്റർഫേസ് സിഗ്നലുകൾ
| സിഗ്നൽ | ദിശ | വിവരണം |
| ref_clk100MHz | ഇൻപുട്ട് | എല്ലാ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസുകളിലും CSR ആക്‌സസിനുള്ള ഇൻപുട്ട് ക്ലോക്ക്. 100 MHz-ൽ ഡ്രൈവ് ചെയ്യുക. |
| i_clk_ref[0] | ഇൻപുട്ട് | സിസ്റ്റം PLL-നുള്ള റഫറൻസ് ക്ലോക്ക്. 156.25 MHz-ൽ ഡ്രൈവ് ചെയ്യുക. |
| i_clk_ref[1] | ഇൻപുട്ട് | ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക്. ഡ്രൈവ് ചെയ്യുക
• CPRI ലൈൻ നിരക്ക് 153.6, 1.2, 2.4, 3, 4.9, 6.1 Gbps-ന് 9.8 MHz. • 184.32 MHz CPRI ലൈൻ നിരക്കുകൾ 10.1,12.1, കൂടാതെ RS-FEC ഉള്ളതും അല്ലാതെയും 24.3 Gbps. |
| i_rx_serial[n] | ഇൻപുട്ട് | ട്രാൻസ്‌സിവർ PHY ഇൻപുട്ട് സീരിയൽ ഡാറ്റ. |
| o_tx_serial[n] | ഔട്ട്പുട്ട് | ട്രാൻസ്‌സിവർ PHY ഔട്ട്പുട്ട് സീരിയൽ ഡാറ്റ. |
ഡിസൈൻ എക്സിampലെ രജിസ്റ്ററുകൾ
പട്ടിക 6. ഡിസൈൻ എക്സ്ampലെ രജിസ്റ്ററുകൾ
| ചാനൽ നമ്പർ | അടിസ്ഥാന വിലാസം (ബൈറ്റ് വിലാസം) | രജിസ്റ്റർ തരം |
|
0 |
0x00000000 | CPRI PHY റീകോൺഫിഗറേഷൻ ചാനൽ 0-നായി രജിസ്റ്റർ ചെയ്യുന്നു |
| 0x00100000 | ചാനൽ 0-നായി ഇഥർനെറ്റ് റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
| 0x00200000 | ചാനൽ 0-നായി ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
|
1(2) |
0x01000000 | CPRI PHY റീകോൺഫിഗറേഷൻ ചാനൽ 1-നായി രജിസ്റ്റർ ചെയ്യുന്നു |
| 0x01100000 | ചാനൽ 1-നായി ഇഥർനെറ്റ് റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
| 0x01200000 | ചാനൽ 1-നായി ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
|
2(2) |
0x02000000 | CPRI PHY റീകോൺഫിഗറേഷൻ ചാനൽ 2-നായി രജിസ്റ്റർ ചെയ്യുന്നു |
| 0x02100000 | ചാനൽ 2-നായി ഇഥർനെറ്റ് റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
| 0x02200000 | ചാനൽ 2-നായി ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
| തുടർന്നു… | ||
| ചാനൽ നമ്പർ | അടിസ്ഥാന വിലാസം (ബൈറ്റ് വിലാസം) | രജിസ്റ്റർ തരം |
|
3(2) |
0x03000000 | CPRI PHY റീകോൺഫിഗറേഷൻ ചാനൽ 3-നായി രജിസ്റ്റർ ചെയ്യുന്നു |
| 0x03100000 | ചാനൽ 3-നായി ഇഥർനെറ്റ് റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു | |
| 0x03200000 | ചാനൽ 3-നായി ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ രജിസ്റ്റർ ചെയ്യുന്നു |
ചാനൽ ഉപയോഗിക്കുന്നില്ലെങ്കിൽ ഈ രജിസ്റ്ററുകൾ റിസർവ് ചെയ്തിരിക്കുന്നു.
F-Tile CPRI PHY ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിample യൂസർ ഗൈഡ് ആർക്കൈവ്സ്
ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.
| ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP കോർ പതിപ്പ് | ഉപയോക്തൃ ഗൈഡ് |
| 21.2 | 2.0.0 | F-Tile CPRI PHY ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിampലെ ഉപയോക്തൃ ഗൈഡ് |
എഫ്-ടൈൽ CPRI PHY ഇന്റൽ FPGA IP ഡിസൈനിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി Exampലെ ഉപയോക്തൃ ഗൈഡ്
| പ്രമാണ പതിപ്പ് | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP പതിപ്പ് | മാറ്റങ്ങൾ |
| 2021.10.04 | 21.3 | 3.0.0 |
|
| 2021.06.21 | 21.2 | 2.0.0 | പ്രാരംഭ റിലീസ്. |
ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ സേവനങ്ങൾക്കോ ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു.
*മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
 |
intel F-Tile CPRI PHY FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ് എഫ്-ടൈൽ CPRI PHY FPGA IP ഡിസൈൻ എക്സ്ample, PHY FPGA IP ഡിസൈൻ എക്സിample, F-Tile CPRI IP ഡിസൈൻ എക്സിample, IP ഡിസൈൻ എക്സിample, IP ഡിസൈൻ |
