SmartFusion2 MSS
DDR-controllerconfiguratie
Libero SoC v11.6 en hoger 

Invoering

De SmartFusion2 MSS heeft een ingebouwde DDR-controller. Deze DDR-controller is bedoeld om een ​​off-chip DDR-geheugen aan te sturen. De MDDR-controller is zowel vanuit de MSS als vanuit de FPGA-fabric toegankelijk. Bovendien kan de DDR-controller ook worden omzeild, waardoor een extra interface voor de FPGA-fabric ontstaat (Soft Controller Mode (SMC)).
Om de MSS DDR-controller volledig te configureren, moet u:

1. Selecteer het datapad met behulp van de MDDR-configurator.
2. Stel de registerwaarden in voor de registers van de DDR-controller.
3. Selecteer de DDR-geheugenklokfrequenties en de FPGA-fabric-MDDR-klokverhouding (indien nodig) met behulp van de MSS CCC-configurator.
4. Sluit de APB-configuratie-interface van de controller aan zoals gedefinieerd door de Peripheral Initialization-oplossing. Voor de door System Builder gebouwde MDDR-initialisatiecircuits raadpleegt u het “MSS DDR-configuratiepad” op pagina 13 en Figuur 2-7.
   U kunt ook uw eigen initialisatiecircuits bouwen met behulp van standalone (niet door System Builder) randapparatuurinitialisatie. Raadpleeg de SmartFusion2 Standalone Randapparatuur Initialisatie Gebruikershandleiding.

MDDR-configurator

De MDDR-configurator wordt gebruikt om het algehele datapad en de externe DDR-geheugenparameters voor de MSS DDR-controller te configureren.

Op het tabblad Algemeen stelt u de instellingen voor Geheugen en Fabric Interface in (Afbeelding 1-1).
Geheugeninstellingen
Voer de DDR-geheugenafwikkeltijd in. Dit is de tijd die het DDR-geheugen nodig heeft om te initialiseren. De standaardwaarde is 200 us. Raadpleeg uw DDR-geheugengegevensblad voor de juiste waarde die u moet invoeren.
Gebruik Geheugeninstellingen om uw geheugenopties in de MDDR te configureren.

• Geheugentype – LPDDR, DDR2 of DDR3
• Gegevensbreedte – 32-bits, 16-bits of 8-bits
• SECDED Ingeschakeld ECC – AAN of UIT
• Arbitrageschema – Type-0, Type -1, Type-2,Type-3
• ID met hoogste prioriteit – Geldige waarden liggen tussen 0 en 15
• Adresbreedte (bits) – Raadpleeg uw DDR-geheugengegevensblad voor het aantal rij-, bank- en kolomadresbits voor het LPDDR/DDR2/DDR3-geheugen dat u gebruikt. selecteer het vervolgkeuzemenu om de juiste waarde voor rijen/banken/kolommen te kiezen volgens het gegevensblad van het LPDDR/DDR2/DDR3-geheugen.

Opmerking: Het getal in de vervolgkeuzelijst verwijst naar het aantal adresbits, niet naar het absolute aantal rijen/banken/kolommen. BijvoorbeeldampAls uw DDR-geheugen 4 banken heeft, selecteert u 2 (2 ²=4) voor banken. Als uw DDR-geheugen 8 banken heeft, selecteert u 3 (2³ =8) voor banken.

Fabric-interface-instellingen
Standaard is de harde Cortex-M3-processor ingesteld voor toegang tot de DDR-controller. U kunt een fabric-master ook toegang verlenen tot de DDR-controller door het selectievakje Fabric Interface Setting in te schakelen. In dit geval kunt u een van de volgende opties kiezen:

• Gebruik een AXI-interface – De fabric Master heeft toegang tot de DDR-controller via een 64-bits AXI-interface.
• Gebruik een enkele AHBLite-interface – De fabric Master heeft toegang tot de DDR-controller via een enkele 32-bits AHB-interface.
• Gebruik twee AHBLite-interfaces – Twee fabric Masters hebben toegang tot de DDR-controller met behulp van twee 32-bits AHB-interfaces.
  De configuratie view (Afbeelding 1-1) wordt bijgewerkt op basis van uw Fabric Interface-selectie.

I/O-schijfsterkte (alleen DDR2 en DDR3)
Selecteer een van de volgende schijfsterktes voor uw DDR I/O's:

• Half Drive-sterkte
•  Volledige aandrijfkracht

Libero SoC stelt de DDR I/O-standaard voor uw MDDR-systeem in op basis van uw DDR-geheugentype en I/O-schijfsterkte (zoals weergegeven in Tabel 1-1).
Tabel 1-1 • I/O-schijfsterkte en DDR-geheugentype

DDR-geheugentype	Halve kracht aandrijving	Volledige krachtaandrijving
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO-standaard (alleen LPDDR)
Selecteer een van de volgende opties:

• LVCMOS18 (laagste vermogen) voor LVCMOS 1.8V IO-standaard. Gebruikt in typische LPDDR1-toepassingen.
• LPDDRI Let op: Voordat u deze standaard kiest, zorg ervoor dat uw bord deze standaard ondersteunt. U moet deze optie gebruiken wanneer u zich richt op de M2S-EVAL-KIT- of de SF2-STARTER-KIT-borden. LPDDRI IO-normen vereisen dat er een IMP_CALIB-weerstand op het bord wordt geïnstalleerd.

IO-kalibratie (alleen LPDDR)
Kies een van de volgende opties bij gebruik van de LVCMOS18 IO-standaard:

• On
• Uit (typisch)

Kalibratie AAN en UIT regelt optioneel het gebruik van een IO-kalibratieblok dat de IO-drivers kalibreert op een externe weerstand. Indien UIT, gebruikt het apparaat een vooraf ingestelde IO-driveraanpassing.
Wanneer deze AAN staat, moet er een IMP_CALIB-weerstand van 150 ohm op de printplaat worden geïnstalleerd.
Dit wordt gebruikt om de IO te kalibreren op basis van de PCB-karakteristieken. Als deze echter op ON staat, moet er een weerstand worden geïnstalleerd, anders wordt de geheugencontroller niet geïnitialiseerd.
Raadpleeg voor meer informatie de toepassing AC393-SmartFusion2 en IGLOO2 Board Design Guidelines
Opmerking en de SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces Gebruikershandleiding.

MDDR-controllerconfiguratie

Wanneer u de MSS DDR-controller gebruikt om toegang te krijgen tot een extern DDR-geheugen, moet de DDR-controller tijdens runtime worden geconfigureerd. Dit wordt gedaan door configuratiegegevens naar speciale DDR-controllerconfiguratieregisters te schrijven. Deze configuratiegegevens zijn afhankelijk van de kenmerken van het externe DDR-geheugen en uw applicatie. In deze sectie wordt beschreven hoe u deze configuratieparameters invoert in de MSS DDR-controllerconfigurator en hoe de configuratiegegevens worden beheerd als onderdeel van de algemene oplossing voor randinitialisatie.

MSS DDR-controleregisters
De MSS DDR-controller heeft een reeks registers die tijdens runtime moeten worden geconfigureerd. De configuratiewaarden voor deze registers vertegenwoordigen verschillende parameters, zoals DDR-modus, PHY-breedte, burst-modus en ECC. Voor volledige details over de configuratieregisters van de DDR-controller raadpleegt u de SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide.
MDDR-registratieconfiguratie
Gebruik de tabbladen Geheugeninitialisatie (Afbeelding 2-1, Afbeelding 2-2 en Afbeelding 2-3) en Geheugentiming (Afbeelding 2-4) om parameters in te voeren die overeenkomen met uw DDR-geheugen en toepassing. Waarden die u op deze tabbladen invoert, worden automatisch vertaald naar de juiste registerwaarden. Wanneer u op een specifieke parameter klikt, wordt het bijbehorende register beschreven in het deelvenster Registerbeschrijving (onderste gedeelte in Afbeelding 1-1 op pagina 4).
Geheugen initialisatie
Op het tabblad Geheugeninitialisatie kunt u de manieren configureren waarop u uw LPDDR/DDR2/DDR3-geheugens wilt initialiseren. Het menu en de opties die beschikbaar zijn op het tabblad Geheugeninitialisatie variëren afhankelijk van het type DDR-geheugen (LPDDR/DDR2/DDR3) dat u gebruikt. Raadpleeg uw DDR-geheugengegevensblad wanneer u de opties configureert. Wanneer u een waarde wijzigt of invoert, ziet u in het deelvenster Registerbeschrijving de registernaam en registerwaarde die wordt bijgewerkt. Ongeldige waarden worden gemarkeerd als waarschuwing. Afbeelding 2-1, Afbeelding 2-2 en Afbeelding 2-3 tonen het tabblad Initialisatie voor respectievelijk LPDDR, DDR2 en DDR3.

• Timingmodus – Selecteer de 1T- of 2T-timingmodus. In 1T (de standaardmodus) kan de DDR-controller bij elke klokcyclus een nieuw commando geven. In de 2T-timingmodus houdt de DDR-controller het adres en de opdrachtbus geldig gedurende twee klokcycli. Dit reduceert de efficiëntie van de bus tot één commando per twee klokken, maar verdubbelt de hoeveelheid instel- en vasthoudtijd.
• Gedeeltelijke array-zelfvernieuwing (alleen LPDDR). Deze functie is bedoeld voor energiebesparing voor de LPDDR.
  Selecteer een van de volgende opties zodat de controller de hoeveelheid geheugen kan vernieuwen tijdens een zelfvernieuwing:
  – Volledige array: banken 0, 1,2 en 3
  – Halve array: banken 0 en 1
  – Kwartaalarray: Bank 0
  – Een-achtste array: Bank 0 met rijadres MSB=0
  – Eén-zestiende array: Bank 0 met rijadres MSB en MSB-1 beide gelijk aan 0.
  Raadpleeg voor alle andere opties het DDR-geheugengegevensblad wanneer u de opties configureert.
  

Geheugentiming
Op dit tabblad kunt u de Memory Timing-parameters configureren. Raadpleeg het gegevensblad van uw LPDDR/DDR2/DDR3-geheugen bij het configureren van de geheugentimingparameters.
Wanneer u een waarde wijzigt of invoert, ziet u in het deelvenster Registerbeschrijving de registernaam en registerwaarde die wordt bijgewerkt. Ongeldige waarden worden gemarkeerd als waarschuwing.

DDR-configuratie importeren Files
Naast het invoeren van DDR-geheugenparameters via de tabbladen Geheugeninitialisatie en Timing, kunt u DDR-registerwaarden importeren uit een file. Klik hiervoor op de knop Configuratie importeren en navigeer naar de tekst file met DDR-registernamen en -waarden. Figuur 2-5 toont de syntaxis van de importconfiguratie.

Opmerking: Als u ervoor kiest registerwaarden te importeren in plaats van ze in te voeren via de GUI, moet u alle benodigde registerwaarden opgeven. Raadpleeg de SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces Gebruikershandleiding voor meer informatie.

DDR-configuratie exporteren Files
U kunt de huidige registerconfiguratiegegevens ook naar een tekst exporteren file. Dit file bevat registerwaarden die u hebt geïmporteerd (indien aanwezig) en de waarden die zijn berekend op basis van GUI-parameters die u in dit dialoogvenster hebt ingevoerd.
Als u wijzigingen die u in de DDR-registerconfiguratie hebt aangebracht ongedaan wilt maken, kunt u dit doen met Standaard herstellen. Houd er rekening mee dat hierdoor alle registerconfiguratiegegevens worden verwijderd en dat u deze gegevens opnieuw moet importeren of opnieuw moet invoeren. De gegevens worden gereset naar de hardware-resetwaarden.
Gegenereerde gegevens
Klik op OK om de configuratie te genereren. Op basis van uw invoer op de tabbladen Algemeen, Geheugentiming en Geheugeninitialisatie berekent de MDDR-configurator waarden voor alle DDR-configuratieregisters en exporteert deze waarden naar uw firmwareproject en simulatie fileS. De geëxporteerde file syntaxis wordt getoond in Figuur 2-6.

Bedrijfsprogramma

Wanneer u het SmartDesign genereert, gebeurt het volgende files worden gegenereerd in de map /firmware/drivers_config/sys_config. Deze files zijn vereist om de CMSIS-firmwarekern correct te laten compileren en informatie te bevatten over uw huidige ontwerp, inclusief configuratiegegevens van randapparatuur en klokconfiguratie-informatie voor de MSS. Bewerk deze niet files handmatig, omdat ze elke keer dat uw hoofdontwerp opnieuw wordt gegenereerd, opnieuw worden gemaakt.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – MDDR-configuratiegegevens.
• Sys_config_fddr_define.h – FDDR-configuratiegegevens.
•  sys_config_mss_clocks.h – MSS-klokconfiguratie

Simulatie
Wanneer u het SmartDesign genereert dat aan uw MSS is gekoppeld, wordt de volgende simulatie uitgevoerd files worden gegenereerd in de /simulatie map:

•  test.bfm – BFM op het hoogste niveau file dat wordt eerst “uitgevoerd” tijdens elke simulatie waarbij de Cortex-M2-processor van de SmartFusion3 MSS wordt gebruikt. Het voert perifer_init.bfm en user.bfm uit, in die volgorde.
•  perifer_init.bfm – Bevat de BFM-procedure die de functie CMSIS::SystemInit() emuleert die op de Cortex-M3 wordt uitgevoerd voordat u de main()-procedure invoert. Het kopieert in wezen de configuratiegegevens voor elk randapparaat dat in het ontwerp wordt gebruikt naar de juiste randapparatuurconfiguratieregisters en wacht vervolgens tot alle randapparatuur gereed is voordat wordt beweerd dat de gebruiker deze randapparatuur kan gebruiken.
• MDDR_init.bfm – Bevat BFM-schrijfopdrachten die het schrijven simuleren van de MSS DDR-configuratieregistergegevens die u hebt ingevoerd (met behulp van het dialoogvenster Registers bewerken hierboven) in de registers van de DDR-controller.
• user.bfm – Bedoeld voor gebruikersopdrachten. U kunt het datapad simuleren door hierin uw eigen BFM-opdrachten toe te voegen file. Commando's hierin file zal worden “uitgevoerd” nadat periferie_init.bfm is voltooid.

Met behulp van de fileZoals hierboven te zien is, wordt het configuratiepad automatisch gesimuleerd. U hoeft alleen de user.bfm te bewerken file om het datapad te simuleren. Bewerk test.bfm, perifere_init.bfm of MDDR_init.bfm niet files als deze fileElke keer dat uw hoofdontwerp opnieuw wordt gegenereerd, worden s opnieuw gemaakt.

MSS DDR-configuratiepad
De Peripheral Initialization-oplossing vereist dat u, naast het opgeven van MSS DDR-configuratieregisterwaarden, ook het APB-configuratiegegevenspad in de MSS (FIC_2) configureert. De functie SystemInit() schrijft de gegevens naar de MDDR-configuratieregisters via de FIC_2 APB-interface.
Opmerking: Als u System Builder gebruikt, wordt het configuratiepad automatisch ingesteld en verbonden.

Om de FIC_2-interface te configureren:

1. Open het FIC_2-configuratordialoogvenster (Figuur 2-7) vanuit de MSS-configurator.
2. Selecteer de optie Randapparatuur initialiseren met Cortex-M3.
3. Zorg ervoor dat de MSS DDR is aangevinkt, evenals de Fabric DDR/SERDES-blokken als u deze gebruikt.
4.  Klik op OK om uw instellingen op te slaan. Hierdoor worden de FIC_2-configuratiepoorten (klok-, reset- en APB-businterfaces) zichtbaar, zoals weergegeven in afbeelding 2-8.
5.  Genereer het MSS. De FIC_2-poorten (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK en FIC_2_APB_M_RESET_N) zijn nu zichtbaar op de MSS-interface en kunnen worden aangesloten op de CoreConfigP en CoreResetP volgens de specificatie van de Peripheral Initialization-oplossing.

Voor volledige details over het configureren en verbinden van de CoreConfigP- en CoreResetP-kernen, raadpleegt u de Gebruikershandleiding voor randapparatuurinitialisatie.

Havenbeschrijving

DDR PHY-interface
Tabel 3-1 • DDR PHY-interface

Havennaam	Richting	Beschrijving
MDDR_CAS_N	UIT	DRAM CASN
MDDR_CKE	UIT	DRAM CKE
MDDR_CLK	UIT	Klok, P-kant
MDDR_CLK_N	UIT	Klok, N-kant
MDDR_CS_N	UIT	DRAM CSN
MDDR_ODT	UIT	DRAM ODT
MDDR_RAS_N	UIT	DRAM RASN
MDDR_RESET_N	UIT	DRAM-reset voor DDR3. Negeer dit signaal voor LPDDR- en DDR2-interfaces. Markeer het als ongebruikt voor LPDDR- en DDR2-interfaces.
MDDR_WE_N	UIT	DRAM WEN
MDDR_ADDR[15:0]	UIT	Dram-adresbits
MDDR_BA[2:0]	UIT	Adres Drambank
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	IN UIT	Dram-gegevensmasker
MDDR_DQS ([3:0]/[1:0]/[0])	IN UIT	Dram Data Strobe-invoer/uitvoer – P-zijde
MDDR_DQS_N ([3:0]/[1:0]/[0])	IN UIT	Dram Data Strobe-invoer/uitvoer – N-zijde
MDDR_DQ ([31:0]/[15:0]/[7:0])	IN UIT	DRAM-gegevensinvoer/uitvoer
MDDR_DQS_TMATCH_0_IN	IN	FIFO in signaal
MDDR_DQS_TMATCH_0_OUT	UIT	FIFO-uitsignaal
MDDR_DQS_TMATCH_1_IN	IN	FIFO in signaal (alleen 32-bits)
MDDR_DQS_TMATCH_1_OUT	UIT	FIFO-uitsignaal (alleen 32-bits)
MDDR_DM_RDQS_ECC	IN UIT	Dram ECC-gegevensmasker
MDDR_DQS_ECC	IN UIT	Dram ECC Data Strobe-invoer/uitvoer – P-zijde
MDDR_DQS_ECC_N	IN UIT	Dram ECC Data Strobe-ingang/uitgang – N-zijde
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	IN UIT	DRAM ECC Gegevensinvoer/uitvoer
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO in signaal
MDDR_DQS_TMATCH_ECC_OUT	UIT	ECC FIFO-uitsignaal (alleen 32-bits)

Opmerking: Poortbreedtes voor sommige poorten veranderen afhankelijk van de selectie van de PHY-breedte. De notatie “[a:0]/ [b:0]/[c:0]” wordt gebruikt om dergelijke poorten aan te duiden, waarbij “[a:0]” verwijst naar de poortbreedte wanneer een 32-bits PHY-breedte is geselecteerd , “[b:0]” komt overeen met een 16-bits PHY-breedte, en “[c:0]” komt overeen met een 8-bits PHY-breedte.

Fabric Master AXI-businterface
Tabel 3-2 • Fabric Master AXI-businterface

Havennaam	Richting	Beschrijving
DDR_AXI_S_AWREADY	UIT	Schrijf adres klaar
DDR_AXI_S_WREADY	UIT	Schrijf adres klaar
DDR_AXI_S_BID[3:0]	UIT	Reactie-ID
DDR_AXI_S_BRESP[1:0]	UIT	Schrijf reactie
DDR_AXI_S_BVALID	UIT	Schrijfantwoord geldig
DDR_AXI_S_ARREADY	UIT	Adres lezen klaar
DDR_AXI_S_RID[3:0]	UIT	Lees ID Tag
DDR_AXI_S_RRESP[1:0]	UIT	Reactie lezen
DDR_AXI_S_RDATA[63:0]	UIT	Gegevens lezen
DDR_AXI_S_RLAST	UIT	Lees laatste Dit signaal geeft de laatste overdracht in een leesburst aan
DDR_AXI_S_RVALID	UIT	Leesadres geldig
DDR_AXI_S_AWID[3:0]	IN	Schrijf adres-ID
DDR_AXI_S_AWADDR[31:0]	IN	Schrijf adres
DDR_AXI_S_AWLEN[3:0]	IN	Lengte van de burst
DDR_AXI_S_AWSIZE[1:0]	IN	Burst-grootte
DDR_AXI_S_AWBURST[1:0]	IN	Burst-type
DDR_AXI_S_AWLOCK[1:0]	IN	Slottype Dit signaal geeft aanvullende informatie over de atomaire kenmerken van de overdracht
DDR_AXI_S_AWVALID	IN	Schrijf adres geldig
DDR_AXI_S_WID[3:0]	IN	Gegevens-ID schrijven tag
DDR_AXI_S_WDATA[63:0]	IN	Gegevens schrijven
DDR_AXI_S_WSTRB[7:0]	IN	Schrijf flitsers
DDR_AXI_S_WLAST	IN	Schrijf als laatste
DDR_AXI_S_WVALID	IN	Schrijf geldig
DDR_AXI_S_BREADY	IN	Schrijf klaar
DDR_AXI_S_ARID[3:0]	IN	Adres-ID lezen
DDR_AXI_S_ARADDR[31:0]	IN	Lees adres
DDR_AXI_S_ARLEN[3:0]	IN	Lengte van de burst
DDR_AXI_S_ARSIZE[1:0]	IN	Burst-grootte
DDR_AXI_S_ARBURST[1:0]	IN	Burst-type
DDR_AXI_S_ARLOCK[1:0]	IN	Slottype
DDR_AXI_S_ARVALID	IN	Leesadres geldig
DDR_AXI_S_RREADY	IN	Adres lezen klaar

Tabel 3-2 • Fabric Master AXI-businterface (vervolg)

Havennaam	Richting	Beschrijving
DDR_AXI_S_CORE_RESET_N	IN	MDDR Globale reset
DDR_AXI_S_RMW	IN	Geeft aan of alle bytes van een 64-bits baan geldig zijn voor alle beats van een AXI-overdracht. 0: Geeft aan dat alle bytes in alle beats geldig zijn in de burst en dat de controller standaard opdrachten moet schrijven 1: Geeft aan dat sommige bytes ongeldig zijn en dat de controller standaard RMW-opdrachten moet gebruiken Dit wordt geclassificeerd als een AXI-schrijfadreskanaalzijbandsignaal en is geldig met het AWVALID-signaal. Wordt alleen gebruikt als ECC is ingeschakeld.

Fabric Master AHB0-businterface
Tabel 3-3 • Fabric Master AHB0-businterface

Havennaam	Richting	Beschrijving
DDR_AHB0_SHREADYOUT	UIT	AHBL-slave gereed – Wanneer hoog voor schrijven aangeeft dat de MDDR gereed is om gegevens te accepteren en wanneer hoog voor lezen aangeeft dat gegevens geldig zijn
DDR_AHB0_SHRESP	UIT	AHBL-reactiestatus – Wanneer deze aan het einde van een transactie hoog wordt weergegeven, geeft dit aan dat de transactie met fouten is voltooid. Wanneer de waarde aan het einde van een transactie laag is, geeft dit aan dat de transactie met succes is voltooid.
DDR_AHB0_SHRDATA[31:0]	UIT	AHBL-gegevens lezen – Gegevens lezen van de MDDR-slave naar de fabric-master
DDR_AHB0_SHSEL	IN	AHBL-slaveselectie – Indien bevestigd, is de MDDR de momenteel geselecteerde AHBL-slave op de AHB-fabricbus
DDR_AHB0_SHADDR[31:0]	IN	AHBL-adres – byte-adres op de AHBL-interface
DDR_AHB0_SHBURST[2:0]	IN	AHBL-burstlengte
DDR_AHB0_SHSIZE[1:0]	IN	AHBL-overdrachtsgrootte – Geeft de grootte van de huidige overdracht aan (alleen 8/16/32 byte-transacties)
DDR_AHB0_SHTRANS[1:0]	IN	AHBL-overdrachtstype – Geeft het overdrachtstype van de huidige transactie aan
DDR_AHB0_SHMASTLOCK	IN	AHBL-vergrendeling – Wanneer deze wordt bevestigd, maakt de huidige overdracht deel uit van een vergrendelde transactie
DDR_AHB0_SHWRITE	IN	AHBL schrijven – Wanneer hoog geeft aan dat de huidige transactie een schrijfactie is. Wanneer laag geeft aan dat de huidige transactie gelezen is
DDR_AHB0_S_HREADY	IN	AHBL gereed – Indien hoog, geeft dit aan dat de MDDR klaar is om een ​​nieuwe transactie te accepteren
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL-schrijfgegevens – Schrijf gegevens van de fabric-master naar de MDDR

Fabric Master AHB1-businterface
Tabel 3-4 • Fabric Master AHB1-businterface

Havennaam	Richting	Beschrijving
DDR_AHB1_SHREADYOUT	UIT	AHBL-slave gereed – Wanneer hoog voor schrijven aangeeft dat de MDDR gereed is om gegevens te accepteren en wanneer hoog voor lezen aangeeft dat gegevens geldig zijn
DDR_AHB1_SHRESP	UIT	AHBL-reactiestatus – Wanneer deze aan het einde van een transactie hoog wordt weergegeven, geeft dit aan dat de transactie met fouten is voltooid. Wanneer de waarde aan het einde van een transactie laag is, geeft dit aan dat de transactie met succes is voltooid.
DDR_AHB1_SHRDATA[31:0]	UIT	AHBL-gegevens lezen – Gegevens lezen van de MDDR-slave naar de fabric-master
DDR_AHB1_SHSEL	IN	AHBL-slaveselectie – Indien bevestigd, is de MDDR de momenteel geselecteerde AHBL-slave op de AHB-fabricbus
DDR_AHB1_SHADDR[31:0]	IN	AHBL-adres – byte-adres op de AHBL-interface
DDR_AHB1_SHBURST[2:0]	IN	AHBL-burstlengte
DDR_AHB1_SHSIZE[1:0]	IN	AHBL-overdrachtsgrootte – Geeft de grootte van de huidige overdracht aan (alleen 8/16/32 byte-transacties)
DDR_AHB1_SHTRANS[1:0]	IN	AHBL-overdrachtstype – Geeft het overdrachtstype van de huidige transactie aan
DDR_AHB1_SHMASTLOCK	IN	AHBL-vergrendeling – Wanneer deze wordt bevestigd, maakt de huidige overdracht deel uit van een vergrendelde transactie
DDR_AHB1_SHWRITE	IN	AHBL schrijven – Wanneer hoog geeft aan dat de huidige transactie een schrijfactie is. Wanneer laag geeft aan dat de huidige transactie gelezen is.
DDR_AHB1_SHREADY	IN	AHBL gereed – Indien hoog, geeft dit aan dat de MDDR klaar is om een ​​nieuwe transactie te accepteren
DDR_AHB1_SHWDATA[31:0]	IN	AHBL-schrijfgegevens – Schrijf gegevens van de fabric-master naar de MDDR

Soft Memory Controller-modus AXI-businterface
Tabel 3-5 • Soft Memory Controller-modus AXI-businterface

Havennaam	Richting	Beschrijving
SMC_AXI_M_WLAST	UIT	Schrijf als laatste
SMC_AXI_M_WVALID	UIT	Schrijf geldig
SMC_AXI_M_AWLEN[3:0]	UIT	Lengte van de burst
SMC_AXI_M_AWBURST[1:0]	UIT	Burst-type
SMC_AXI_M_BREADY	UIT	Reactie gereed
SMC_AXI_M_AWVALID	UIT	Schrijf adres geldig
SMC_AXI_M_AWID[3:0]	UIT	Schrijf adres-ID
SMC_AXI_M_WDATA[63:0]	UIT	Gegevens schrijven
SMC_AXI_M_ARVALID	UIT	Leesadres geldig
SMC_AXI_M_WID[3:0]	UIT	Gegevens-ID schrijven tag
SMC_AXI_M_WSTRB[7:0]	UIT	Schrijf flitsers
SMC_AXI_M_ARID[3:0]	UIT	Adres-ID lezen
SMC_AXI_M_ARADDR[31:0]	UIT	Lees adres
SMC_AXI_M_ARLEN[3:0]	UIT	Lengte van de burst
SMC_AXI_M_ARSIZE[1:0]	UIT	Burst-grootte
SMC_AXI_M_ARBURST[1:0]	UIT	Burst-type
SMC_AXI_M_AWADDR[31:0]	UIT	Adres schrijven
SMC_AXI_M_RREADY	UIT	Adres lezen klaar
SMC_AXI_M_AWSIZE[1:0]	UIT	Burst-grootte
SMC_AXI_M_AWLOCK[1:0]	UIT	Slottype Dit signaal geeft aanvullende informatie over de atomaire kenmerken van de overdracht
SMC_AXI_M_ARLOCK[1:0]	UIT	Slottype
SMC_AXI_M_BID[3:0]	IN	Reactie-ID
SMC_AXI_M_RID[3:0]	IN	Lees ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Reactie lezen
SMC_AXI_M_BRESP[1:0]	IN	Schrijf reactie
SMC_AXI_M_AWREADY	IN	Schrijf adres klaar
SMC_AXI_M_RDATA[63:0]	IN	Gegevens lezen
SMC_AXI_M_WREADY	IN	Schrijf klaar
SMC_AXI_M_BVALID	IN	Schrijfantwoord geldig
SMC_AXI_M_ARREADY	IN	Adres lezen klaar
SMC_AXI_M_RLAST	IN	Lees laatste Dit signaal geeft de laatste overdracht in een leesburst aan
SMC_AXI_M_RVALID	IN	Lees Geldig

Soft Memory Controller-modus AHB0-businterface
Tabel 3-6 • Soft Memory Controller-modus AHB0-businterface

Havennaam	Richting	Beschrijving
SMC_AHB_M_HBURST[1:0]	UIT	AHBL-burstlengte
SMC_AHB_M_HTRANS[1:0]	UIT	AHBL-overdrachtstype – Geeft het overdrachtstype van de huidige transactie aan.
SMC_AHB_M_HMASTLOCK	UIT	AHBL-vergrendeling – Wanneer deze wordt bevestigd, maakt de huidige overdracht deel uit van een vergrendelde transactie
SMC_AHB_M_HWRITE	UIT	AHBL write — Wanneer hoog geeft aan dat de huidige transactie een write is. Wanneer laag geeft aan dat de huidige transactie gelezen is
SMC_AHB_M_HSIZE[1:0]	UIT	AHBL-overdrachtsgrootte – Geeft de grootte van de huidige overdracht aan (alleen 8/16/32 byte-transacties)
SMC_AHB_M_HWDATA[31:0]	UIT	AHBL-schrijfgegevens – Schrijf gegevens van de MSS-master naar de fabric Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	UIT	AHBL-adres – byte-adres op de AHBL-interface
SMC_AHB_M_HRESP	IN	AHBL-reactiestatus – Wanneer deze aan het einde van een transactie hoog wordt weergegeven, geeft dit aan dat de transactie met fouten is voltooid. Wanneer de waarde aan het einde van een transactie laag is, geeft dit aan dat de transactie met succes is voltooid
SMC_AHB_M_HRDATA[31:0]	IN	AHBL leesgegevens – Lees gegevens van de Fabric Soft Memory Controller naar de MSS-master
SMC_AHB_M_HREADY	IN	AHBL gereed – Hoog geeft aan dat de AHBL-bus gereed is om een ​​nieuwe transactie te accepteren

Productondersteuning

Microsemi SoC Products Group ondersteunt haar producten met verschillende ondersteunende diensten, waaronder Customer Service, Customer Technical Support Center, een website, e-mail en wereldwijde verkoopkantoren. Deze bijlage bevat informatie over contact opnemen met Microsemi SoC Products Group en het gebruik van deze ondersteuningsdiensten.
Klantenservice
Neem contact op met de klantenservice voor niet-technische productondersteuning, zoals productprijzen, productupgrades, update-informatie, bestelstatus en autorisatie.
Vanuit Noord-Amerika belt u 800.262.1060
Vanuit de rest van de wereld belt u 650.318.4460
Fax, overal ter wereld, 650.318.8044
Klantencentrum voor technische ondersteuning
Microsemi SoC Products Group heeft zijn Customer Technical Support Center bemand met hoogopgeleide technici die u kunnen helpen bij het beantwoorden van uw hardware-, software- en ontwerpvragen over Microsemi SoC Products. Het Customer Technical Support Center besteedt veel tijd aan het maken van toepassingsnotities, antwoorden op algemene ontwerpcyclusvragen, documentatie van bekende problemen en diverse veelgestelde vragen. Bezoek daarom onze online bronnen voordat u contact met ons opneemt. Het is zeer waarschijnlijk dat we uw vragen al hebben beantwoord.
Technische ondersteuning
Ga voor ondersteuning voor Microsemi SoC-producten naar http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webplaats
U kunt door een verscheidenheid aan technische en niet-technische informatie bladeren op de startpagina van de Microsemi SoC Products Group, op www.microsemi.com/soc.
Contact opnemen met het Customer Technical Support Center
Hoogopgeleide ingenieurs bemannen het Technical Support Center. U kunt contact opnemen met het Technical Support Center via e-mail of via de Microsemi SoC Products Group webplaats.
E-mail
U kunt uw technische vragen naar ons e-mailadres sturen en antwoorden per e-mail, fax of telefoon ontvangen. Ook als u ontwerpproblemen heeft, kunt u uw ontwerp e-mailen files om hulp te krijgen. We houden het e-mailaccount de hele dag constant in de gaten. Zorg ervoor dat u bij het verzenden van uw verzoek uw volledige naam, bedrijfsnaam en uw contactgegevens vermeldt voor een efficiënte verwerking van uw verzoek.
Het e-mailadres voor technische ondersteuning is soc_tech@microsemi.com.
Mijn zaken
Klanten van Microsemi SoC Products Group kunnen technische cases online indienen en volgen door naar My Cases te gaan.
Buiten de VS
Klanten die hulp nodig hebben buiten de Amerikaanse tijdzones kunnen contact opnemen met de technische ondersteuning via e-mail (soc_tech@microsemi.com) of neem contact op met een plaatselijk verkoopkantoor.
Bezoek Over ons voor vermeldingen van verkoopkantoren en zakelijke contacten.
Verkoopkantoren zijn te vinden op www.microsemi.com/soc/company/contact/default.aspx.
ITAR technische ondersteuning
Neem voor technische ondersteuning voor RH- en RT-FPGA's die worden gereguleerd door International Traffic in Arms Regulations (ITAR) contact met ons op via soc_tech_itar@microsemi.com. U kunt ook binnen Mijn cases Ja selecteren in de vervolgkeuzelijst ITAR. Bezoek de ITAR voor een volledige lijst van door ITAR gereguleerde Microsemi FPGA's web pagina.

Over Microsemi
Microsemi Corporation (Nasdaq: MSCC) biedt een uitgebreid portfolio van halfgeleider- en systeemoplossingen voor de communicatie-, defensie- en veiligheids-, lucht- en ruimtevaart- en industriële markten. Producten omvatten hoogwaardige en stralingsbestendige analoge geïntegreerde schakelingen met gemengd signaal, FPGA's, SoC's en ASIC's; energiebeheerproducten; timing- en synchronisatieapparatuur en nauwkeurige tijdoplossingen, die de wereldstandaard voor tijd bepalen; spraakverwerkingsapparatuur; RF-oplossingen; discrete componenten; Enterprise Storage- en communicatieoplossingen, beveiligingstechnologieën en schaalbare anti-tamper producten; Ethernet-oplossingen; Power-over-Ethernet IC's en midspans; evenals aangepaste ontwerpmogelijkheden en diensten. Microsemi heeft zijn hoofdkantoor in Aliso Viejo, Californië en heeft wereldwijd ongeveer 4,800 medewerkers. Meer informatie op www.microsemi.com.
Microsemi geeft geen garantie, verklaring of waarborg met betrekking tot de hierin opgenomen informatie of de geschiktheid van haar producten en diensten voor een bepaald doel, noch aanvaardt Microsemi enige aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van een product of circuit. De producten die hieronder worden verkocht en alle andere producten die door Microsemi worden verkocht, zijn onderworpen aan beperkte tests en mogen niet worden gebruikt in combinatie met bedrijfskritieke apparatuur of toepassingen. Alle prestatiespecificaties worden geacht betrouwbaar te zijn, maar zijn niet geverifieerd, en de Koper moet alle prestatie- en andere tests van de producten uitvoeren en voltooien, alleen en samen met, of geïnstalleerd in, eventuele eindproducten. Koper zal zich niet verlaten op door Microsemi verstrekte gegevens en prestatiespecificaties of parameters. Het is de verantwoordelijkheid van de koper om onafhankelijk de geschiktheid van producten te bepalen en deze te testen en te verifiëren. De informatie die hieronder door Microsemi wordt verstrekt, wordt geleverd "zoals het is, waar het is" en met alle fouten, en het volledige risico dat aan dergelijke informatie is verbonden, ligt volledig bij de Koper. Microsemi verleent aan geen enkele partij, expliciet of impliciet, octrooirechten, licenties of andere IE-rechten, met betrekking tot dergelijke informatie zelf of iets dat door dergelijke informatie wordt beschreven. De informatie in dit document is eigendom van Microsemi en Microsemi behoudt zich het recht voor om op elk moment en zonder voorafgaande kennisgeving wijzigingen aan te brengen in de informatie in dit document of in producten en diensten.

Microsemi-hoofdkantoor
Een onderneming, Aliso Viejo,
CA 92656 VS.
Binnen de VS: +1 800-713-4113
Buiten de VS: +1 949-380-6100
Verkoop: +1 949-380-6136
Faxen: +1 949-215-4996
E-mailadres: sales.support@microsemi.com

©2016 Microsemi Corporation. Alle rechten voorbehouden. Microsemi en het Microsemi-logo zijn handelsmerken van Microsemi Corporation. Alle andere handelsmerken en dienstmerken zijn eigendom van hun respectievelijke eigenaren.

5-02-00377-5/11.16

Documenten / Bronnen

Microsemi SmartFusion2 MSS DDR-controllerconfiguratie [pdf] Gebruikershandleiding SmartFusion2 MSS DDR-controllerconfiguratie, SmartFusion2 MSS, DDR-controllerconfiguratie, controllerconfiguratie

Referenties

• Gebruiksaanwijzing