SmartFusion2 MSS
DDR-controllerkonfiguration
Libero SoC v11.6 og nyere 

Indledning

SmartFusion2 MSS har en indbygget DDR-controller. Denne DDR-controller er beregnet til at styre en off-chip DDR-hukommelse. MDDR-controlleren kan tilgås fra MSS'en såvel som fra FPGA-stoffet. Derudover kan DDR-controlleren også omgås, hvilket giver en ekstra grænseflade til FPGA-stoffet (Soft Controller Mode (SMC)).
For fuldt ud at konfigurere MSS DDR-controlleren skal du:

1. Vælg datastien ved hjælp af MDDR Configurator.
2. Indstil registerværdierne for DDR-controllerregistrene.
3. Vælg DDR-hukommelsens clock-frekvenser og FPGA-stof til MDDR-clock-forhold (hvis nødvendigt) ved hjælp af MSS CCC Configurator.
4. Tilslut controllerens APB-konfigurationsinterface som defineret af Peripheral Initialization-løsningen. For MDDR-initialiseringskredsløb bygget af System Builder henvises til "MSS DDR-konfigurationsstien" på side 13 og figur 2-7.
   Du kan også bygge dit eget initialiseringskredsløb ved hjælp af selvstændig (ikke af System Builder) perifer initialisering. Se brugervejledningen til SmartFusion2 Standalone Peripheral Initialization.

MDDR konfigurator

MDDR-konfiguratoren bruges til at konfigurere den overordnede datasti og de eksterne DDR-hukommelsesparametre for MSS DDR-controlleren.

Fanen Generelt angiver dine indstillinger for hukommelse og stofgrænseflade (Figur 1-1).
Hukommelsesindstillinger
Indtast DDR Memory Settling Time. Dette er den tid, DDR-hukommelsen kræver for at initialisere. Standardværdien er 200 us. Se dit DDR-hukommelsesdatablad for at angive den korrekte værdi.
Brug Hukommelsesindstillinger til at konfigurere dine hukommelsesindstillinger i MDDR.

• Hukommelsestype – LPDDR, DDR2 eller DDR3
• Databredde – 32-bit, 16-bit eller 8-bit
• SECDED Aktiveret ECC – TIL eller FRA
• Voldgiftsordning – Type-0, Type -1, Type-2, Type-3
• Højeste prioritets-id – Gyldige værdier er fra 0 til 15
• Adressebredde (bits) – Se dit DDR-hukommelsesdataark for antallet af række-, bank- og kolonneadressebits for den LPDDR/DDR2/DDR3-hukommelse, du bruger. vælg rullemenuen for at vælge den korrekte værdi for rækker/banker/kolonner i henhold til dataarket for LPDDR/DDR2/DDR3-hukommelsen.

Note: Tallet i rullelisten refererer til antallet af adressebit, ikke det absolutte antal rækker/banker/kolonner. F.eksample, hvis din DDR-hukommelse har 4 banker, skal du vælge 2 (2 ²=4) for banker. Hvis din DDR-hukommelse har 8 banker, skal du vælge 3 (2³ =8) for banker.

Indstillinger for stofgrænseflade
Som standard er den hårde Cortex-M3-processor sat op til at få adgang til DDR-controlleren. Du kan også give en stofmaster adgang til DDR-controlleren ved at aktivere afkrydsningsfeltet Fabric Interface Setting. I dette tilfælde kan du vælge en af ​​følgende muligheder:

• Brug et AXI-interface – Fabrikkens master får adgang til DDR-controlleren gennem et 64-bit AXI-interface.
• Brug en enkelt AHBLite-grænseflade – Stofmasteren får adgang til DDR-controlleren gennem en enkelt 32-bit AHB-grænseflade.
• Brug to AHBLite-grænseflader – To stofmastere får adgang til DDR-controlleren ved hjælp af to 32-bit AHB-grænseflader.
  Konfigurationen view (Figur 1-1) opdateres i henhold til dit valg af stofgrænseflade.

I/O-drevstyrke (kun DDR2 og DDR3)
Vælg en af ​​følgende drevstyrker til dine DDR I/O'er:

• Halv drivstyrke
•  Fuld drivstyrke

Libero SoC indstiller DDR I/O-standarden for dit MDDR-system baseret på din DDR-hukommelsestype og I/O-drevstyrke (som vist i tabel 1-1).
Tabel 1-1 • I/O-drevstyrke og DDR-hukommelsestype

DDR-hukommelsestype	Halv styrke drev	Drive i fuld styrke
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO Standard (kun LPDDR)
Vælg en af ​​følgende muligheder:

• LVCMOS18 (laveste effekt) til LVCMOS 1.8V IO-standard. Anvendes i typiske LPDDR1-applikationer.
• LPDDRI Bemærk: Før du vælger denne standard, skal du sikre dig, at dit board understøtter denne standard. Du skal bruge denne mulighed, når du målretter mod M2S-EVAL-KIT eller SF2-STARTER-KIT-kortene. LPDDRI IO-standarder kræver, at en IMP_CALIB-modstand er installeret på kortet.

IO-kalibrering (kun LPDDR)
Vælg en af ​​følgende muligheder, når du bruger LVCMOS18 IO-standarden:

• On
• Fra (typisk)

Kalibrering TIL og FRA styrer valgfrit brugen af ​​en IO-kalibreringsblok, der kalibrerer IO-driverne til en ekstern modstand. Når den er FRA, bruger enheden en forudindstillet IO-driverjustering.
Når ON, kræver dette, at en 150-ohm IMP_CALIB-modstand er installeret på printkortet.
Dette bruges til at kalibrere IO til PCB-karakteristika. Men når den er indstillet til ON, skal der installeres en modstand, ellers vil hukommelsescontrolleren ikke initialiseres.
For mere information, se AC393-SmartFusion2 og IGLOO2 Board Design Guidelines Application
Note og SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User Guide.

MDDR-controllerkonfiguration

Når du bruger MSS DDR-controlleren til at få adgang til en ekstern DDR-hukommelse, skal DDR-controlleren konfigureres under kørsel. Dette gøres ved at skrive konfigurationsdata til dedikerede DDR-controllerkonfigurationsregistre. Disse konfigurationsdata afhænger af egenskaberne for den eksterne DDR-hukommelse og dit program. Dette afsnit beskriver, hvordan du indtaster disse konfigurationsparametre i MSS DDR-controllerkonfiguratoren, og hvordan konfigurationsdataene administreres som en del af den overordnede Peripheral Initialization-løsning.

MSS DDR-kontrolregistre
MSS DDR-controlleren har et sæt registre, der skal konfigureres under kørsel. Konfigurationsværdierne for disse registre repræsenterer forskellige parametre, såsom DDR-tilstand, PHY-bredde, burst-tilstand og ECC. For fuldstændige detaljer om DDR-controllerens konfigurationsregistre henvises til SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide.
MDDR-registre-konfiguration
Brug fanerne Memory Initialization (Figur 2-1, Figur 2-2 og Figur 2-3) og Memory Timing (Figur 2-4) til at indtaste parametre, der svarer til din DDR-hukommelse og applikation. Værdier, du indtaster i disse faner, oversættes automatisk til de relevante registerværdier. Når du klikker på en bestemt parameter, beskrives dets tilsvarende register i ruden Registerbeskrivelse (nedre del i figur 1-1 på side 4).
Hukommelsesinitialisering
Fanen Memory Initialization giver dig mulighed for at konfigurere de måder, du vil have dine LPDDR/DDR2/DDR3-hukommelser initialiseret på. Menuen og valgmulighederne på fanen Memory Initialization varierer med den type DDR-hukommelse (LPDDR/DDR2/DDR3), du bruger. Se dit DDR-hukommelsesdataark, når du konfigurerer indstillingerne. Når du ændrer eller indtaster en værdi, giver ruden Registerbeskrivelse dig registernavnet og registerværdien, der opdateres. Ugyldige værdier markeres som advarsler. Figur 2-1, Figur 2-2 og Figur 2-3 viser fanen Initialisering for henholdsvis LPDDR, DDR2 og DDR3.

• Timing Mode – Vælg 1T eller 2T Timing mode. I 1T (standardtilstanden) kan DDR-controlleren udstede en ny kommando ved hver urcyklus. I 2T timing-tilstand holder DDR-controlleren adressen og kommandobussen gyldig i to clock-cyklusser. Dette reducerer effektiviteten af ​​bussen til én kommando pr. to ure, men det fordobler mængden af ​​opsætning og holdetid.
• Partial-Array Self Refresh (kun LPDDR). Denne funktion er til strømbesparelse for LPDDR.
  Vælg en af ​​følgende for controlleren for at opdatere mængden af ​​hukommelse under en selvopdatering:
  – Fuld array: Banker 0, 1,2 og 3
  – Halv array: Bank 0 og 1
  – Kvartalsarray: Bank 0
  – En ottendedel array: Bank 0 med rækkeadresse MSB=0
  – En-sekstende array: Bank 0 med rækkeadresse MSB og MSB-1 begge lig med 0.
  For alle andre muligheder henvises til dit DDR-hukommelsesdataark, når du konfigurerer indstillingerne.
  

Hukommelse Timing
Denne fane giver dig mulighed for at konfigurere Memory Timing-parametrene. Se databladet for din LPDDR/DDR2/DDR3-hukommelse, når du konfigurerer parametrene for hukommelsestiming.
Når du ændrer eller indtaster en værdi, giver ruden Registerbeskrivelse dig registernavnet og registerværdien, der opdateres. Ugyldige værdier markeres som advarsler.

Importerer DDR-konfiguration Files
Ud over at indtaste DDR-hukommelsesparametre ved hjælp af fanerne Memory Initialization og Timing, kan du importere DDR-registerværdier fra en file. For at gøre det skal du klikke på knappen Importer konfiguration og navigere til teksten file indeholdende DDR-registernavne og -værdier. Figur 2-5 viser importkonfigurationens syntaks.

Note: Hvis du vælger at importere registerværdier i stedet for at indtaste dem ved hjælp af GUI, skal du angive alle nødvendige registerværdier. Se brugervejledningen til SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces for detaljer.

Eksport af DDR-konfiguration Files
Du kan også eksportere de aktuelle registerkonfigurationsdata til en tekst file. Denne file vil indeholde registerværdier, som du importerede (hvis nogen), samt dem, der blev beregnet ud fra GUI-parametre, du indtastede i denne dialog.
Hvis du vil fortryde ændringer, du har foretaget i DDR-registerkonfigurationen, kan du gøre det med Gendan standard. Bemærk, at dette sletter alle registerkonfigurationsdata, og du skal enten genimportere eller genindtaste disse data. Dataene nulstilles til hardwarenulstillingsværdierne.
Genererede data
Klik på OK for at generere konfigurationen. Baseret på dit input i fanerne Generelt, Hukommelsestiming og Hukommelsesinitialisering, beregner MDDR-konfiguratoren værdier for alle DDR-konfigurationsregistre og eksporterer disse værdier til dit firmwareprojekt og -simulering files. Den eksporterede file syntaks er vist i figur 2-6.

Firmware

Når du genererer SmartDesign, vil følgende files genereres i /firmware/ drivers_config/sys_config bibliotek. Disse files er nødvendige for, at CMSIS-firmwarekernen kan kompilere korrekt og indeholde oplysninger om dit nuværende design, herunder perifere konfigurationsdata og clock-konfigurationsoplysninger for MSS. Rediger ikke disse files manuelt, da de genskabes, hver gang dit roddesign genskabes.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – MDDR-konfigurationsdata.
• Sys_config_fddr_define.h – FDDR-konfigurationsdata.
•  sys_config_mss_clocks.h – MSS ure konfiguration

Simulering
Når du genererer det SmartDesign, der er knyttet til din MSS, vil følgende simulering files genereres i /simuleringsmappe:

•  test.bfm – BFM på topniveau file som først "udføres" under enhver simulering, der træner SmartFusion2 MSS' Cortex-M3-processor. Den udfører peripheral_init.bfm og user.bfm, i den rækkefølge.
•  peripheral_init.bfm – Indeholder BFM-proceduren, der emulerer CMSIS::SystemInit()-funktionen, der køres på Cortex-M3, før du går ind i main()-proceduren. Den kopierer i det væsentlige konfigurationsdataene for enhver perifer enhed, der er brugt i designet, til de korrekte perifere konfigurationsregistre og venter derefter på, at alle de perifere enheder er klar, før den hævder, at brugeren kan bruge disse perifere enheder.
• MDDR_init.bfm – Indeholder BFM-skrivekommandoer, der simulerer skrivning af de MSS DDR-konfigurationsregisterdata, du har indtastet (ved at bruge dialogboksen Rediger registre ovenfor) i DDR-controllerregistrene.
• user.bfm – Beregnet til brugerkommandoer. Du kan simulere datastien ved at tilføje dine egne BFM-kommandoer i denne file. Kommandoer i dette file vil blive "udført" efter peripheral_init.bfm er afsluttet.

Ved hjælp af files ovenfor, simuleres konfigurationsstien automatisk. Du behøver kun at redigere user.bfm file at simulere datastien. Rediger ikke test.bfm, peripheral_init.bfm eller MDDR_init.bfm files som disse files genskabes hver gang dit roddesign genskabes.

MSS DDR-konfigurationssti
Peripheral Initialization-løsningen kræver, at du ud over at angive MSS DDR-konfigurationsregisterværdier konfigurerer APB-konfigurationsdatastien i MSS (FIC_2). SystemInit()-funktionen skriver dataene til MDDR-konfigurationsregistrene via FIC_2 APB-grænsefladen.
Note: Hvis du bruger System Builder, indstilles og tilsluttes konfigurationsstien automatisk.

Sådan konfigurerer du FIC_2-grænsefladen:

1. Åbn FIC_2-konfiguratordialogen (Figur 2-7) fra MSS-konfiguratoren.
2. Vælg indstillingen Initialiser periferiudstyr med Cortex-M3.
3. Sørg for, at MSS DDR er markeret, ligesom Fabric DDR/SERDES-blokkene, hvis du bruger dem.
4.  Klik på OK for at gemme dine indstillinger. Dette vil afsløre FIC_2-konfigurationsportene (Clock-, Reset- og APB-busgrænseflader), som vist i figur 2-8.
5.  Generer MSS. FIC_2-portene (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK og FIC_2_APB_M_RESET_N) er nu eksponerede ved MSS-grænsefladen og kan forbindes til CoreConfigP og CoreResetP i henhold til specifikationerne for Peripheral Initialization-løsningen.

For fuldstændige detaljer om konfiguration og tilslutning af CoreConfigP- og CoreResetP-kernerne henvises til Peripheral Initialization User Guide.

Portbeskrivelse

DDR PHY-grænseflade
Tabel 3-1 • DDR PHY-grænseflade

Port navn	Retning	Beskrivelse
MDDR_CAS_N	UD	DRAM CASN
MDDR_CKE	UD	DRAM CKE
MDDR_CLK	UD	Ur, P-side
MDDR_CLK_N	UD	Ur, N-side
MDDR_CS_N	UD	DRAM CSN
MDDR_ODT	UD	DRAM ODT
MDDR_RAS_N	UD	DRAM RASN
MDDR_RESET_N	UD	DRAM-nulstilling til DDR3. Ignorer dette signal for LPDDR- og DDR2-grænseflader. Marker den som ubrugt til LPDDR- og DDR2-grænseflader.
MDDR_WE_N	UD	DRAM WEN
MDDR_ADDR[15:0]	UD	Dram adresse bits
MDDR_BA[2:0]	UD	Dram Bank Adresse
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	IND UD	Dram Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	IND UD	Dram Data Strobe Input/Output – P Side
MDDR_DQS_N ([3:0]/[1:0]/[0])	IND UD	Dram Data Strobe Input/Output – N Side
MDDR_DQ ([31:0]/[15:0]/[7:0])	IND UD	DRAM Data Input/Output
MDDR_DQS_TMATCH_0_IN	IN	FIFO i signal
MDDR_DQS_TMATCH_0_OUT	UD	FIFO ud-signal
MDDR_DQS_TMATCH_1_IN	IN	FIFO i signal (kun 32-bit)
MDDR_DQS_TMATCH_1_OUT	UD	FIFO ud-signal (kun 32-bit)
MDDR_DM_RDQS_ECC	IND UD	Dram ECC Data Mask
MDDR_DQS_ECC	IND UD	Dram ECC Data Strobe Input/Output – P Side
MDDR_DQS_ECC_N	IND UD	Dram ECC Data Strobe Input/Output – N Side
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	IND UD	DRAM ECC Data Input/Output
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO i signal
MDDR_DQS_TMATCH_ECC_OUT	UD	ECC FIFO udsignal (kun 32-bit)

Note: Portbredder for nogle porte ændres afhængigt af valget af PHY-bredden. Notationen "[a:0]/ [b:0]/[c:0]" bruges til at angive sådanne porte, hvor "[a:0]" refererer til portbredden, når en 32-bit PHY-bredde er valgt , "[b:0]" svarer til en 16-bit PHY-bredde, og "[c:0]" svarer til en 8-bit PHY-bredde.

Fabric Master AXI Bus Interface
Tabel 3-2 • Fabric Master AXI Bus Interface

Port navn	Retning	Beskrivelse
DDR_AXI_S_AWREADY	UD	Skriv adresse klar
DDR_AXI_S_WREADY	UD	Skriv adresse klar
DDR_AXI_S_BID[3:0]	UD	Svar ID
DDR_AXI_S_BRESP[1:0]	UD	Skriv svar
DDR_AXI_S_BVALID	UD	Skriv svar gyldigt
DDR_AXI_S_ARREADY	UD	Læs adresse klar
DDR_AXI_S_RID[3:0]	UD	Læs ID Tag
DDR_AXI_S_RRESP[1:0]	UD	Læs svar
DDR_AXI_S_RDATA[63:0]	UD	Læs data
DDR_AXI_S_RLAST	UD	Læs sidst Dette signal angiver den sidste overførsel i en læst burst
DDR_AXI_S_RVALID	UD	Læs adresse gyldig
DDR_AXI_S_AWID[3:0]	IN	Skriv adresse-id
DDR_AXI_S_AWADDR[31:0]	IN	Skriv adresse
DDR_AXI_S_AWLEN[3:0]	IN	Sprænglængde
DDR_AXI_S_AWSIZE[1:0]	IN	Burst størrelse
DDR_AXI_S_AWBURST[1:0]	IN	Burst type
DDR_AXI_S_AWLOCK[1:0]	IN	Låsetype Dette signal giver yderligere information om overførslens atomare karakteristika
DDR_AXI_S_AWVALID	IN	Skriv adresse gyldig
DDR_AXI_S_WID[3:0]	IN	Skriv data-id tag
DDR_AXI_S_WDATA[63:0]	IN	Skriv data
DDR_AXI_S_WSTRB[7:0]	IN	Skriv strobes
DDR_AXI_S_WLAST	IN	Skriv sidst
DDR_AXI_S_WVALID	IN	Skriv gyldigt
DDR_AXI_S_BREADY	IN	Skriv klar
DDR_AXI_S_ARID[3:0]	IN	Læs adresse-id
DDR_AXI_S_ARADDR[31:0]	IN	Læs adresse
DDR_AXI_S_ARLEN[3:0]	IN	Sprænglængde
DDR_AXI_S_ARSIZE[1:0]	IN	Burst størrelse
DDR_AXI_S_ARBURST[1:0]	IN	Burst type
DDR_AXI_S_ARLOCK[1:0]	IN	Låsetype
DDR_AXI_S_ARVALID	IN	Læs adresse gyldig
DDR_AXI_S_RREADY	IN	Læs adresse klar

Tabel 3-2 • Fabric Master AXI Bus Interface (fortsat)

Port navn	Retning	Beskrivelse
DDR_AXI_S_CORE_RESET_N	IN	MDDR global nulstilling
DDR_AXI_S_RMW	IN	Indikerer, om alle bytes i en 64-bit bane er gyldige for alle slag i en AXI-overførsel. 0: Indikerer, at alle bytes i alle beats er gyldige i burst, og controlleren skal som standard skrive kommandoer 1: Indikerer, at nogle bytes er ugyldige, og at controlleren skal have RMW-kommandoer som standard Dette er klassificeret som et AXI skriveadressekanal-sidebåndssignal og er gyldigt med AWVALID-signalet. Bruges kun, når ECC er aktiveret.

Fabric Master AHB0 Bus Interface
Tabel 3-3 • Fabric Master AHB0 Bus Interface

Port navn	Retning	Beskrivelse
DDR_AHB0_SHREADYOUT	UD	AHBL slave klar - Når høj for en skrivning angiver, at MDDR er klar til at acceptere data, og når høj for en læsning angiver, at data er gyldige
DDR_AHB0_SHRESP	UD	AHBL-svarstatus – Når den køres højt i slutningen af ​​en transaktion, indikerer det, at transaktionen er gennemført med fejl. Når den køres lavt i slutningen af ​​en transaktion, indikerer det, at transaktionen er gennemført med succes.
DDR_AHB0_SHRDATA[31:0]	UD	AHBL læs data – Læs data fra MDDR-slaven til stofmasteren
DDR_AHB0_SHSEL	IN	AHBL-slavevalg – Når det hævdes, er MDDR den aktuelt valgte AHBL-slave på stof-AHB-bussen
DDR_AHB0_SHADDR[31:0]	IN	AHBL-adresse – byte-adresse på AHBL-grænsefladen
DDR_AHB0_SHBURST[2:0]	IN	AHBL Sprænglængde
DDR_AHB0_SHSIZE[1:0]	IN	AHBL-overførselsstørrelse – Angiver størrelsen af ​​den aktuelle overførsel (kun 8/16/32 byte-transaktioner)
DDR_AHB0_SHTRANS[1:0]	IN	AHBL overførselstype – Angiver overførselstypen for den aktuelle transaktion
DDR_AHB0_SHMASTLOCK	IN	AHBL-lås – Når den hævdes, er den aktuelle overførsel en del af en låst transaktion
DDR_AHB0_SHWRITE	IN	AHBL-skrivning – Når høj angiver, at den aktuelle transaktion er en skrivning. Når lav angiver, at den aktuelle transaktion er en læsning
DDR_AHB0_S_HREADY	IN	AHBL klar – Når høj, indikerer det, at MDDR er klar til at acceptere en ny transaktion
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL-skrivedata – Skriv data fra stofmasteren til MDDR

Fabric Master AHB1 Bus Interface
Tabel 3-4 • Fabric Master AHB1 Bus Interface

Port navn	Retning	Beskrivelse
DDR_AHB1_SHREADYOUT	UD	AHBL slave klar - Når høj for en skrivning angiver, at MDDR er klar til at acceptere data, og når høj for en læsning angiver, at data er gyldige
DDR_AHB1_SHRESP	UD	AHBL-svarstatus – Når den køres højt i slutningen af ​​en transaktion, indikerer det, at transaktionen er gennemført med fejl. Når den køres lavt i slutningen af ​​en transaktion, indikerer det, at transaktionen er gennemført med succes.
DDR_AHB1_SHRDATA[31:0]	UD	AHBL læs data – Læs data fra MDDR-slaven til stofmasteren
DDR_AHB1_SHSEL	IN	AHBL-slavevalg – Når det hævdes, er MDDR den aktuelt valgte AHBL-slave på stof-AHB-bussen
DDR_AHB1_SHADDR[31:0]	IN	AHBL-adresse – byte-adresse på AHBL-grænsefladen
DDR_AHB1_SHBURST[2:0]	IN	AHBL Sprænglængde
DDR_AHB1_SHSIZE[1:0]	IN	AHBL-overførselsstørrelse – Angiver størrelsen af ​​den aktuelle overførsel (kun 8/16/32 byte-transaktioner)
DDR_AHB1_SHTRANS[1:0]	IN	AHBL overførselstype – Angiver overførselstypen for den aktuelle transaktion
DDR_AHB1_SHMASTLOCK	IN	AHBL-lås – Når den hævdes, er den aktuelle overførsel en del af en låst transaktion
DDR_AHB1_SHWRITE	IN	AHBL-skrivning – Når høj angiver, at den aktuelle transaktion er en skrivning. Når lav angiver, at den aktuelle transaktion er en læsning.
DDR_AHB1_SHREADY	IN	AHBL klar – Når høj, indikerer det, at MDDR er klar til at acceptere en ny transaktion
DDR_AHB1_SHWDATA[31:0]	IN	AHBL-skrivedata – Skriv data fra stofmasteren til MDDR

Soft Memory Controller Mode AXI Bus Interface
Tabel 3-5 • Soft Memory Controller Mode AXI Bus Interface

Port navn	Retning	Beskrivelse
SMC_AXI_M_WLAST	UD	Skriv sidst
SMC_AXI_M_WVALID	UD	Skriv gyldigt
SMC_AXI_M_AWLEN[3:0]	UD	Sprænglængde
SMC_AXI_M_AWBURST[1:0]	UD	Burst type
SMC_AXI_M_BREADY	UD	Svar klar
SMC_AXI_M_AWVALID	UD	Skriv adresse gyldig
SMC_AXI_M_AWID[3:0]	UD	Skriv adresse-id
SMC_AXI_M_WDATA[63:0]	UD	Skriv data
SMC_AXI_M_ARVALID	UD	Læs adresse gyldig
SMC_AXI_M_WID[3:0]	UD	Skriv data-id tag
SMC_AXI_M_WSTRB[7:0]	UD	Skriv strobes
SMC_AXI_M_ARID[3:0]	UD	Læs adresse-id
SMC_AXI_M_ARADDR[31:0]	UD	Læs adresse
SMC_AXI_M_ARLEN[3:0]	UD	Sprænglængde
SMC_AXI_M_ARSIZE[1:0]	UD	Burst størrelse
SMC_AXI_M_ARBURST[1:0]	UD	Burst type
SMC_AXI_M_AWADDR[31:0]	UD	Skriv adresse
SMC_AXI_M_RREADY	UD	Læs adresse klar
SMC_AXI_M_AWSIZE[1:0]	UD	Burst størrelse
SMC_AXI_M_AWLOCK[1:0]	UD	Låsetype Dette signal giver yderligere information om overførslens atomare karakteristika
SMC_AXI_M_ARLOCK[1:0]	UD	Låsetype
SMC_AXI_M_BID[3:0]	IN	Svar ID
SMC_AXI_M_RID[3:0]	IN	Læs ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Læs svar
SMC_AXI_M_BRESP[1:0]	IN	Skriv svar
SMC_AXI_M_AWREADY	IN	Skriv adresse klar
SMC_AXI_M_RDATA[63:0]	IN	Læs data
SMC_AXI_M_WREADY	IN	Skriv klar
SMC_AXI_M_BVALID	IN	Skriv svar gyldigt
SMC_AXI_M_ARREADY	IN	Læs adresse klar
SMC_AXI_M_RLAST	IN	Læs sidst Dette signal angiver den sidste overførsel i en læst burst
SMC_AXI_M_RVALID	IN	Læs gyldig

Soft Memory Controller Mode AHB0 Bus Interface
Tabel 3-6 • Soft Memory Controller Mode AHB0 Bus Interface

Port navn	Retning	Beskrivelse
SMC_AHB_M_HBURST[1:0]	UD	AHBL Sprænglængde
SMC_AHB_M_HTRANS[1:0]	UD	AHBL overførselstype – Angiver overførselstypen for den aktuelle transaktion.
SMC_AHB_M_HMASTLOCK	UD	AHBL-lås – Når den hævdes, er den aktuelle overførsel en del af en låst transaktion
SMC_AHB_M_HWRITE	UD	AHBL-skrivning — Når høj angiver, at den aktuelle transaktion er en skrivning. Når lav angiver, at den aktuelle transaktion er en læsning
SMC_AHB_M_HSIZE[1:0]	UD	AHBL-overførselsstørrelse – Angiver størrelsen af ​​den aktuelle overførsel (kun 8/16/32 byte-transaktioner)
SMC_AHB_M_HWDATA[31:0]	UD	AHBL-skrivedata – Skriv data fra MSS-masteren til den bløde hukommelsescontroller
SMC_AHB_M_HADDR[31:0]	UD	AHBL-adresse – byte-adresse på AHBL-grænsefladen
SMC_AHB_M_HRESP	IN	AHBL-svarstatus – Når den køres højt i slutningen af ​​en transaktion, indikerer det, at transaktionen er gennemført med fejl. Når den køres lavt i slutningen af ​​en transaktion, indikerer det, at transaktionen er gennemført med succes
SMC_AHB_M_HRDATA[31:0]	IN	AHBL læs data – Læs data fra den bløde hukommelsescontroller til MSS-masteren
SMC_AHB_M_HREADY	IN	AHBL klar – Høj angiver, at AHBL-bussen er klar til at acceptere en ny transaktion

Produktsupport

Microsemi SoC Products Group støtter sine produkter med forskellige supporttjenester, herunder kundeservice, teknisk kundesupportcenter, et webwebsted, elektronisk post og verdensomspændende salgskontorer. Dette appendiks indeholder oplysninger om at kontakte Microsemi SoC Products Group og bruge disse supporttjenester.
Kundeservice
Kontakt kundeservice for ikke-teknisk produktsupport, såsom produktpriser, produktopgraderinger, opdateringsoplysninger, ordrestatus og godkendelse.
Fra Nordamerika, ring 800.262.1060
Fra resten af ​​verden, ring på 650.318.4460
Fax, hvor som helst i verden, 650.318.8044
Kunde Teknisk Support Center
Microsemi SoC Products Group bemander sit tekniske kundesupportcenter med højtuddannede ingeniører, som kan hjælpe med at besvare dine hardware-, software- og designspørgsmål om Microsemi SoC-produkter. Customer Technical Support Center bruger meget tid på at oprette applikationsnotater, svar på almindelige designcyklusspørgsmål, dokumentation af kendte problemer og forskellige ofte stillede spørgsmål. Så før du kontakter os, bedes du besøge vores onlineressourcer. Det er meget sandsynligt, at vi allerede har besvaret dine spørgsmål.
Teknisk support
For Microsemi SoC Products Support, besøg http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webwebsted
Du kan gennemse en række tekniske og ikke-tekniske oplysninger på Microsemi SoC Products Groups hjemmeside, på www.microsemi.com/soc.
Kontakt det tekniske kundesupportcenter
Højt dygtige ingeniører bemander Technical Support Center. Det tekniske supportcenter kan kontaktes via e-mail eller gennem Microsemi SoC Products Group webwebsted.
E-mail
Du kan kommunikere dine tekniske spørgsmål til vores e-mailadresse og modtage svar tilbage via e-mail, fax eller telefon. Hvis du har designproblemer, kan du også maile dit design files at modtage assistance. Vi overvåger konstant e-mail-kontoen i løbet af dagen. Når du sender din anmodning til os, skal du sørge for at inkludere dit fulde navn, firmanavn og dine kontaktoplysninger for effektiv behandling af din anmodning.
Den tekniske support-e-mailadresse er soc_tech@microsemi.com.
Mine sager
Microsemi SoC Products Group-kunder kan indsende og spore tekniske sager online ved at gå til Mine sager.
Uden for USA
Kunder, der har brug for assistance uden for de amerikanske tidszoner, kan enten kontakte teknisk support via e-mail (soc_tech@microsemi.com) eller kontakt et lokalt salgskontor.
Besøg Om os for salgskontorer og firmakontakter.
Salgskontoroversigter kan findes på www.microsemi.com/soc/company/contact/default.aspx.
ITAR teknisk support
For teknisk support på RH og RT FPGA'er, der er reguleret af International Traffic in Arms Regulations (ITAR), kontakt os via soc_tech_itar@microsemi.com. Alternativt kan du i Mine sager vælge Ja på rullelisten ITAR. Besøg ITAR for en komplet liste over ITAR-regulerede Microsemi FPGA'er web side.

Om Microsemi
Microsemi Corporation (Nasdaq: MSCC) tilbyder en omfattende portefølje af halvleder- og systemløsninger til kommunikation, forsvar og sikkerhed, rumfart og industrielle markeder. Produkterne omfatter højtydende og strålingshærdede analoge blandede signal-integrerede kredsløb, FPGA'er, SoC'er og ASIC'er; strømstyring produkter; timing- og synkroniseringsenheder og præcise tidsløsninger, der sætter verdens standard for tid; stemmebehandlingsudstyr; RF-løsninger; diskrete komponenter; Enterprise Storage og Communication-løsninger, sikkerhedsteknologier og skalerbar anti-tamper produkter; Ethernet-løsninger; Power-over-Ethernet IC'er og midspans; samt brugerdefinerede designmuligheder og tjenester. Microsemi har hovedkontor i Aliso Viejo, Californien og har cirka 4,800 ansatte globalt. Lær mere på www.microsemi.com.
Microsemi giver ingen garanti, repræsentation eller garanti vedrørende informationen indeholdt heri eller egnetheden af ​​dets produkter og tjenester til et bestemt formål, og Microsemi påtager sig heller ikke noget som helst ansvar, der opstår som følge af anvendelsen eller brugen af ​​et produkt eller et kredsløb. Produkterne, der sælges nedenfor, og alle andre produkter, der sælges af Microsemi, har været genstand for begrænset testning og bør ikke bruges sammen med missionskritisk udstyr eller applikationer. Eventuelle ydeevnespecifikationer menes at være pålidelige, men er ikke verificerede, og Køber skal udføre og gennemføre al ydeevne og anden test af produkterne, alene og sammen med eller installeret i eventuelle slutprodukter. Køber må ikke stole på nogen data og ydeevnespecifikationer eller parametre leveret af Microsemi. Det er Købers ansvar selvstændigt at bestemme egnetheden af ​​ethvert produkt og at teste og verificere det samme. Oplysningerne leveret af Microsemi nedenfor leveres "som de er, hvor de er" og med alle fejl, og hele risikoen forbundet med sådanne oplysninger er udelukkende hos køberen. Microsemi giver ikke, eksplicit eller implicit, til nogen part nogen patentrettigheder, licenser eller andre IP-rettigheder, hvad enten det er med hensyn til sådan information selv eller noget, der er beskrevet af sådanne oplysninger. Oplysningerne i dette dokument tilhører Microsemi, og Microsemi forbeholder sig retten til at foretage enhver ændring af oplysningerne i dette dokument eller til produkter og tjenester til enhver tid uden varsel.

Microsemi Corporate hovedkvarter
One Enterprise, Aliso Viejo,
CA 92656 USA
Inden for USA: +1 800-713-4113
Uden for USA: +1 949-380-6100
Salg: +1 949-380-6136
Fax: +1 949-215-4996
E-mail: sales.support@microsemi.com

©2016 Microsemi Corporation. Alle rettigheder forbeholdes. Microsemi og Microsemi-logoet er varemærker tilhørende Microsemi Corporation. Alle andre varemærker og servicemærker tilhører deres respektive ejere.

5-02-00377-5/11.16

Dokumenter/ressourcer

Microsemi SmartFusion2 MSS DDR-controllerkonfiguration [pdfBrugervejledning SmartFusion2 MSS DDR Controller Configuration, SmartFusion2 MSS, DDR Controller Configuration, Controller Configuration

Referencer

• Brugermanual