SmartFusion2 MSS
Конфигурация на DDR контролер
Libero SoC v11.6 и по-нови
Въведение
SmartFusion2 MSS има вграден DDR контролер. Този DDR контролер е предназначен за управление на DDR памет извън чип. Контролерът MDDR може да бъде достъпен от MSS, както и от FPGA тъканта. В допълнение, DDR контролерът може също да бъде прескочен, осигурявайки допълнителен интерфейс към FPGA тъканта (режим на мек контролер (SMC)).
За да конфигурирате напълно MSS DDR контролера, трябва:
- Изберете пътя за данни с помощта на конфигуратора на MDDR.
- Задайте стойностите на регистъра за регистрите на DDR контролера.
- Изберете тактовите честоти на DDR паметта и тактовото съотношение на FPGA тъканта към MDDR (ако е необходимо) с помощта на MSS CCC Configurator.
- Свържете интерфейса за конфигуриране на APB на контролера, както е определено от решението за инициализация на периферни устройства. За схемата за инициализация на MDDR, изградена от System Builder, вижте „MSS DDR Configuration Path“ на страница 13 и Фигура 2-7.
Можете също така да изградите своя собствена схема за инициализация, като използвате самостоятелна (не от System Builder) периферна инициализация. Обърнете се към потребителското ръководство за инициализация на самостоятелна периферна SmartFusion2.
MDDR конфигуратор
Конфигураторът MDDR се използва за конфигуриране на цялостния път на данни и параметрите на външната DDR памет за MSS DDR контролера.
Разделът Общи задава вашите настройки за памет и интерфейс на плат (Фигура 1-1).
Настройки на паметта
Въведете времето за настройка на DDR паметта. Това е времето, необходимо на DDR паметта за инициализация. Стойността по подразбиране е 200 us. Обърнете се към вашия лист с данни за DDR памет за правилната стойност, която да въведете.
Използвайте Настройки на паметта, за да конфигурирате вашите опции за памет в MDDR.
- Тип памет – LPDDR, DDR2 или DDR3
- Ширина на данните – 32-битова, 16-битова или 8-битова
- SECDED Активиран ECC – ВКЛ. или ИЗКЛ
- Арбитражна схема – Тип-0, Тип -1, Тип-2, Тип-3
- ID с най-висок приоритет – валидните стойности са от 0 до 15
- Ширина на адреса (битове) – Вижте своя лист с данни за DDR паметта за броя битове за адрес на ред, банка и колона за LPDDR/DDR2/DDR3 паметта, която използвате. изберете падащото меню, за да изберете правилната стойност за редове/банки/колони според листа с данни на паметта LPDDR/DDR2/DDR3.
Забележка: Числото в падащия списък се отнася за броя на адресните битове, а не за абсолютния брой редове/банки/колони. Напримерample, ако вашата DDR памет има 4 банки, изберете 2 (2 ²=4) за банки. Ако вашата DDR памет има 8 банки, изберете 3 (2³ =8) за банки.
Настройки на интерфейса на Fabric
По подразбиране твърдият процесор Cortex-M3 е настроен за достъп до DDR контролера. Можете също така да разрешите на Master Master достъп до DDR контролера, като поставите отметка в квадратчето Fabric Interface Setting. В този случай можете да изберете една от следните опции:
- Използвайте AXI интерфейс – Fabric Master осъществява достъп до DDR контролера чрез 64-битов AXI интерфейс.
- Използвайте единичен интерфейс AHBLite – Мастерът на платката осъществява достъп до DDR контролера чрез единичен 32-битов интерфейс AHB.
- Използвайте два интерфейса AHBLite – Два Master Master имат достъп до DDR контролера, използвайки два 32-битови интерфейса AHB.
Конфигурацията view (Фигура 1-1) се актуализира според вашия избор на интерфейс на Fabric.
I/O Drive Strength (само DDR2 и DDR3)
Изберете една от следните мощности на устройството за вашите DDR I/O:
- Сила на половин задвижване
- Пълна мощност на задвижването
Libero SoC задава стандарта DDR I/O за вашата MDDR система въз основа на вашия тип DDR памет и I/O Drive Strength (както е показано в таблица 1-1).
Таблица 1-1 • Сила на I/O устройство и тип DDR памет
| DDR тип памет | Half Strength Drive | Задвижване с пълна сила |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
IO стандарт (само LPDDR)
Изберете една от следните опции:
- LVCMOS18 (най-ниска мощност) за LVCMOS 1.8V IO стандарт. Използва се в типични LPDDR1 приложения.
- Забележка LPDDRI: Преди да изберете този стандарт, уверете се, че вашата платка поддържа този стандарт. Трябва да използвате тази опция, когато се насочвате към платките M2S-EVAL-KIT или SF2-STARTER-KIT. Стандартите LPDDRI IO изискват на платката да е инсталиран резистор IMP_CALIB.
IO калибриране (само LPDDR)
Изберете една от следните опции, когато използвате стандарт LVCMOS18 IO:
- On
- Изключено (типично)
ВКЛЮЧВАНЕТО и ИЗКЛЮЧВАНЕТО на калибриране по избор контролира използването на блок за IO калибриране, който калибрира IO драйверите към външен резистор. Когато е ИЗКЛЮЧЕНО, устройството използва предварително зададена настройка на IO драйвер.
Когато е включено, това изисква 150-омов резистор IMP_CALIB да бъде инсталиран на печатната платка.
Това се използва за калибриране на IO към характеристиките на печатната платка. Въпреки това, когато е включено, трябва да се инсталира резистор или контролерът на паметта няма да се инициализира.
За повече информация вижте AC393-SmartFusion2 и IGLOO2 Board Design Guidelines Application
Забележка и ръководството за потребителя на SmartFusion2 SoC FPGA високоскоростни DDR интерфейси.
Конфигурация на MDDR контролер
Когато използвате MSS DDR контролера за достъп до външна DDR памет, DDR контролерът трябва да бъде конфигуриран по време на изпълнение. Това се прави чрез записване на конфигурационни данни в специални регистри за конфигуриране на DDR контролер. Тези конфигурационни данни зависят от характеристиките на външната DDR памет и вашето приложение. Този раздел описва как да въведете тези конфигурационни параметри в конфигуратора на MSS DDR контролера и как конфигурационните данни се управляват като част от цялостното решение за инициализация на периферни устройства.
Контролни регистри на MSS DDR
MSS DDR контролерът има набор от регистри, които трябва да бъдат конфигурирани по време на изпълнение. Конфигурационните стойности за тези регистри представляват различни параметри, като DDR режим, PHY ширина, пакетен режим и ECC. За пълни подробности относно конфигурационните регистри на DDR контролера вижте Ръководството на потребителя за SmartFusion2 SoC FPGA високоскоростни DDR интерфейси.
Конфигурация на регистрите на MDDR
Използвайте разделите Memory Initialization (Фигура 2-1, Фигура 2-2 и Фигура 2-3) и Memory Timing (Фигура 2-4), за да въведете параметри, които съответстват на вашата DDR памет и приложение. Стойностите, които въвеждате в тези раздели, автоматично се преобразуват в съответните стойности на регистъра. Когато щракнете върху конкретен параметър, съответният му регистър е описан в панела за описание на регистъра (долната част на Фигура 1-1 на страница 4).
Инициализация на паметта
Разделът Инициализация на паметта ви позволява да конфигурирате начините, по които искате вашите LPDDR/DDR2/DDR3 памети да се инициализират. Менюто и опциите, налични в раздела Инициализация на паметта, варират в зависимост от типа DDR памет (LPDDR/DDR2/DDR3), който използвате. Вижте своя лист с данни за DDR памет, когато конфигурирате опциите. Когато промените или въведете стойност, панелът с описание на регистъра ви дава името на регистъра и стойността на регистъра, които се актуализират. Невалидните стойности се маркират като предупреждения. Фигура 2-1, Фигура 2-2 и Фигура 2-3 показват раздела Инициализация за LPDDR, DDR2 и DDR3, съответно.
- Режим на синхронизиране – Изберете режим на синхронизиране 1T или 2T. В 1T (режимът по подразбиране) DDR контролерът може да издава нова команда на всеки такт. В режим на синхронизация 2T DDR контролерът поддържа адресната и командната шина валидни за два тактови цикъла. Това намалява ефективността на шината до една команда на два такта, но удвоява времето за настройка и задържане.
- Частично самоопресняване на масив (само LPDDR). Тази функция е за пестене на енергия за LPDDR.
Изберете едно от следните за контролера, за да опреснявате количеството памет по време на самоопресняване:
– Пълен масив: банки 0, 1,2 и 3
– Половин масив: банки 0 и 1
– Квартален масив: Банка 0
– Една осма масив: банка 0 с адрес на ред MSB=0
– Масив от една шестнадесета: Банка 0 с адрес на ред MSB и MSB-1, и двата равни на 0.
За всички други опции вижте своя лист с данни за DDR памет, когато конфигурирате опциите.
Време на паметта
Този раздел ви позволява да конфигурирате параметрите за време на паметта. Обърнете се към информационния лист на вашата LPDDR/DDR2/DDR3 памет, когато конфигурирате параметрите за време на паметта.
Когато промените или въведете стойност, панелът с описание на регистъра ви дава името на регистъра и стойността на регистъра, които се актуализират. Невалидните стойности се маркират като предупреждения.
Импортиране на DDR конфигурация Files
В допълнение към въвеждането на параметри на DDR паметта с помощта на разделите Memory Initialization и Timing, можете да импортирате стойности на DDR регистър от file. За да направите това, щракнете върху бутона Импортиране на конфигурация и отидете до текста file съдържащи имена и стойности на регистрите на DDR. Фигура 2-5 показва синтаксиса на конфигурацията за импортиране.
Забележка: Ако изберете да импортирате стойности на регистър, вместо да ги въвеждате с помощта на GUI, трябва да посочите всички необходими стойности на регистъра. Обърнете се към ръководството за потребителя на SmartFusion2 SoC FPGA високоскоростни DDR интерфейси за подробности.
Експортиране на DDR конфигурация Files
Можете също така да експортирате текущите данни за конфигурацията на регистъра в текст file. това file ще съдържа регистрационни стойности, които сте импортирали (ако има такива), както и тези, които са изчислени от GUI параметрите, които сте въвели в този диалогов прозорец.
Ако искате да отмените промените, които сте направили в конфигурацията на регистъра на DDR, можете да го направите с Restore Default. Обърнете внимание, че това изтрива всички данни за конфигурацията на регистъра и трябва или да импортирате отново, или да въведете отново тези данни. Данните се нулират до стойностите за нулиране на хардуера.
Генерирани данни
Щракнете върху OK, за да генерирате конфигурацията. Въз основа на вашия вход в разделите General, Memory Timing и Memory Initialization, MDDR Configurator изчислява стойности за всички DDR конфигурационни регистри и експортира тези стойности във вашия фърмуерен проект и симулация fileс. Изнесените file синтаксисът е показан на фигура 2-6.
фърмуер
Когато генерирате SmartDesign, следното files се генерират в /firmware/ drivers_config/sys_config директория. Тези fileса необходими за ядрото на фърмуера на CMSIS, за да се компилира правилно и да съдържа информация относно текущия ви дизайн, включително данни за периферна конфигурация и информация за конфигурация на часовника за MSS. Не ги редактирайте files ръчно, тъй като те се създават отново всеки път, когато вашият основен дизайн се генерира повторно.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – данни за конфигурацията на MDDR.
- Sys_config_fddr_define.h – FDDR конфигурационни данни.
- sys_config_mss_clocks.h – конфигурация на MSS часовници
Симулация
Когато генерирате SmartDesign, свързан с вашия MSS, следната симулация files се генерират в /симулационна директория:
- test.bfm – BFM от най-високо ниво file което първо се „изпълнява“ по време на всяка симулация, която упражнява процесора Cortex-M2 на SmartFusion3 MSS. Той изпълнява peripheral_init.bfm и user.bfm в този ред.
- peripheral_init.bfm – Съдържа процедурата BFM, която емулира функцията CMSIS::SystemInit(), изпълнявана на Cortex-M3, преди да влезете в процедурата main(). По същество той копира конфигурационните данни за всяко периферно устройство, използвано в дизайна, в правилните регистри за периферна конфигурация и след това изчаква всички периферни устройства да бъдат готови, преди да потвърди, че потребителят може да използва тези периферни устройства.
- MDDR_init.bfm – Съдържа BFM команди за запис, които симулират запис на данни от регистрите за конфигурация на MSS DDR, които сте въвели (използвайки диалоговия прозорец Редактиране на регистри по-горе) в регистрите на DDR контролера.
- user.bfm – Предназначен за потребителски команди. Можете да симулирате пътя на данните, като добавите свои собствени BFM команди в това file. Команди в това file ще бъде „изпълнен“, след като peripheral_init.bfm завърши.
С помощта на files по-горе, конфигурационният път се симулира автоматично. Трябва само да редактирате user.bfm file за симулиране на пътя на данните. Не редактирайте test.bfm, peripheral_init.bfm или MDDR_init.bfm files като тези files се създават отново всеки път, когато вашият основен дизайн се генерира повторно.
Конфигурационен път на MSS DDR
Решението за инициализация на периферни устройства изисква, в допълнение към посочването на стойностите на регистъра на конфигурацията на MSS DDR, да конфигурирате пътя на данните за конфигурацията на APB в MSS (FIC_2). Функцията SystemInit() записва данните в конфигурационните регистри на MDDR чрез интерфейса FIC_2 APB.
Забележка: Ако използвате System Builder, конфигурационният път се задава и свързва автоматично.
За да конфигурирате интерфейса FIC_2:
- Отворете диалоговия прозорец на конфигуратора FIC_2 (Фигура 2-7) от конфигуратора на MSS.
- Изберете опцията Initialize peripherals using Cortex-M3.
- Уверете се, че MSS DDR е отметнат, както и блоковете Fabric DDR/SERDES, ако ги използвате.
- Щракнете върху OK, за да запазите вашите настройки. Това ще разкрие конфигурационните портове FIC_2 (интерфейси на шина Clock, Reset и APB), както е показано на Фигура 2-8.
- Генерирайте MSS. Портовете FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK и FIC_2_APB_M_RESET_N) вече са изложени в интерфейса на MSS и могат да бъдат свързани към CoreConfigP и CoreResetP съгласно спецификацията на решението за инициализация на периферни устройства.
За пълни подробности относно конфигурирането и свързването на ядрата CoreConfigP и CoreResetP вижте Ръководството за потребителя за инициализация на периферни устройства.
Описание на порта
DDR PHY интерфейс
Таблица 3-1 • DDR PHY интерфейс
| Име на порт | Посока | Описание |
| MDDR_CAS_N | ВЪН | DRAM CASN |
| MDDR_CKE | ВЪН | DRAM CKE |
| MDDR_CLK | ВЪН | Часовник, P страна |
| MDDR_CLK_N | ВЪН | Часовник, N страна |
| MDDR_CS_N | ВЪН | DRAM CSN |
| MDDR_ODT | ВЪН | DRAM ODT |
| MDDR_RAS_N | ВЪН | DRAM RASN |
| MDDR_RESET_N | ВЪН | Нулиране на DRAM за DDR3. Игнорирайте този сигнал за LPDDR и DDR2 интерфейси. Маркирайте го като неизползван за LPDDR и DDR2 интерфейси. |
| MDDR_WE_N | ВЪН | ДРАМ УЕН |
| MDDR_ADDR[15:0] | ВЪН | Драм адрес битове |
| MDDR_BA[2:0] | ВЪН | Адрес на Dram Bank |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | INOUT | Dram Data Mask |
| MDDR_DQS ([3:0]/[1:0]/[0]) | INOUT | Dram Data Strobe Input/Output – P страна |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | INOUT | Dram Data Strobe Input/Output – N страна |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | INOUT | DRAM вход/изход на данни |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO в сигнал |
| MDDR_DQS_TMATCH_0_OUT | ВЪН | FIFO изходен сигнал |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO в сигнала (само 32 бита) |
| MDDR_DQS_TMATCH_1_OUT | ВЪН | FIFO изходен сигнал (само 32 бита) |
| MDDR_DM_RDQS_ECC | INOUT | Dram ECC Data Mask |
| MDDR_DQS_ECC | INOUT | Dram ECC Data Strobe Input/Output – P страна |
| MDDR_DQS_ECC_N | INOUT | Dram ECC Data Strobe Input/Output – N страна |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | INOUT | DRAM ECC вход/изход на данни |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO в сигнала |
| MDDR_DQS_TMATCH_ECC_OUT | ВЪН | ECC FIFO изходен сигнал (само 32 бита) |
Забележка: Ширините на портовете за някои портове се променят в зависимост от избора на PHY ширина. Нотацията „[a:0]/ [b:0]/[c:0]“ се използва за обозначаване на такива портове, където „[a:0]“ се отнася до ширината на порта, когато е избрана 32-битова PHY ширина , “[b:0]” съответства на 16-битова PHY ширина, а “[c:0]” съответства на 8-битова PHY ширина.
Fabric Master AXI Bus интерфейс
Таблица 3-2 • Fabric Master AXI Bus интерфейс
| Име на порт | Посока | Описание |
| DDR_AXI_S_AWREADY | ВЪН | Напишете адреса готов |
| DDR_AXI_S_WREADY | ВЪН | Напишете адреса готов |
| DDR_AXI_S_BID[3:0] | ВЪН | ID на отговора |
| DDR_AXI_S_BRESP[1:0] | ВЪН | Напишете отговор |
| DDR_AXI_S_BVALID | ВЪН | Напишете валиден отговор |
| DDR_AXI_S_ARREADY | ВЪН | Прочетете адреса готов |
| DDR_AXI_S_RID[3:0] | ВЪН | Прочетете ID Tag |
| DDR_AXI_S_RRESP[1:0] | ВЪН | Прочетете отговора |
| DDR_AXI_S_RDATA[63:0] | ВЪН | Прочетете данни |
| DDR_AXI_S_RLAST | ВЪН | Read Last Този сигнал показва последното прехвърляне в пакет за четене |
| DDR_AXI_S_RVALID | ВЪН | Прочетеният адрес е валиден |
| DDR_AXI_S_AWID[3:0] | IN | Напишете адрес ID |
| DDR_AXI_S_AWADDR[31:0] | IN | Напиши адрес |
| DDR_AXI_S_AWLEN[3:0] | IN | Дължина на взрива |
| DDR_AXI_S_AWSIZE[1:0] | IN | Размер на взрива |
| DDR_AXI_S_AWBURST[1:0] | IN | Тип спукване |
| DDR_AXI_S_AWLOCK[1:0] | IN | Тип заключване Този сигнал предоставя допълнителна информация за атомните характеристики на трансфера |
| DDR_AXI_S_AWVALID | IN | Напишете валиден адрес |
| DDR_AXI_S_WID[3:0] | IN | Напишете ID на данните tag |
| DDR_AXI_S_WDATA[63:0] | IN | Запишете данни |
| DDR_AXI_S_WSTRB[7:0] | IN | Пишете светкавици |
| DDR_AXI_S_WLAST | IN | Пиши последно |
| DDR_AXI_S_WVALID | IN | Пиши валидно |
| DDR_AXI_S_BREADY | IN | Пишете готови |
| DDR_AXI_S_ARID[3:0] | IN | Прочетете ID на адреса |
| DDR_AXI_S_ARADDR[31:0] | IN | Прочетете адреса |
| DDR_AXI_S_ARLEN[3:0] | IN | Дължина на взрива |
| DDR_AXI_S_ARSIZE[1:0] | IN | Размер на взрива |
| DDR_AXI_S_ARBURST[1:0] | IN | Тип спукване |
| DDR_AXI_S_ARLOCK[1:0] | IN | Тип заключване |
| DDR_AXI_S_ARVALID | IN | Прочетеният адрес е валиден |
| DDR_AXI_S_RREADY | IN | Прочетете адреса готов |
Таблица 3-2 • Fabric Master AXI Bus интерфейс (продължение)
| Име на порт | Посока | Описание |
| DDR_AXI_S_CORE_RESET_N | IN | Глобално нулиране на MDDR |
| DDR_AXI_S_RMW | IN | Показва дали всички байтове от 64-битова лента са валидни за всички удари на AXI трансфер. 0: Показва, че всички байтове във всички удари са валидни в пакета и контролерът трябва да записва команди по подразбиране 1: Показва, че някои байтове са невалидни и контролерът трябва да използва по подразбиране RMW команди Това се класифицира като сигнал на страничната лента на канал за адрес за запис на AXI и е валиден със сигнала AWVALID. Използва се само когато ECC е активиран. |
Fabric Master AHB0 шинен интерфейс
Таблица 3-3 • Интерфейс на шина Fabric Master AHB0
| Име на порт | Посока | Описание |
| DDR_AHB0_SHREADYOUT | ВЪН | AHBL подчинен готов – Когато е високо за запис, MDDR е готов да приеме данни и когато е високо за четене, показва, че данните са валидни |
| DDR_AHB0_SHRESP | ВЪН | Състояние на отговор на AHBL – Когато е високо в края на транзакция, това показва, че транзакцията е завършила с грешки. Когато е ниско в края на транзакция, това показва, че транзакцията е приключила успешно. |
| DDR_AHB0_SHRDATA[31:0] | ВЪН | AHBL данни за четене – Четене на данни от MDDR подчинен към главния плат |
| DDR_AHB0_SHSEL | IN | Избор на AHBL подчинен – Когато се потвърди, MDDR е текущо избраният AHBL подчинен на платната AHB шина |
| DDR_AHB0_SHADDR[31:0] | IN | AHBL адрес – байт адрес на AHBL интерфейса |
| DDR_AHB0_SHBURST[2:0] | IN | Дължина на взрива на AHBL |
| DDR_AHB0_SHSIZE[1:0] | IN | AHBL трансферен размер – Показва размера на текущия трансфер (само 8/16/32 байтови транзакции) |
| DDR_AHB0_SHTRANS[1:0] | IN | AHBL тип трансфер – Показва типа трансфер на текущата транзакция |
| DDR_AHB0_SHMASTLOCK | IN | Заключване на AHBL – Когато се потвърди, текущият трансфер е част от заключена транзакция |
| DDR_AHB0_SHWRITE | IN | AHBL запис – Когато е висок, показва, че текущата транзакция е запис. Когато е ниско показва, че текущата транзакция е прочетена |
| DDR_AHB0_S_HREADY | IN | AHBL е готов – Когато е висок, показва, че MDDR е готов да приеме нова транзакция |
| DDR_AHB0_S_HWDATA[31:0] | IN | Данни за запис на AHBL – Запис на данни от главния плат към MDDR |
Fabric Master AHB1 шинен интерфейс
Таблица 3-4 • Интерфейс на шина Fabric Master AHB1
| Име на порт | Посока | Описание |
| DDR_AHB1_SHREADYOUT | ВЪН | AHBL подчинен готов – Когато е високо за запис, MDDR е готов да приеме данни и когато е високо за четене, показва, че данните са валидни |
| DDR_AHB1_SHRESP | ВЪН | Състояние на отговор на AHBL – Когато е високо в края на транзакция, това показва, че транзакцията е завършила с грешки. Когато е ниско в края на транзакция, това показва, че транзакцията е приключила успешно. |
| DDR_AHB1_SHRDATA[31:0] | ВЪН | AHBL данни за четене – Четене на данни от MDDR подчинен към главния плат |
| DDR_AHB1_SHSEL | IN | Избор на AHBL подчинен – Когато се потвърди, MDDR е текущо избраният AHBL подчинен на платната AHB шина |
| DDR_AHB1_SHADDR[31:0] | IN | AHBL адрес – байт адрес на AHBL интерфейса |
| DDR_AHB1_SHBURST[2:0] | IN | Дължина на взрива на AHBL |
| DDR_AHB1_SHSIZE[1:0] | IN | AHBL трансферен размер – Показва размера на текущия трансфер (само 8/16/32 байтови транзакции) |
| DDR_AHB1_SHTRANS[1:0] | IN | AHBL тип трансфер – Показва типа трансфер на текущата транзакция |
| DDR_AHB1_SHMASTLOCK | IN | Заключване на AHBL – Когато се потвърди, текущият трансфер е част от заключена транзакция |
| DDR_AHB1_SHWRITE | IN | AHBL запис – Когато е висок, показва, че текущата транзакция е запис. Когато е ниско показва, че текущата транзакция е прочетена. |
| DDR_AHB1_SHREADY | IN | AHBL е готов – Когато е висок, показва, че MDDR е готов да приеме нова транзакция |
| DDR_AHB1_SHWDATA[31:0] | IN | Данни за запис на AHBL – Запис на данни от главния плат към MDDR |
Soft Memory Controller Mode AXI Bus Interface
Таблица 3-5 • Интерфейс на AXI шина в режим на софтуерен контролер на паметта
| Име на порт | Посока | Описание |
| SMC_AXI_M_WLAST | ВЪН | Пиши последно |
| SMC_AXI_M_WVALID | ВЪН | Пиши валидно |
| SMC_AXI_M_AWLEN[3:0] | ВЪН | Дължина на взрива |
| SMC_AXI_M_AWBURST[1:0] | ВЪН | Тип спукване |
| SMC_AXI_M_BREADY | ВЪН | Готов отговор |
| SMC_AXI_M_AWVALID | ВЪН | Напишете валиден адрес |
| SMC_AXI_M_AWID[3:0] | ВЪН | Напишете адрес ID |
| SMC_AXI_M_WDATA[63:0] | ВЪН | Записване на данни |
| SMC_AXI_M_ARVALID | ВЪН | Прочетеният адрес е валиден |
| SMC_AXI_M_WID[3:0] | ВЪН | Напишете ID на данните tag |
| SMC_AXI_M_WSTRB[7:0] | ВЪН | Пишете светкавици |
| SMC_AXI_M_ARID[3:0] | ВЪН | Прочетете ID на адреса |
| SMC_AXI_M_ARADDR[31:0] | ВЪН | Прочетете адреса |
| SMC_AXI_M_ARLEN[3:0] | ВЪН | Дължина на взрива |
| SMC_AXI_M_ARSIZE[1:0] | ВЪН | Размер на взрива |
| SMC_AXI_M_ARBURST[1:0] | ВЪН | Тип спукване |
| SMC_AXI_M_AWADDR[31:0] | ВЪН | Напишете адрес |
| SMC_AXI_M_RREADY | ВЪН | Прочетете адреса готов |
| SMC_AXI_M_AWSIZE[1:0] | ВЪН | Размер на взрива |
| SMC_AXI_M_AWLOCK[1:0] | ВЪН | Тип заключване Този сигнал предоставя допълнителна информация за атомните характеристики на трансфера |
| SMC_AXI_M_ARLOCK[1:0] | ВЪН | Тип заключване |
| SMC_AXI_M_BID[3:0] | IN | ID на отговора |
| SMC_AXI_M_RID[3:0] | IN | Прочетете ID Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Прочетете отговора |
| SMC_AXI_M_BRESP[1:0] | IN | Напишете отговор |
| SMC_AXI_M_AWREADY | IN | Напишете адреса готов |
| SMC_AXI_M_RDATA[63:0] | IN | Прочетете данни |
| SMC_AXI_M_WREADY | IN | Пишете готови |
| SMC_AXI_M_BVALID | IN | Напишете валиден отговор |
| SMC_AXI_M_ARREADY | IN | Прочетете адреса готов |
| SMC_AXI_M_RLAST | IN | Read Last Този сигнал показва последното прехвърляне в пакет за четене |
| SMC_AXI_M_RVALID | IN | Прочетете Валидно |
Soft Memory Controller Mode AHB0 Bus Interface
Таблица 3-6 • Интерфейс на шината на режим на софтуерен контролер на паметта AHB0
| Име на порт | Посока | Описание |
| SMC_AHB_M_HBURST[1:0] | ВЪН | Дължина на взрива на AHBL |
| SMC_AHB_M_HTRANS[1:0] | ВЪН | AHBL тип трансфер – Показва типа трансфер на текущата транзакция. |
| SMC_AHB_M_HMASTLOCK | ВЪН | Заключване на AHBL – Когато се потвърди, текущият трансфер е част от заключена транзакция |
| SMC_AHB_M_HWRITE | ВЪН | AHBL запис — Когато е висок, показва, че текущата транзакция е запис. Когато е ниско показва, че текущата транзакция е прочетена |
| SMC_AHB_M_HSIZE[1:0] | ВЪН | AHBL трансферен размер – Показва размера на текущия трансфер (само 8/16/32 байтови транзакции) |
| SMC_AHB_M_HWDATA[31:0] | ВЪН | AHBL записване на данни – Записване на данни от MSS master към контролера на меката памет на тъканта |
| SMC_AHB_M_HADDR[31:0] | ВЪН | AHBL адрес – байт адрес на AHBL интерфейса |
| SMC_AHB_M_HRESP | IN | Състояние на отговор на AHBL – Когато е високо в края на транзакция, това показва, че транзакцията е завършила с грешки. Когато е ниско в края на транзакция, това показва, че транзакцията е приключила успешно |
| SMC_AHB_M_HRDATA[31:0] | IN | AHBL четене на данни – Четене на данни от контролера на меката памет на тъканта към главния MSS |
| SMC_AHB_M_HREADY | IN | AHBL е готов – Висок показва, че AHBL шината е готова да приеме нова транзакция |
Продуктова поддръжка
Microsemi SoC Products Group подкрепя своите продукти с различни услуги за поддръжка, включително обслужване на клиенти, Център за техническа поддръжка на клиенти, webсайт, електронна поща и търговски офиси по целия свят. Това приложение съдържа информация за свързване с Microsemi SoC Products Group и използване на тези услуги за поддръжка.
Обслужване на клиенти
Свържете се с отдела за обслужване на клиенти за нетехническа продуктова поддръжка, като например ценообразуване на продукти, надстройки на продукти, актуализирана информация, статус на поръчка и оторизация.
От Северна Америка се обадете на 800.262.1060
От останалата част на света се обадете на 650.318.4460
Факс, от всяка точка на света, 650.318.8044
Център за техническа поддръжка на клиенти
Microsemi SoC Products Group разполага със своя Център за техническа поддръжка на клиенти с висококвалифицирани инженери, които могат да помогнат да отговорят на вашите хардуерни, софтуерни и дизайнерски въпроси относно Microsemi SoC продукти. Центърът за техническа поддръжка на клиенти отделя много време за създаване на бележки за приложението, отговори на често срещани въпроси от цикъла на проектиране, документиране на известни проблеми и различни често задавани въпроси. Така че, преди да се свържете с нас, моля, посетете нашите онлайн ресурси. Много вероятно вече сме отговорили на вашите въпроси.
Техническа поддръжка
За поддръжка на Microsemi SoC продукти посетете http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webсайт
Можете да разглеждате разнообразна техническа и нетехническа информация на началната страница на Microsemi SoC Products Group на www.microsemi.com/soc.
Свързване с Центъра за техническа поддръжка на клиенти
Висококвалифицирани инженери обслужват Центъра за техническа поддръжка. Можете да се свържете с Центъра за техническа поддръжка по имейл или чрез Microsemi SoC Products Group webсайт.
Имейл
Можете да изпращате техническите си въпроси на нашия имейл адрес и да получавате отговори обратно по имейл, факс или телефон. Освен това, ако имате проблеми с дизайна, можете да изпратите своя дизайн по имейл fileда получават помощ. Ние непрекъснато наблюдаваме имейл акаунта през целия ден. Когато изпращате заявката си до нас, моля, не забравяйте да включите пълното си име, името на фирмата и информацията си за контакт за ефективна обработка на заявката ви.
Имейл адресът за техническа поддръжка е soc_tech@microsemi.com.
Моите случаи
Клиентите на Microsemi SoC Products Group могат да изпращат и проследяват технически случаи онлайн, като отидат в Моите случаи.
Извън САЩ
Клиенти, нуждаещи се от помощ извън часовите зони на САЩ, могат или да се свържат с техническата поддръжка по имейл (soc_tech@microsemi.com) или се свържете с местен търговски офис.
Посетете Относно нас за обяви за търговски офиси и корпоративни контакти.
Списъци с търговски офиси можете да намерите на www.microsemi.com/soc/company/contact/default.aspx.
Техническа поддръжка на ITAR
За техническа поддръжка за RH и RT FPGA, които се регулират от Правилата за международен трафик на оръжия (ITAR), свържете се с нас чрез soc_tech_itar@microsemi.com. Като алтернатива в Моите случаи изберете Да в падащия списък ITAR. За пълен списък на регулираните от ITAR Microsemi FPGA, посетете ITAR web страница.
Относно Microsemi
Microsemi Corporation (Nasdaq: MSCC) предлага цялостно портфолио от полупроводникови и системни решения за комуникации, отбрана и сигурност, космически и индустриални пазари. Продуктите включват високопроизводителни и устойчиви на радиация аналогови интегрални схеми със смесен сигнал, FPGA, SoC и ASIC; Продукти за управление на мощността; устройства за време и синхронизация и решения за точно време, определящи световния стандарт за време; устройства за обработка на глас; RF решения; дискретни компоненти; Корпоративни решения за съхранение и комуникация, технологии за сигурност и мащабируеми анти-тamper продукти; Ethernet решения; Захранване през Ethernet интегрални схеми и средни разстояния; както и персонализирани възможности за проектиране и услуги. Microsemi е със седалище в Aliso Viejo, Калифорния и има приблизително 4,800 служители по целия свят. Научете повече на www.microsemi.com.
Microsemi не дава никаква гаранция, представяне или гаранция относно информацията, съдържаща се тук, или пригодността на своите продукти и услуги за конкретна цел, нито Microsemi поема каквато и да е отговорност, произтичаща от приложението или използването на който и да е продукт или схема. Продуктите, продавани по-долу, и всички други продукти, продавани от Microsemi, са били обект на ограничени тестове и не трябва да се използват заедно с оборудване или приложения, които са изключително важни. Всички спецификации за производителност се считат за надеждни, но не са проверени и Купувачът трябва да проведе и завърши всички тестове за производителност и други тестове на продуктите, самостоятелно и заедно с или инсталирани в крайни продукти. Купувачът няма да разчита на никакви данни и спецификации за изпълнение или параметри, предоставени от Microsemi. Отговорност на Купувача е самостоятелно да определи пригодността на всеки продукт и да тества и проверява същото. Информацията, предоставена от Microsemi по-долу, се предоставя „както е, къде е“ и с всички неизправности, а целият риск, свързан с такава информация, е изцяло върху Купувача. Microsemi не предоставя, изрично или имплицитно, на която и да е страна каквито и да е патентни права, лицензи или каквито и да било други права на интелектуална собственост, независимо дали по отношение на самата такава информация или нещо, описано в такава информация. Информацията, предоставена в този документ, е собственост на Microsemi и Microsemi си запазва правото да прави промени в информацията в този документ или на продукти и услуги по всяко време без предизвестие.
Корпоративен щаб на Microsemi
One Enterprise, Алисо Виехо,
CA 92656 САЩ
В САЩ: +1 800-713-4113
Извън САЩ: +1 949-380-6100
Продажби: +1 949-380-6136
Факс: +1 949-215-4996
Имейл: sales.support@microsemi.com
©2016 Microsemi Corporation. Всички права запазени. Microsemi и логото на Microsemi са търговски марки на Microsemi Corporation. Всички други търговски марки и марки за услуги са собственост на съответните им собственици.
5-02-00377-5/11.16
Документи / Ресурси
 |
Конфигурация на Microsemi SmartFusion2 MSS DDR контролер [pdf] Ръководство за потребителя Конфигурация на SmartFusion2 MSS DDR контролер, SmartFusion2 MSS, Конфигурация на DDR контролер, Конфигурация на контролер |
