SmartFusion2 MSS
Configuración do controlador DDR
Libero SoC v11.6 e posterior 

Introdución

O SmartFusion2 MSS ten un controlador DDR integrado. Este controlador DDR está destinado a controlar unha memoria DDR sen chip. Pódese acceder ao controlador MDDR desde o MSS e desde o tecido FPGA. Ademais, o controlador DDR tamén se pode ignorar, proporcionando unha interface adicional para o tecido FPGA (modo de controlador suave (SMC)).
Para configurar completamente o controlador MSS DDR, debes:

1. Seleccione a ruta de datos usando o configurador MDDR.
2. Estableza os valores de rexistro para os rexistros do controlador DDR.
3. Seleccione as frecuencias de reloxo de memoria DDR e a relación de reloxo de FPGA a MDDR (se é necesario) mediante o configurador MSS CCC.
4. Conecte a interface de configuración APB do controlador segundo a definición da solución de inicialización de periféricos. Para os circuítos de inicialización MDDR construídos por System Builder, consulte a "Ruta de configuración de MSS DDR" na páxina 13 e a Figura 2-7.
   Tamén pode crear o seu propio circuíto de inicialización mediante a inicialización de periféricos autónoma (non mediante System Builder). Consulte a Guía de usuario de inicialización de periféricos autónomos SmartFusion2.

Configurador MDDR

O configurador MDDR úsase para configurar a ruta de datos global e os parámetros de memoria DDR externos para o controlador MSS DDR.

A pestana Xeral define a túa memoria e a túa interface de tecido (Figura 1-1).
Configuración da memoria
Introduza o tempo de asentamento da memoria DDR. Este é o tempo que precisa a memoria DDR para inicializarse. O valor predeterminado é 200 us. Consulte a súa folla de datos de memoria DDR para obter o valor correcto para introducir.
Use Configuración de memoria para configurar as súas opcións de memoria no MDDR.

• Tipo de memoria: LPDDR, DDR2 ou DDR3
• Ancho de datos: 32 bits, 16 bits ou 8 bits
• SECDED ECC activado: ON ou OFF
• Esquema de arbitraxe: tipo 0, tipo -1, tipo 2, tipo 3
• ID de prioridade máis alta: os valores válidos van de 0 a 15
• Ancho de enderezo (bits): consulte a folla de datos da memoria DDR para coñecer o número de bits de enderezo de fila, banco e columna para a memoria LPDDR/DDR2/DDR3 que utiliza. seleccione o menú despregable para escoller o valor correcto para filas/bancos/columnas segundo a folla de datos da memoria LPDDR/DDR2/DDR3.

Nota: O número da lista despregable refírese ao número de bits de enderezo, non ao número absoluto de filas/bancos/columnas. Por example, se a súa memoria DDR ten 4 bancos, seleccione 2 (2 ²=4) para os bancos. Se a túa memoria DDR ten 8 bancos, selecciona 3 (2³ =8) para os bancos.

Configuración da interface de tela
Por defecto, o procesador duro Cortex-M3 está configurado para acceder ao controlador DDR. Tamén pode permitir que un mestre de tecido acceda ao controlador DDR activando a caixa de verificación Configuración da interface de tela. Neste caso, podes escoller unha das seguintes opcións:

• Use unha interface AXI: o fabric Master accede ao controlador DDR a través dunha interface AXI de 64 bits.
• Use unha única interface AHBLite: o fabric Master accede ao controlador DDR a través dunha única interface AHB de 32 bits.
• Use dúas interfaces AHBLite: dous mestres de tecido acceden ao controlador DDR usando dúas interfaces AHB de 32 bits.
  A configuración view (Figura 1-1) actualízase segundo a súa selección de interface de tela.

Resistencia da unidade de E/S (só DDR2 e DDR3)
Seleccione unha das seguintes potencias da unidade para as súas E/S DDR:

• Media forza de impulsión
•  Potencia total de impulsión

Libero SoC establece o estándar de E/S DDR para o seu sistema MDDR en función do seu tipo de memoria DDR e da forza da unidade de E/S (como se mostra na táboa 1-1).
Táboa 1-1 • Resistencia da unidade de E/S e tipo de memoria DDR

Tipo de memoria DDR	Unidade de media forza	Unidade de forza total
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Estándar IO (só LPDDR)
Seleccione unha das seguintes opcións:

• LVCMOS18 (Potencia máis baixa) para LVCMOS 1.8V IO estándar. Usado en aplicacións LPDDR1 típicas.
• Nota de LPDDRI: antes de escoller este estándar, asegúrate de que a túa placa sexa compatible con este estándar. Debes usar esta opción ao apuntar aos taboleiros M2S-EVAL-KIT ou SF2-STARTER-KIT. Os estándares LPDDRI IO requiren que se instale unha resistencia IMP_CALIB na placa.

Calibración IO (só LPDDR)
Escolla unha das seguintes opcións cando use o estándar LVCMOS18 IO:

• On
• Desactivado (típico)

A calibración ON e OFF controla opcionalmente o uso dun bloque de calibración IO que calibra os controladores IO a unha resistencia externa. Cando está DESACTIVADO, o dispositivo usa un axuste de controlador de E/S preestablecido.
Cando está activado, isto require que se instale unha resistencia IMP_CALIB de 150 ohmios na PCB.
Isto úsase para calibrar o IO ás características da PCB. Non obstante, cando se configura en ON, é necesario instalar unha resistencia ou o controlador de memoria non se inicializará.
Para obter máis información, consulte a Aplicación de directrices de deseño de placas AC393-SmartFusion2 e IGLOO2
Nota e o SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User Guide.

Configuración do controlador MDDR

Cando usa o controlador MSS DDR para acceder a unha memoria DDR externa, o controlador DDR debe estar configurado no tempo de execución. Isto faise escribindo datos de configuración nos rexistros de configuración de controladores DDR dedicados. Estes datos de configuración dependen das características da memoria DDR externa e da súa aplicación. Esta sección describe como introducir estes parámetros de configuración no configurador do controlador MSS DDR e como se xestionan os datos de configuración como parte da solución global de inicialización de periféricos.

Rexistros de control MSS DDR
O controlador MSS DDR ten un conxunto de rexistros que deben configurarse no tempo de execución. Os valores de configuración destes rexistros representan diferentes parámetros, como o modo DDR, o ancho PHY, o modo de ráfaga e ECC. Para obter detalles completos sobre os rexistros de configuración do controlador DDR, consulte a Guía do usuario de interfaces DDR de alta velocidade SmartFusion2 SoC FPGA.
Configuración de rexistros MDDR
Use as pestanas Inicialización da memoria (Figura 2-1, Figura 2-2 e Figura 2-3) e Temporalización da memoria (Figura 2-4) para introducir os parámetros que se corresponden coa súa memoria DDR e aplicación. Os valores que introduza nestas pestanas tradúcense automaticamente aos valores de rexistro adecuados. Cando fai clic nun parámetro específico, o seu rexistro correspondente descríbese no panel Descrición do rexistro (a parte inferior da Figura 1-1 na páxina 4).
Inicialización da memoria
A pestana Inicialización de memoria permítelle configurar as formas en que desexa que se inicialicen as súas memorias LPDDR/DDR2/DDR3. O menú e as opcións dispoñibles na pestana Inicialización de memoria varían segundo o tipo de memoria DDR (LPDDR/DDR2/DDR3) que utilice. Consulte a súa folla de datos de memoria DDR cando configure as opcións. Cando cambia ou introduce un valor, o panel Descrición do rexistro ofrécelle o nome do rexistro e o valor do rexistro que se actualiza. Os valores non válidos están marcados como avisos. A Figura 2-1, a Figura 2-2 e a Figura 2-3 mostran a pestana Inicialización para LPDDR, DDR2 e DDR3, respectivamente.

• Modo de temporización: seleccione o modo de temporización 1T ou 2T. En 1T ​​(o modo predeterminado), o controlador DDR pode emitir un novo comando en cada ciclo de reloxo. No modo de temporización 2T, o controlador DDR mantén o enderezo e o bus de comandos válidos durante dous ciclos de reloxo. Isto reduce a eficiencia do bus a un comando por dous reloxos, pero duplica a cantidade de tempo de configuración e de espera.
• Actualización automática de matriz parcial (só LPDDR). Esta función é para aforrar enerxía para o LPDDR.
  Seleccione unha das seguintes opcións para que o controlador actualice a cantidade de memoria durante unha actualización automática:
  - Matriz completa: bancos 0, 1,2, 3 e XNUMX
  – Medio matriz: bancos 0 e 1
  – Matriz trimestral: Banco 0
  – Un oitavo matriz: Banco 0 con enderezo de fila MSB=0
  – Matriz de un décimo sexto: banco 0 co enderezo de fila MSB e MSB-1 iguais ambos a 0.
  Para todas as outras opcións, consulte a súa folla de datos de memoria DDR cando configure as opcións.
  

Temporalización da memoria
Esta pestana permítelle configurar os parámetros de temporización da memoria. Consulte a folla de datos da súa memoria LPDDR/DDR2/DDR3 cando configure os parámetros de temporización da memoria.
Cando cambia ou introduce un valor, o panel Descrición do rexistro ofrécelle o nome do rexistro e o valor do rexistro que se actualiza. Os valores non válidos están marcados como avisos.

Importando configuración DDR Files
Ademais de introducir os parámetros da memoria DDR usando as pestanas Inicialización da memoria e Temporización, pode importar valores de rexistro DDR desde un file. Para facelo, faga clic no botón Importar configuración e navegue ata o texto file que contén nomes e valores de rexistro DDR. A figura 2-5 mostra a sintaxe da configuración de importación.

Nota: Se decide importar valores de rexistro en lugar de introducilos mediante a GUI, debe especificar todos os valores de rexistro necesarios. Consulte a Guía do usuario de interfaces DDR de alta velocidade SmartFusion2 SoC FPGA para obter máis información.

Exportando a configuración DDR Files
Tamén pode exportar os datos de configuración do rexistro actual nun texto file. Isto file conterá os valores de rexistro que importaches (se os hai) así como os que se calcularon a partir dos parámetros da GUI que introduciu neste diálogo.
Se queres desfacer os cambios que fixeches na configuración do rexistro DDR, podes facelo con Restaurar valores predeterminados. Teña en conta que isto elimina todos os datos de configuración do rexistro e debes volver importar ou introducir estes datos. Os datos restablecen os valores de restablecemento de hardware.
Datos xerados
Fai clic en Aceptar para xerar a configuración. En función da túa entrada nas pestanas Xeral, Temporalización da memoria e Inicialización da memoria, o Configurador MDDR calcula os valores de todos os rexistros de configuración DDR e exporta estes valores ao teu proxecto de firmware e simulación. files. O exportado file A sintaxe móstrase na Figura 2-6.

Firmware

Cando xera o SmartDesign, o seguinte files xéranse no Directorio /firmware/ drivers_config/sys_config. Estes files son necesarios para que o núcleo do firmware CMSIS se compile correctamente e conteña información sobre o seu deseño actual, incluíndo datos de configuración de periféricos e información de configuración do reloxo para o MSS. Non edites estes files manualmente xa que se volven crear cada vez que se volve xerar o seu deseño raíz.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – Datos de configuración MDDR.
• Sys_config_fddr_define.h – Datos de configuración de FDDR.
•  sys_config_mss_clocks.h – Configuración de reloxos MSS

Simulación
Cando xera o SmartDesign asociado ao seu MSS, a seguinte simulación files xéranse no /directorio de simulación:

•  test.bfm – BFM de nivel superior file que se "executa" primeiro durante calquera simulación que exerce o procesador Cortex-M2 de SmartFusion3 MSS. Executa peripheral_init.bfm e user.bfm, nesa orde.
•  peripheral_init.bfm – Contén o procedemento BFM que emula a función CMSIS::SystemInit() executada no Cortex-M3 antes de entrar no procedemento main(). Copia esencialmente os datos de configuración de calquera periférico utilizado no deseño nos rexistros de configuración de periféricos correctos e despois agarda a que todos os periféricos estean listos antes de afirmar que o usuario pode usar estes periféricos.
• MDDR_init.bfm: contén comandos de escritura BFM que simulan escrituras dos datos do rexistro de configuración MSS DDR que introduciu (usando o diálogo Editar rexistros anterior) nos rexistros do controlador DDR.
• user.bfm – Destinado a comandos de usuario. Pode simular o camiño de datos engadindo os seus propios comandos BFM neste file. Comandos neste file "executase" despois de que se complete peripheral_init.bfm.

Usando o files arriba, a ruta de configuración simulase automaticamente. Só tes que editar o user.bfm file para simular o camiño de datos. Non edites test.bfm, peripheral_init.bfm ou MDDR_init.bfm files como estes files recréanse cada vez que se volve xerar o seu deseño raíz.

Ruta de configuración de MSS DDR
A solución de inicialización de periféricos require que, ademais de especificar os valores do rexistro de configuración MSS DDR, configure a ruta dos datos de configuración APB no MSS (FIC_2). A función SystemInit() escribe os datos nos rexistros de configuración MDDR a través da interface FIC_2 APB.
Nota: Se está a usar System Builder, a ruta de configuración establécese e conéctase automaticamente.

Para configurar a interface FIC_2:

1. Abre o diálogo do configurador FIC_2 (Figura 2-7) desde o configurador MSS.
2. Seleccione a opción Inicializar periféricos usando Cortex-M3.
3. Asegúrate de marcar o MSS DDR, así como os bloques Fabric DDR/SERDES se os estás a usar.
4.  Fai clic en Aceptar para gardar a túa configuración. Isto expoñerá os portos de configuración FIC_2 (reloxo, reinicio e interfaces de bus APB), como se mostra na Figura 2-8.
5.  Xerar o MSS. Os portos FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK e FIC_2_APB_M_RESET_N) están agora expostos na interface MSS e pódense conectar a CoreConfigP e CoreResetP segundo a especificación da solución de inicialización de periféricos.

Para obter detalles completos sobre a configuración e conexión dos núcleos CoreConfigP e CoreResetP, consulte a Guía de usuario de inicialización de periféricos.

Descrición do porto

Interfaz DDR PHY
Táboa 3-1 • Interface DDR PHY

Nome do porto	Dirección	Descrición
MDDR_CAS_N	FÓRA	DRAM CASN
MDDR_CKE	FÓRA	DRAM CKE
MDDR_CLK	FÓRA	Reloxo, cara P
MDDR_CLK_N	FÓRA	Reloxo, cara N
MDDR_CS_N	FÓRA	CSN DRAM
MDDR_ODT	FÓRA	DRAM ODT
MDDR_RAS_N	FÓRA	DRAM RASN
MDDR_RESET_N	FÓRA	Restablecer DRAM para DDR3. Ignora este sinal para as interfaces LPDDR e DDR2. Márcao como non usado para interfaces LPDDR e DDR2.
MDDR_WE_N	FÓRA	DRAM WEN
MDDR_ADDR[15:0]	FÓRA	Bits de enderezo de Dram
MDDR_BA[2:0]	FÓRA	Enderezo do banco Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Máscara de datos de Dram
MDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Entrada/Saída de datos estroboscópicos de Dram - Lado P
MDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Entrada/Saída de datos estroboscópicos de Dram - Lado N
MDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Entrada/Saída de datos DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO en sinal
MDDR_DQS_TMATCH_0_OUT	FÓRA	Sinal de saída FIFO
MDDR_DQS_TMATCH_1_IN	IN	FIFO en sinal (só 32 bits)
MDDR_DQS_TMATCH_1_OUT	FÓRA	Sinal de saída FIFO (só 32 bits)
MDDR_DM_RDQS_ECC	INOUT	Máscara de datos Dram ECC
MDDR_DQS_ECC	INOUT	Entrada/Saída de datos estroboscópicos de Dram ECC - Lado P
MDDR_DQS_ECC_N	INOUT	Entrada/Saída de datos estroboscópicos de Dram ECC - Lado N
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	Entrada/Saída de datos DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO en sinal
MDDR_DQS_TMATCH_ECC_OUT	FÓRA	Sinal de saída ECC FIFO (só 32 bits)

Nota: O ancho dos portos para algúns portos cambia dependendo da selección do ancho PHY. A notación "[a:0]/[b:0]/[c:0]" úsase para indicar tales portos, onde "[a:0]" refírese ao ancho do porto cando se selecciona un ancho PHY de 32 bits , "[b:0]" corresponde a un ancho PHY de 16 bits e "[c:0]" corresponde a un ancho PHY de 8 bits.

Interfaz de bus Fabric Master AXI
Táboa 3-2 • Interface de bus AXI Fabric Master

Nome do porto	Dirección	Descrición
DDR_AXI_S_AWREADY	FÓRA	Escriba o enderezo listo
DDR_AXI_S_WREADY	FÓRA	Escriba o enderezo listo
DDR_AXI_S_BID[3:0]	FÓRA	ID de resposta
DDR_AXI_S_BRESP[1:0]	FÓRA	Escribe resposta
DDR_AXI_S_BVALID	FÓRA	Escribir resposta válida
DDR_AXI_S_ARREADY	FÓRA	Ler o enderezo listo
DDR_AXI_S_RID[3:0]	FÓRA	Ler ID Tag
DDR_AXI_S_RRESP[1:0]	FÓRA	Ler a resposta
DDR_AXI_S_RDATA[63:0]	FÓRA	Ler datos
DDR_AXI_S_RLAST	FÓRA	Read Last Este sinal indica a última transferencia nunha ráfaga de lectura
DDR_AXI_S_RVALID	FÓRA	Ler enderezo válido
DDR_AXI_S_AWID[3:0]	IN	Escribir ID do enderezo
DDR_AXI_S_AWADDR[31:0]	IN	Escribe o enderezo
DDR_AXI_S_AWLEN[3:0]	IN	Lonxitude da explosión
DDR_AXI_S_AWSIZE[1:0]	IN	Tamaño da explosión
DDR_AXI_S_AWBURST[1:0]	IN	Tipo de explosión
DDR_AXI_S_AWLOCK[1:0]	IN	Tipo de bloqueo Este sinal proporciona información adicional sobre as características atómicas da transferencia
DDR_AXI_S_AWVALID	IN	Escribe o enderezo válido
DDR_AXI_S_WID[3:0]	IN	Escribir ID de datos tag
DDR_AXI_S_WDATA[63:0]	IN	Escribir datos
DDR_AXI_S_WSTRB[7:0]	IN	Escribe luces estroboscópicas
DDR_AXI_S_WLAST	IN	Escribe o último
DDR_AXI_S_WVALID	IN	Escritura válida
DDR_AXI_S_BREADY	IN	Escribe listo
DDR_AXI_S_ARID[3:0]	IN	Ler o ID do enderezo
DDR_AXI_S_ARADDR[31:0]	IN	Ler enderezo
DDR_AXI_S_ARLEN[3:0]	IN	Lonxitude da explosión
DDR_AXI_S_ARSIZE[1:0]	IN	Tamaño da explosión
DDR_AXI_S_ARBURST[1:0]	IN	Tipo de explosión
DDR_AXI_S_ARLOCK[1:0]	IN	Tipo de bloqueo
DDR_AXI_S_ARVALID	IN	Ler enderezo válido
DDR_AXI_S_RREADY	IN	Ler o enderezo listo

Táboa 3-2 • Interface de bus AXI Fabric Master (continuación)

Nome do porto	Dirección	Descrición
DDR_AXI_S_CORE_RESET_N	IN	Restablecemento global MDDR
DDR_AXI_S_RMW	IN	Indica se todos os bytes dun carril de 64 bits son válidos para todos os beats dunha transferencia AXI. 0: indica que todos os bytes de todas as pulsacións son válidos na ráfaga e que o controlador debería escribir comandos por defecto 1: indica que algúns bytes non son válidos e que o controlador debería utilizar os comandos RMW por defecto Este clasifícase como un sinal de banda lateral da canle de enderezos de escritura AXI e é válido co sinal AWVALID. Só se usa cando ECC está activado.

Interfaz de bus Fabric Master AHB0
Táboa 3-3 • Interface de bus Fabric Master AHB0

Nome do porto	Dirección	Descrición
DDR_AHB0_SHREADYOUT	FÓRA	AHBL escravo listo: cando está alto para unha escritura indica que o MDDR está listo para aceptar datos e cando está alto para unha lectura indica que os datos son válidos
DDR_AHB0_SHRESP	FÓRA	Estado de resposta AHBL: cando se eleva ao final dunha transacción, indica que a transacción completouse con erros. Cando se reduce ao final dunha transacción, indica que a transacción completouse con éxito.
DDR_AHB0_SHRDATA[31:0]	FÓRA	Datos de lectura AHBL: le os datos do escravo MDDR ao mestre de tecido
DDR_AHB0_SHSEL	IN	Selección de esclavo AHBL: cando se afirma, o MDDR é o escravo AHBL seleccionado actualmente no bus AHB de tecido
DDR_AHB0_SHADDR[31:0]	IN	Enderezo AHBL: enderezo de byte na interface AHBL
DDR_AHB0_SHBURST[2:0]	IN	Lonxitude de explosión AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica o tamaño da transferencia actual (só transaccións de 8/16/32 bytes)
DDR_AHB0_SHTRANS[1:0]	IN	Tipo de transferencia AHBL: indica o tipo de transferencia da transacción actual
DDR_AHB0_SHMASTLOCK	IN	Bloqueo AHBL: cando se afirma a transferencia actual forma parte dunha transacción bloqueada
DDR_AHB0_SHWRITE	IN	Escritura AHBL: cando alta indica que a transacción actual é unha escritura. Cando baixo indica que a transacción actual é unha lectura
DDR_AHB0_S_HREADY	IN	AHBL listo: cando está alto, indica que o MDDR está listo para aceptar unha nova transacción
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL write data: escribe datos desde o fabric master ao MDDR

Interfaz de bus Fabric Master AHB1
Táboa 3-4 • Interface de bus Fabric Master AHB1

Nome do porto	Dirección	Descrición
DDR_AHB1_SHREADYOUT	FÓRA	AHBL escravo listo: cando está alto para unha escritura indica que o MDDR está listo para aceptar datos e cando está alto para unha lectura indica que os datos son válidos
DDR_AHB1_SHRESP	FÓRA	Estado de resposta AHBL: cando se eleva ao final dunha transacción, indica que a transacción completouse con erros. Cando se reduce ao final dunha transacción, indica que a transacción completouse con éxito.
DDR_AHB1_SHRDATA[31:0]	FÓRA	Datos de lectura AHBL: le os datos do escravo MDDR ao mestre de tecido
DDR_AHB1_SHSEL	IN	Selección de esclavo AHBL: cando se afirma, o MDDR é o escravo AHBL seleccionado actualmente no bus AHB de tecido
DDR_AHB1_SHADDR[31:0]	IN	Enderezo AHBL: enderezo de byte na interface AHBL
DDR_AHB1_SHBURST[2:0]	IN	Lonxitude de explosión AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Tamaño de transferencia AHBL: indica o tamaño da transferencia actual (só transaccións de 8/16/32 bytes)
DDR_AHB1_SHTRANS[1:0]	IN	Tipo de transferencia AHBL: indica o tipo de transferencia da transacción actual
DDR_AHB1_SHMASTLOCK	IN	Bloqueo AHBL: cando se afirma a transferencia actual forma parte dunha transacción bloqueada
DDR_AHB1_SHWRITE	IN	Escritura AHBL: cando alta indica que a transacción actual é unha escritura. Cando baixo indica que a transacción actual é unha lectura.
DDR_AHB1_SHREADY	IN	AHBL listo: cando está alto, indica que o MDDR está listo para aceptar unha nova transacción
DDR_AHB1_SHWDATA[31:0]	IN	AHBL write data: escribe datos desde o fabric master ao MDDR

Interfaz de bus AXI en modo de controlador de memoria suave
Táboa 3-5 • Interface de bus AXI do modo de controlador de memoria suave

Nome do porto	Dirección	Descrición
SMC_AXI_M_WLAST	FÓRA	Escribe o último
SMC_AXI_M_WVALID	FÓRA	Escritura válida
SMC_AXI_M_AWLEN[3:0]	FÓRA	Lonxitude da explosión
SMC_AXI_M_AWBURST[1:0]	FÓRA	Tipo de explosión
SMC_AXI_M_BREADY	FÓRA	Resposta lista
SMC_AXI_M_AWVALID	FÓRA	Enderezo de escritura válido
SMC_AXI_M_AWID[3:0]	FÓRA	Escribir ID do enderezo
SMC_AXI_M_WDATA[63:0]	FÓRA	Escribir datos
SMC_AXI_M_ARVALID	FÓRA	Ler enderezo válido
SMC_AXI_M_WID[3:0]	FÓRA	Escribir ID de datos tag
SMC_AXI_M_WSTRB[7:0]	FÓRA	Escribe luces estroboscópicas
SMC_AXI_M_ARID[3:0]	FÓRA	Ler o ID do enderezo
SMC_AXI_M_ARADDR[31:0]	FÓRA	Ler enderezo
SMC_AXI_M_ARLEN[3:0]	FÓRA	Lonxitude da explosión
SMC_AXI_M_ARSIZE[1:0]	FÓRA	Tamaño da explosión
SMC_AXI_M_ARBURST[1:0]	FÓRA	Tipo de explosión
SMC_AXI_M_AWADDR[31:0]	FÓRA	Escribe o enderezo
SMC_AXI_M_RREADY	FÓRA	Ler o enderezo listo
SMC_AXI_M_AWSIZE[1:0]	FÓRA	Tamaño da explosión
SMC_AXI_M_AWLOCK[1:0]	FÓRA	Tipo de bloqueo Este sinal proporciona información adicional sobre as características atómicas da transferencia
SMC_AXI_M_ARLOCK[1:0]	FÓRA	Tipo de bloqueo
SMC_AXI_M_BID[3:0]	IN	ID de resposta
SMC_AXI_M_RID[3:0]	IN	Ler ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Ler a resposta
SMC_AXI_M_BRESP[1:0]	IN	Escribe resposta
SMC_AXI_M_AWREADY	IN	Escriba o enderezo listo
SMC_AXI_M_RDATA[63:0]	IN	Ler datos
SMC_AXI_M_WREADY	IN	Escribe listo
SMC_AXI_M_BVALID	IN	Escribir resposta válida
SMC_AXI_M_ARREADY	IN	Ler o enderezo listo
SMC_AXI_M_RLAST	IN	Read Last Este sinal indica a última transferencia nunha ráfaga de lectura
SMC_AXI_M_RVALID	IN	Ler Válido

Modo de controlador de memoria suave Interfaz de bus AHB0
Táboa 3-6 • Interface de bus AHB0 do modo de controlador de memoria suave

Nome do porto	Dirección	Descrición
SMC_AHB_M_HBURST[1:0]	FÓRA	Lonxitude de explosión AHBL
SMC_AHB_M_HTRANS[1:0]	FÓRA	Tipo de transferencia AHBL: indica o tipo de transferencia da transacción actual.
SMC_AHB_M_HMASTLOCK	FÓRA	Bloqueo AHBL: cando se afirma a transferencia actual forma parte dunha transacción bloqueada
SMC_AHB_M_HWRITE	FÓRA	AHBL write — Cando alto indica que a transacción actual é unha escritura. Cando baixo indica que a transacción actual é unha lectura
SMC_AHB_M_HSIZE[1:0]	FÓRA	Tamaño de transferencia AHBL: indica o tamaño da transferencia actual (só transaccións de 8/16/32 bytes)
SMC_AHB_M_HWDATA[31:0]	FÓRA	Datos de escritura AHBL: escribe datos desde o mestre MSS ao controlador de memoria suave de tela
SMC_AHB_M_HADDR[31:0]	FÓRA	Enderezo AHBL: enderezo de byte na interface AHBL
SMC_AHB_M_HRESP	IN	Estado de resposta AHBL: cando se eleva ao final dunha transacción, indica que a transacción completouse con erros. Cando se reduce ao final dunha transacción, indica que a transacción completouse con éxito
SMC_AHB_M_HRDATA[31:0]	IN	Datos de lectura AHBL: le os datos do controlador de memoria Soft fabric ao mestre MSS
SMC_AHB_M_HREADY	IN	AHBL ready: alto indica que o bus AHBL está preparado para aceptar unha nova transacción

Apoio ao produto

Microsemi SoC Products Group respalda os seus produtos con varios servizos de soporte, incluíndo o servizo de atención ao cliente, o centro de asistencia técnica ao cliente, un websitio web, correo electrónico e oficinas de vendas en todo o mundo. Este apéndice contén información sobre como contactar con Microsemi SoC Products Group e usar estes servizos de asistencia.
Atención ao cliente
Póñase en contacto co servizo de atención ao cliente para obter asistencia técnica sobre o produto, como prezos dos produtos, actualizacións de produtos, información de actualización, estado do pedido e autorización.
Desde América do Norte, chame ao 800.262.1060
Desde o resto do mundo, chame ao 650.318.4460
Fax, dende calquera parte do mundo, 650.318.8044
Centro de asistencia técnica al cliente
Microsemi SoC Products Group dota ao seu Centro de Soporte Técnico ao Cliente de enxeñeiros altamente cualificados que poden axudar a responder ás súas preguntas sobre hardware, software e deseño sobre os produtos Microsemi SoC. O Centro de Soporte Técnico ao Cliente dedica moito tempo a crear notas de aplicacións, respostas a preguntas habituais do ciclo de deseño, documentación de problemas coñecidos e varias preguntas frecuentes. Polo tanto, antes de contactar connosco, visite os nosos recursos en liña. É moi probable que xa respondamos ás túas preguntas.
Soporte técnico
Para obter asistencia de produtos Microsemi SoC, visite http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Websitio
Podes buscar unha variedade de información técnica e non técnica na páxina de inicio do Microsemi SoC Products Group, en www.microsemi.com/soc.
Contacto co Centro de Soporte Técnico ao Cliente
Enxeñeiros altamente cualificados están no Centro de Soporte Técnico. Pódese contactar co Centro de Soporte Técnico por correo electrónico ou a través do Microsemi SoC Products Group websitio.
Correo electrónico
Podes comunicar as túas preguntas técnicas ao noso enderezo de correo electrónico e recibir respostas por correo electrónico, fax ou teléfono. Ademais, se tes problemas de deseño, podes enviar o teu deseño por correo electrónico files para recibir asistencia. Monitorizamos constantemente a conta de correo electrónico durante todo o día. Cando nos envíes a túa solicitude, asegúrate de incluír o teu nome completo, o nome da empresa e a túa información de contacto para un procesamento eficiente da túa solicitude.
O enderezo de correo electrónico do soporte técnico é soc_tech@microsemi.com.
Os meus casos
Os clientes de Microsemi SoC Products Group poden enviar e rastrexar casos técnicos en liña accedendo a Os meus casos.
Fóra dos EUA
Os clientes que necesiten axuda fóra das zonas horarias dos Estados Unidos poden contactar co soporte técnico por correo electrónico (soc_tech@microsemi.com) ou póñase en contacto cunha oficina de vendas local.
Visita Acerca de nós para obter listas de oficinas de vendas e contactos corporativos.
As listas de oficinas de vendas pódense consultar en www.microsemi.com/soc/company/contact/default.aspx.
Soporte técnico ITAR
Para obter asistencia técnica sobre FPGA RH e RT reguladas polo Regulamento Internacional de Tráfico de Armas (ITAR), póñase en contacto connosco a través de soc_tech_itar@microsemi.com. Alternativamente, dentro dos meus casos, seleccione Si na lista despregable ITAR. Para obter unha lista completa de Microsemi FPGA reguladas por ITAR, visite o ITAR web páxina.

Sobre Microsemi
Microsemi Corporation (Nasdaq: MSCC) ofrece unha carteira completa de solucións de sistemas e semicondutores para comunicacións, defensa e seguridade, aeroespacial e mercados industriais. Os produtos inclúen circuítos integrados de sinais mixtos analóxicos de alto rendemento e endurecidos pola radiación, FPGA, SoC e ASIC; produtos de xestión de enerxía; dispositivos de temporización e sincronización e solucións horarias precisas, establecendo o estándar mundial para o tempo; dispositivos de procesamento de voz; solucións de RF; compoñentes discretos; Solucións de almacenamento e comunicación empresarial, tecnoloxías de seguridade e anti-t escalablesamper produtos; solucións Ethernet; Circuitos integrados de alimentación por Ethernet e intervalos medios; así como capacidades e servizos de deseño personalizado. Microsemi ten a súa sede en Aliso Viejo, California, e ten aproximadamente 4,800 empregados en todo o mundo. Máis información en www.microsemi.com.
Microsemi non fai ningunha garantía, representación ou garantía sobre a información contida aquí ou a idoneidade dos seus produtos e servizos para ningún propósito particular, nin Microsemi asume ningunha responsabilidade derivada da aplicación ou uso de calquera produto ou circuíto. Os produtos que se venden a continuación e calquera outro produto vendido por Microsemi foron sometidos a probas limitadas e non deben usarse xunto con equipos ou aplicacións de misión crítica. Crese que todas as especificacións de rendemento son fiables, pero non se verifican, e o comprador debe realizar e completar todas as probas de rendemento e outras probas dos produtos, só e xunto con calquera produto final ou instalado en calquera. O comprador non dependerá de ningún dato e especificacións de rendemento ou parámetros proporcionados por Microsemi. É responsabilidade do comprador determinar de forma independente a idoneidade de calquera produto e probalo e verificalo. A información proporcionada por Microsemi a continuación ofrécese "tal e como está, onde está" e con todos os fallos, e todo o risco asociado a dita información correspóndelle enteiramente ao comprador. Microsemi non concede, de forma explícita ou implícita, a ningunha parte ningún dereito de patente, licenza ou calquera outro dereito de PI, xa sexa con respecto a dita información en si ou a calquera cousa descrita por dita información. A información proporcionada neste documento é propiedade de Microsemi, e Microsemi resérvase o dereito de facer calquera cambio na información deste documento ou en calquera produto e servizo en calquera momento sen previo aviso.

Sede Corporativa Microsemi
One Enterprise, Aliso Viejo,
CA 92656 EUA
Dentro dos EUA: +1 800-713-4113
Fóra dos EUA: +1 949-380-6100
Vendas: +1 949-380-6136
Fax: +1 949-215-4996
Correo electrónico: sales.support@microsemi.com

©2016 Microsemi Corporation. Todos os dereitos reservados. Microsemi e o logotipo de Microsemi son marcas comerciais de Microsemi Corporation. Todas as outras marcas comerciais e marcas de servizo son propiedade dos seus respectivos propietarios.

5-02-00377-5/11.16

Documentos/Recursos

Configuración do controlador Microsemi SmartFusion2 MSS DDR [pdfGuía do usuario Configuración do controlador SmartFusion2 MSS DDR, SmartFusion2 MSS, Configuración do controlador DDR, Configuración do controlador

Referencias

• Manual de usuario