SmartFusion2 MSS
Konfiguracja kontrolera DDR
Libero SoC v11.6 i nowsze
Wstęp
SmartFusion2 MSS ma wbudowany kontroler DDR. Ten kontroler DDR jest przeznaczony do kontrolowania pozaukładowej pamięci DDR. Dostęp do kontrolera MDDR można uzyskać zarówno z MSS, jak iz sieci szkieletowej FPGA. Ponadto kontroler DDR można również ominąć, zapewniając dodatkowy interfejs do struktury FPGA (Soft Controller Mode (SMC)).
Aby w pełni skonfigurować kontroler MSS DDR należy:
- Wybierz ścieżkę danych za pomocą Konfiguratora MDDR.
- Ustaw wartości rejestrów dla rejestrów kontrolera DDR.
- Wybierz częstotliwość taktowania pamięci DDR oraz stosunek częstotliwości taktowania FPGA do MDDR (w razie potrzeby) za pomocą konfiguratora MSS CCC.
- Podłącz interfejs konfiguracyjny APB kontrolera zgodnie z definicją rozwiązania do inicjalizacji urządzeń peryferyjnych. Aby zapoznać się z obwodami inicjalizacji MDDR zbudowanymi przez firmę System Builder, patrz „Ścieżka konfiguracji MSS DDR” na stronie 13 i Rysunek 2-7.
Można również zbudować własny obwód inicjujący przy użyciu autonomicznej inicjalizacji urządzeń peryferyjnych (nie przez program System Builder). Patrz Podręcznik użytkownika inicjalizacji autonomicznego urządzenia peryferyjnego SmartFusion2.
Konfigurator MDDR
Konfigurator MDDR służy do konfigurowania ogólnej ścieżki danych i parametrów zewnętrznej pamięci DDR dla kontrolera MSS DDR.
Zakładka Ogólne określa ustawienia interfejsu pamięci i sieci szkieletowej (rysunek 1-1).
Ustawienia pamięci
Wprowadź czas ustalania pamięci DDR. Jest to czas potrzebny do zainicjowania pamięci DDR. Wartość domyślna to 200 us. Sprawdź arkusz danych pamięci DDR, aby wprowadzić prawidłową wartość.
Użyj ustawień pamięci, aby skonfigurować opcje pamięci w MDDR.
- Typ pamięci — LPDDR, DDR2 lub DDR3
- Szerokość danych — 32-bitowe, 16-bitowe lub 8-bitowe
- SECDED Włączone ECC – WŁ. lub WYŁ
- Schemat arbitrażu – Typ-0, Typ-1, Typ-2,Typ-3
- Identyfikator najwyższego priorytetu — prawidłowe wartości to od 0 do 15
- Szerokość adresu (bity) — w arkuszu danych pamięci DDR podano liczbę bitów adresu wiersza, banku i kolumny dla używanej pamięci LPDDR/DDR2/DDR3. wybierz z rozwijanego menu odpowiednią wartość dla wierszy/banków/kolumn zgodnie z arkuszem danych pamięci LPDDR/DDR2/DDR3.
Notatka: Liczba na rozwijanej liście odnosi się do liczby bitów adresu, a nie do bezwzględnej liczby wierszy/banków/kolumn. na przykładample, jeśli twoja pamięć DDR ma 4 banki, wybierz 2 (2 ²=4) dla banków. Jeśli twoja pamięć DDR ma 8 banków, wybierz banki 3 (2³ = 8).
Ustawienia interfejsu sieci szkieletowej
Domyślnie twardy procesor Cortex-M3 jest skonfigurowany do uzyskiwania dostępu do kontrolera DDR. Można również zezwolić modułowi Fabric Master na dostęp do kontrolera DDR, zaznaczając pole wyboru Fabric Interface Setting. W takim przypadku możesz wybrać jedną z następujących opcji:
- Użyj interfejsu AXI — Fabric Master uzyskuje dostęp do kontrolera DDR za pośrednictwem 64-bitowego interfejsu AXI.
- Użyj pojedynczego interfejsu AHBLite — Master tkaniny uzyskuje dostęp do kontrolera DDR za pośrednictwem pojedynczego 32-bitowego interfejsu AHB.
- Korzystaj z dwóch interfejsów AHBLite — dwa moduły główne sieci szkieletowej uzyskują dostęp do kontrolera DDR za pomocą dwóch 32-bitowych interfejsów AHB.
Konfiguracja view (Rysunek 1-1) aktualizuje się zgodnie z wyborem interfejsu sieci szkieletowej.
Siła napędu we/wy (tylko DDR2 i DDR3)
Wybierz jedną z następujących mocy dysku dla swoich wejść/wyjść DDR:
- Połowa mocy napędu
- Pełna siła napędowa
Libero SoC ustala standard DDR I/O dla twojego systemu MDDR w oparciu o typ pamięci DDR i siłę napędów I/O (jak pokazano w Tabeli 1-1).
Tabela 1-1 • Siła napędu we/wy i typ pamięci DDR
| Typ pamięci DDR | Napęd połowy siły | Pełen napęd siłowy |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Standard IO (tylko LPDDR)
Wybierz jedną z następujących opcji:
- LVCMOS18 (najniższa moc) dla standardu LVCMOS 1.8 V IO. Używany w typowych aplikacjach LPDDR1.
- LPDDRI Uwaga: Zanim wybierzesz ten standard, upewnij się, że Twoja płyta obsługuje ten standard. Musisz użyć tej opcji, jeśli celujesz w płyty M2S-EVAL-KIT lub SF2-STARTER-KIT. Standardy LPDDRI IO wymagają zainstalowania na płycie rezystora IMP_CALIB.
Kalibracja IO (tylko LPDDR)
Wybierz jedną z następujących opcji podczas korzystania ze standardu LVCMOS18 IO:
- On
- Wył. (typowe)
Kalibracja WŁĄCZONA i WYŁĄCZONA opcjonalnie kontroluje użycie bloku kalibracyjnego IO, który kalibruje sterowniki IO do zewnętrznego rezystora. Gdy jest WYŁĄCZONE, urządzenie wykorzystuje wstępnie ustawioną regulację sterownika IO.
Gdy jest włączony, wymaga zainstalowania na płytce drukowanej rezystora IMP_CALIB o impedancji 150 omów.
Służy do kalibracji IO do charakterystyki PCB. Jednak po ustawieniu na ON należy zainstalować rezystor, w przeciwnym razie kontroler pamięci nie zostanie zainicjowany.
Aby uzyskać więcej informacji, zapoznaj się z wytycznymi dotyczącymi projektowania płytek AC393-SmartFusion2 i IGLOO2.
Notatka oraz Podręcznik użytkownika interfejsów SmartFusion2 SoC FPGA High Speed DDR.
Konfiguracja kontrolera MDDR
W przypadku korzystania z kontrolera MSS DDR w celu uzyskania dostępu do zewnętrznej pamięci DDR kontroler DDR musi zostać skonfigurowany w czasie wykonywania. Odbywa się to poprzez zapisywanie danych konfiguracyjnych do dedykowanych rejestrów konfiguracyjnych kontrolera DDR. Te dane konfiguracyjne zależą od charakterystyki zewnętrznej pamięci DDR i Twojej aplikacji. W tej sekcji opisano sposób wprowadzania tych parametrów konfiguracyjnych w konfiguratorze kontrolera MSS DDR oraz sposób zarządzania danymi konfiguracyjnymi w ramach ogólnego rozwiązania do inicjalizacji urządzeń peryferyjnych.
Rejestry kontrolne MSS DDR
Kontroler MSS DDR ma zestaw rejestrów, które należy skonfigurować w czasie wykonywania. Wartości konfiguracyjne dla tych rejestrów reprezentują różne parametry, takie jak tryb DDR, szerokość PHY, tryb serii i ECC. Aby uzyskać szczegółowe informacje na temat rejestrów konfiguracyjnych kontrolera DDR, zapoznaj się z Podręcznikiem użytkownika interfejsów SmartFusion2 SoC FPGA High Speed DDR.
Konfiguracja rejestrów MDDR
Użyj kart Inicjalizacja pamięci (Rysunek 2-1, Rysunek 2-2 i Rysunek 2-3) oraz Taktowanie pamięci (Rysunek 2-4), aby wprowadzić parametry odpowiadające używanej pamięci DDR i aplikacji. Wartości wprowadzone w tych zakładkach są automatycznie tłumaczone na odpowiednie wartości rejestru. Po kliknięciu określonego parametru odpowiadający mu rejestr jest opisany w okienku Opis rejestru (dolna część na rysunku 1-1 na stronie 4).
Inicjalizacja pamięci
Karta Inicjalizacja pamięci umożliwia skonfigurowanie sposobów inicjowania pamięci LPDDR/DDR2/DDR3. Menu i opcje dostępne na karcie Inicjowanie pamięci różnią się w zależności od typu używanej pamięci DDR (LPDDR/DDR2/DDR3). Podczas konfigurowania opcji zapoznaj się z arkuszem danych pamięci DDR. Gdy zmieniasz lub wprowadzasz wartość, w okienku Opis rejestru wyświetlana jest nazwa rejestru i wartość rejestru, która jest aktualizowana. Nieprawidłowe wartości są oznaczane jako ostrzeżenia. Rysunek 2-1, Rysunek 2-2 i Rysunek 2-3 przedstawiają zakładkę Inicjalizacja odpowiednio dla LPDDR, DDR2 i DDR3.
- Tryb pomiaru czasu — wybierz tryb pomiaru czasu 1T lub 2T. W trybie 1T (tryb domyślny) kontroler DDR może wydawać nowe polecenie w każdym cyklu zegara. W trybie taktowania 2T kontroler DDR utrzymuje adres i szynę poleceń ważne przez dwa cykle zegara. Zmniejsza to wydajność magistrali do jednego polecenia na dwa zegary, ale podwaja ilość czasu konfiguracji i wstrzymania.
- Automatyczne odświeżanie częściowej tablicy (tylko LPDDR). Ta funkcja służy do oszczędzania energii dla LPDDR.
Wybierz jedną z następujących opcji, aby kontroler odświeżył ilość pamięci podczas samoodświeżania:
– Pełna tablica: Banki 0, 1,2 i 3
– Połowa tablicy: Banki 0 i 1
– Tablica ćwiartkowa: Bank 0
– Tablica jednej ósmej: Bank 0 z adresem wiersza MSB=0
– Tablica szesnasta: Bank 0 z adresem wiersza MSB i MSB-1 oba równe 0.
W przypadku wszystkich innych opcji podczas konfigurowania opcji zapoznaj się z arkuszem danych pamięci DDR.
Czas pamięci
Ta karta umożliwia skonfigurowanie parametrów taktowania pamięci. Zapoznaj się z arkuszem danych swojej pamięci LPDDR/DDR2/DDR3 podczas konfigurowania parametrów taktowania pamięci.
Gdy zmieniasz lub wprowadzasz wartość, w okienku Opis rejestru wyświetlana jest nazwa rejestru i wartość rejestru, która jest aktualizowana. Nieprawidłowe wartości są oznaczane jako ostrzeżenia.
Importowanie konfiguracji DDR Files
Oprócz wprowadzania parametrów pamięci DDR za pomocą zakładek Memory Initialization i Timing można importować wartości rejestrów DDR z file. W tym celu kliknij przycisk Importuj konfigurację i przejdź do tekstu file zawierające nazwy i wartości rejestrów DDR. Rysunek 2-5 przedstawia składnię konfiguracji importu.
Notatka: Jeśli zdecydujesz się zaimportować wartości rejestrów zamiast wprowadzać je za pomocą GUI, musisz określić wszystkie niezbędne wartości rejestrów. Szczegółowe informacje można znaleźć w Podręczniku użytkownika interfejsów SmartFusion2 SoC FPGA High Speed DDR.
Eksportowanie konfiguracji DDR Files
Możesz także wyeksportować aktualne dane konfiguracyjne rejestru do pliku tekstowego file. Ten file będzie zawierał wartości rejestrów, które zaimportowałeś (jeśli istnieją), jak również te, które zostały obliczone na podstawie parametrów GUI wprowadzonych w tym oknie dialogowym.
Jeśli chcesz cofnąć zmiany wprowadzone w konfiguracji rejestru DDR, możesz to zrobić za pomocą opcji Przywróć domyślne. Należy pamiętać, że spowoduje to usunięcie wszystkich danych konfiguracyjnych rejestru i należy ponownie zaimportować lub wprowadzić te dane. Dane zostaną zresetowane do wartości resetu sprzętowego.
Wygenerowane dane
Kliknij OK, aby wygenerować konfigurację. Na podstawie danych wprowadzonych w zakładkach Ogólne, Taktowanie pamięci i Inicjalizacja pamięci program MDDR Configurator oblicza wartości dla wszystkich rejestrów konfiguracyjnych DDR i eksportuje te wartości do projektu oprogramowania układowego i symulacji fileS. Eksportowane file składnia jest pokazana na rysunku 2-6.
Oprogramowanie sprzętowe
Podczas generowania SmartDesign, następujące files są generowane w /firmware/drivers_config/sys_config katalog. Te files są wymagane do prawidłowej kompilacji rdzenia oprogramowania układowego CMSIS i zawierają informacje dotyczące bieżącego projektu, w tym dane konfiguracji urządzeń peryferyjnych i informacje o konfiguracji zegara dla MSS. Nie edytuj tych files ręcznie, ponieważ są one odtwarzane za każdym razem, gdy ponownie generowany jest projekt główny.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – dane konfiguracyjne MDDR.
- Sys_config_fddr_define.h – dane konfiguracyjne FDDR.
- sys_config_mss_clocks.h – konfiguracja zegarów MSS
Symulacja
Podczas generowania SmartDesign powiązanego z Twoim MSS, następująca symulacja files są generowane w /symulacja katalog:
- test.bfm – BFM najwyższego poziomu file która jest najpierw „wykonywana” podczas dowolnej symulacji, która sprawdza działanie procesora Cortex-M2 SmartFusion3 MSS. Wykonuje w tej kolejności pliki peryferyjne_init.bfm i user.bfm.
- peryferia_init.bfm – Zawiera procedurę BFM, która emuluje funkcję CMSIS::SystemInit() uruchomioną na rdzeniu Cortex-M3 przed wejściem do procedury main(). Zasadniczo kopiuje dane konfiguracyjne dla każdego urządzenia peryferyjnego użytego w projekcie do odpowiednich rejestrów konfiguracji urządzeń peryferyjnych, a następnie czeka, aż wszystkie urządzenia peryferyjne będą gotowe, zanim stwierdzi, że użytkownik może z nich korzystać.
- MDDR_init.bfm — Zawiera polecenia zapisu BFM, które symulują zapis danych rejestru konfiguracyjnego MSS DDR, które wprowadziłeś (za pomocą powyższego okna dialogowego Edytuj rejestry) do rejestrów kontrolera DDR.
- user.bfm – Przeznaczony do poleceń użytkownika. Możesz symulować ścieżkę danych, dodając do tego własne polecenia BFM file. Komendy w tym file zostanie „uruchomiony” po zakończeniu działania pliku peryferyjny_init.bfm.
Korzystanie z files powyżej, ścieżka konfiguracji jest symulowana automatycznie. Wystarczy edytować plik user.bfm file do symulacji ścieżki danych. Nie edytuj pliku test.bfm, peryferia_init.bfm ani MDDR_init.bfm files jak te files są tworzone ponownie za każdym razem, gdy ponownie generowany jest projekt główny.
Ścieżka konfiguracji MSS DDR
Rozwiązanie do inicjalizacji urządzeń peryferyjnych wymaga, oprócz określenia wartości rejestru konfiguracyjnego MSS DDR, skonfigurowania ścieżki danych konfiguracyjnych APB w MSS (FIC_2). Funkcja SystemInit() zapisuje dane do rejestrów konfiguracyjnych MDDR poprzez interfejs FIC_2 APB.
Notatka: Jeśli korzystasz z programu System Builder, ścieżka konfiguracji jest ustawiana i łączona automatycznie.
Aby skonfigurować interfejs FIC_2:
- Otwórz okno dialogowe konfiguratora FIC_2 (Rysunek 2-7) z konfiguratora MSS.
- Wybierz opcję Inicjuj urządzenia peryferyjne za pomocą Cortex-M3.
- Upewnij się, że MSS DDR jest zaznaczone, podobnie jak bloki Fabric DDR/SERDES, jeśli ich używasz.
- Kliknij OK, aby zapisać ustawienia. Spowoduje to odsłonięcie portów konfiguracyjnych FIC_2 (interfejsy zegara, resetowania i magistrali APB), jak pokazano na rysunku 2-8.
- Wygeneruj plik MSS. Porty FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK i FIC_2_APB_M_RESET_N) są teraz widoczne w interfejsie MSS i można je podłączyć do CoreConfigP i CoreResetP zgodnie ze specyfikacją rozwiązania do inicjalizacji urządzeń peryferyjnych.
Aby uzyskać szczegółowe informacje na temat konfigurowania i podłączania rdzeni CoreConfigP i CoreResetP, zapoznaj się z podręcznikiem użytkownika dotyczącym inicjalizacji urządzeń peryferyjnych.
Opis portu
Interfejs DDR PHY
Tabela 3-1 • Interfejs DDR PHY
| Nazwa portu | Kierunek | Opis |
| MDDR_CAS_N | NA ZEWNĄTRZ | KASY DRAM |
| MDDR_CKE | NA ZEWNĄTRZ | CKE DRAM |
| MDDR_CLK | NA ZEWNĄTRZ | Zegar, strona P |
| MDDR_CLK_N | NA ZEWNĄTRZ | Zegar, strona N |
| MDDR_CS_N | NA ZEWNĄTRZ | DRAM CSN |
| MDDR_ODT | NA ZEWNĄTRZ | DRAM ODT |
| MDDR_RAS_N | NA ZEWNĄTRZ | DRAM RASN |
| MDDR_RESET_N | NA ZEWNĄTRZ | Reset DRAM dla DDR3. Zignoruj ten sygnał dla interfejsów LPDDR i DDR2. Oznacz go jako nieużywany dla interfejsów LPDDR i DDR2. |
| MDDR_WE_N | NA ZEWNĄTRZ | DRAM WEN |
| MDDR_ADDR[15:0] | NA ZEWNĄTRZ | Bity adresu Dram |
| MDDR_BA[2:0] | NA ZEWNĄTRZ | Adres banku Dram |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | WEJŚCIE | Dramowa maska danych |
| MDDR_DQS ([3:0]/[1:0]/[0]) | WEJŚCIE | Wejście/wyjście stroboskopowe danych Dram – strona P |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | WEJŚCIE | Dram Data Stroboskopowe wejście/wyjście – strona N |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | WEJŚCIE | Wejście/wyjście danych DRAM |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO w sygnale |
| MDDR_DQS_TMATCH_0_OUT | NA ZEWNĄTRZ | Sygnał wyjściowy FIFO |
| MDDR_DQS_TMATCH_1_IN | IN | Sygnał FIFO (tylko 32-bitowy) |
| MDDR_DQS_TMATCH_1_OUT | NA ZEWNĄTRZ | Sygnał wyjściowy FIFO (tylko 32-bitowy) |
| MDDR_DM_RDQS_ECC | WEJŚCIE | Maska danych Dram ECC |
| MDDR_DQS_ECC | WEJŚCIE | Dram ECC Data Strobe Input/Output – strona P |
| MDDR_DQS_ECC_N | WEJŚCIE | Dram ECC Data Strobe Input/Output – strona N |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | WEJŚCIE | Wejście/wyjście danych DRAM ECC |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO w sygnale |
| MDDR_DQS_TMATCH_ECC_OUT | NA ZEWNĄTRZ | Sygnał wyjściowy ECC FIFO (tylko 32-bitowy) |
Notatka: Szerokości portów dla niektórych portów zmieniają się w zależności od wyboru szerokości PHY. Notacja „[a:0]/[b:0]/[c:0]” jest używana do oznaczenia takich portów, gdzie „[a:0]” odnosi się do szerokości portu, gdy wybrana jest 32-bitowa szerokość PHY , „[b:0]” odpowiada 16-bitowej szerokości PHY, a „[c:0]” odpowiada 8-bitowej szerokości PHY.
Interfejs magistrali Fabric Master AXI
Tabela 3-2 • Interfejs magistrali Fabric Master AXI
| Nazwa portu | Kierunek | Opis |
| DDR_AXI_S_AWREADY | NA ZEWNĄTRZ | Wpisz adres gotowy |
| DDR_AXI_S_WREADY | NA ZEWNĄTRZ | Wpisz adres gotowy |
| DDR_AXI_S_BID[3:0] | NA ZEWNĄTRZ | Identyfikator odpowiedzi |
| DDR_AXI_S_BRESP[1:0] | NA ZEWNĄTRZ | Napisz odpowiedź |
| DDR_AXI_S_BWAŻNY | NA ZEWNĄTRZ | Zapisz odpowiedź poprawną |
| DDR_AXI_S_ARREADY | NA ZEWNĄTRZ | Odczyt adresu gotowy |
| DDR_AXI_S_RID[3:0] | NA ZEWNĄTRZ | Przeczytaj identyfikator Tag |
| DDR_AXI_S_RRESP[1:0] | NA ZEWNĄTRZ | Przeczytaj odpowiedź |
| DDR_AXI_S_RDATA[63:0] | NA ZEWNĄTRZ | Przeczytaj dane |
| DDR_AXI_S_RLAST | NA ZEWNĄTRZ | Ostatni odczyt Ten sygnał wskazuje ostatni transfer w serii odczytu |
| DDR_AXI_S_RVALID | NA ZEWNĄTRZ | Odczyt adresu ważny |
| DDR_AXI_S_AWID[3:0] | IN | Zapisz identyfikator adresu |
| DDR_AXI_S_AWADDR[31:0] | IN | Napisz adres |
| DDR_AXI_S_AWLEN[3:0] | IN | Długość wybuchu |
| DDR_AXI_S_AWSIZE[1:0] | IN | Rozmiar wybuchu |
| DDR_AXI_S_AWBURST[1:0] | IN | Typ wybuchu |
| DDR_AXI_S_AWLOCK[1:0] | IN | Typ blokady Ten sygnał dostarcza dodatkowych informacji o charakterystyce atomowej transferu |
| DDR_AXI_S_AWWAŻNY | IN | Wpisz adres poprawny |
| DDR_AXI_S_WID[3:0] | IN | Zapisz identyfikator danych tag |
| DDR_AXI_S_WDATA[63:0] | IN | Zapisz dane |
| DDR_AXI_S_WSTRB[7:0] | IN | Napisz stroboskopy |
| DDR_AXI_S_WLAST | IN | Napisz ostatni |
| DDR_AXI_S_WWAŻNY | IN | Napisz poprawnie |
| DDR_AXI_S_BREADY | IN | Napisz gotowe |
| DDR_AXI_S_ARID[3:0] | IN | Przeczytaj identyfikator adresu |
| DDR_AXI_S_ARADDR[31:0] | IN | Przeczytaj adres |
| DDR_AXI_S_ARLEN[3:0] | IN | Długość wybuchu |
| DDR_AXI_S_ARSIZE[1:0] | IN | Rozmiar wybuchu |
| DDR_AXI_S_ARBURST[1:0] | IN | Typ wybuchu |
| DDR_AXI_S_ARLOCK[1:0] | IN | Typ zamka |
| DDR_AXI_S_ARVALID | IN | Odczyt adresu ważny |
| DDR_AXI_S_RREADY | IN | Odczyt adresu gotowy |
Tabela 3-2 • Interfejs magistrali Fabric Master AXI (ciąg dalszy)
| Nazwa portu | Kierunek | Opis |
| DDR_AXI_S_CORE_RESET_N | IN | Globalny reset MDDR |
| DDR_AXI_S_RMW | IN | Wskazuje, czy wszystkie bajty 64-bitowego pasa są ważne dla wszystkich uderzeń transferu AXI. 0: Wskazuje, że wszystkie bajty we wszystkich uderzeniach są ważne w serii, a kontroler powinien domyślnie zapisywać polecenia 1: Wskazuje, że niektóre bajty są nieprawidłowe i kontroler powinien domyślnie wykonywać polecenia RMW Jest to klasyfikowane jako sygnał wstęgi bocznej kanału adresu zapisu AXI i jest ważne z sygnałem AWVALID. Używane tylko wtedy, gdy włączone jest ECC. |
Interfejs magistrali Fabric Master AHB0
Tabela 3-3 • Interfejs magistrali Fabric Master AHB0
| Nazwa portu | Kierunek | Opis |
| DDR_AHB0_SHREADYOUT | NA ZEWNĄTRZ | Slave AHBL gotowy – Stan wysoki do zapisu wskazuje, że MDDR jest gotowy do przyjęcia danych, a stan wysoki do odczytu oznacza, że dane są prawidłowe |
| DDR_AHB0_SHRESP | NA ZEWNĄTRZ | Status odpowiedzi AHBL — Wysoki poziom na końcu transakcji wskazuje, że transakcja została zakończona z błędami. Niski poziom na końcu transakcji wskazuje, że transakcja zakończyła się pomyślnie. |
| DDR_AHB0_SHRDATA[31:0] | NA ZEWNĄTRZ | Odczyt danych AHBL – Odczyt danych z urządzenia podrzędnego MDDR do wzorca tkaniny |
| DDR_AHB0_SHSEL | IN | Wybór urządzenia podrzędnego AHBL — po potwierdzeniu MDDR jest aktualnie wybranym urządzeniem podrzędnym AHBL na szynie AHB tkaniny |
| DDR_AHB0_SHADDR[31:0] | IN | Adres AHBL – adres bajtowy na interfejsie AHBL |
| DDR_AHB0_SHBURST[2:0] | IN | Długość wybuchu AHBL |
| DDR_AHB0_SHSIZE[1:0] | IN | Rozmiar transferu AHBL – Wskazuje rozmiar bieżącego transferu (tylko transakcje 8/16/32 bajtów) |
| DDR_AHB0_SHTRANS[1:0] | IN | Typ przelewu AHBL – Wskazuje typ przelewu bieżącej transakcji |
| DDR_AHB0_SHMASTLOCK | IN | Blokada AHBL – po zatwierdzeniu bieżący przelew jest częścią zablokowanej transakcji |
| DDR_AHB0_SHWRITE | IN | Zapis AHBL – Stan wysoki wskazuje, że bieżąca transakcja jest zapisem. Gdy niski wskazuje, że bieżąca transakcja jest odczytem |
| DDR_AHB0_S_HREADY | IN | Gotowy AHBL – Wysoki poziom wskazuje, że MDDR jest gotowy do przyjęcia nowej transakcji |
| DDR_AHB0_S_HWDATA[31:0] | IN | Dane zapisu AHBL — zapisywanie danych z wzorca tkaniny do MDDR |
Interfejs magistrali Fabric Master AHB1
Tabela 3-4 • Interfejs magistrali Fabric Master AHB1
| Nazwa portu | Kierunek | Opis |
| DDR_AHB1_SHREADYOUT | NA ZEWNĄTRZ | Slave AHBL gotowy – Stan wysoki do zapisu wskazuje, że MDDR jest gotowy do przyjęcia danych, a stan wysoki do odczytu oznacza, że dane są prawidłowe |
| DDR_AHB1_SHRESP | NA ZEWNĄTRZ | Status odpowiedzi AHBL — Wysoki poziom na końcu transakcji wskazuje, że transakcja została zakończona z błędami. Niski poziom na końcu transakcji wskazuje, że transakcja zakończyła się pomyślnie. |
| DDR_AHB1_SHRDATA[31:0] | NA ZEWNĄTRZ | Odczyt danych AHBL – Odczyt danych z urządzenia podrzędnego MDDR do wzorca tkaniny |
| DDR_AHB1_SHSEL | IN | Wybór urządzenia podrzędnego AHBL — po potwierdzeniu MDDR jest aktualnie wybranym urządzeniem podrzędnym AHBL na szynie AHB tkaniny |
| DDR_AHB1_SHADDR[31:0] | IN | Adres AHBL – adres bajtowy na interfejsie AHBL |
| DDR_AHB1_SHBURST[2:0] | IN | Długość wybuchu AHBL |
| DDR_AHB1_SHSIZE[1:0] | IN | Rozmiar transferu AHBL – Wskazuje rozmiar bieżącego transferu (tylko transakcje 8/16/32 bajtów) |
| DDR_AHB1_SHTRANS[1:0] | IN | Typ przelewu AHBL – Wskazuje typ przelewu bieżącej transakcji |
| DDR_AHB1_SHMASTLOCK | IN | Blokada AHBL – po zatwierdzeniu bieżący przelew jest częścią zablokowanej transakcji |
| DDR_AHB1_SHWRITE | IN | Zapis AHBL – Stan wysoki wskazuje, że bieżąca transakcja jest zapisem. Gdy niski wskazuje, że bieżąca transakcja jest odczytem. |
| DDR_AHB1_SHREADY | IN | Gotowy AHBL – Wysoki poziom wskazuje, że MDDR jest gotowy do przyjęcia nowej transakcji |
| DDR_AHB1_SHWDATA[31:0] | IN | Dane zapisu AHBL — zapisywanie danych z wzorca tkaniny do MDDR |
Tryb miękkiego kontrolera pamięci Interfejs magistrali AXI
Tabela 3-5 • Tryb kontrolera pamięci programowej Interfejs magistrali AXI
| Nazwa portu | Kierunek | Opis |
| SMC_AXI_M_WLAST | NA ZEWNĄTRZ | Napisz ostatni |
| SMC_AXI_M_WWAŻNY | NA ZEWNĄTRZ | Napisz poprawnie |
| SMC_AXI_M_AWLEN[3:0] | NA ZEWNĄTRZ | Długość wybuchu |
| SMC_AXI_M_AWBURST[1:0] | NA ZEWNĄTRZ | Typ wybuchu |
| SMC_AXI_M_BREADY | NA ZEWNĄTRZ | Odpowiedź gotowa |
| SMC_AXI_M_AWPRAWIDŁOWY | NA ZEWNĄTRZ | Zapisz adres ważny |
| SMC_AXI_M_AWID[3:0] | NA ZEWNĄTRZ | Zapisz identyfikator adresu |
| SMC_AXI_M_WDATA[63:0] | NA ZEWNĄTRZ | Zapisz dane |
| SMC_AXI_M_ARVALID | NA ZEWNĄTRZ | Odczyt adresu ważny |
| SMC_AXI_M_WID[3:0] | NA ZEWNĄTRZ | Zapisz identyfikator danych tag |
| SMC_AXI_M_WSTRB[7:0] | NA ZEWNĄTRZ | Napisz stroboskopy |
| SMC_AXI_M_ARID[3:0] | NA ZEWNĄTRZ | Przeczytaj identyfikator adresu |
| SMC_AXI_M_ARADDR[31:0] | NA ZEWNĄTRZ | Przeczytaj adres |
| SMC_AXI_M_ARLEN[3:0] | NA ZEWNĄTRZ | Długość wybuchu |
| SMC_AXI_M_ARSIZE[1:0] | NA ZEWNĄTRZ | Rozmiar wybuchu |
| SMC_AXI_M_ARBURST[1:0] | NA ZEWNĄTRZ | Typ wybuchu |
| SMC_AXI_M_AWADDR[31:0] | NA ZEWNĄTRZ | Napisz adres |
| SMC_AXI_M_RREADY | NA ZEWNĄTRZ | Odczyt adresu gotowy |
| SMC_AXI_M_AWSIZE[1:0] | NA ZEWNĄTRZ | Rozmiar wybuchu |
| SMC_AXI_M_AWLOCK[1:0] | NA ZEWNĄTRZ | Typ blokady Ten sygnał dostarcza dodatkowych informacji o charakterystyce atomowej transferu |
| SMC_AXI_M_ARLOCK[1:0] | NA ZEWNĄTRZ | Typ zamka |
| SMC_AXI_M_BID[3:0] | IN | Identyfikator odpowiedzi |
| SMC_AXI_M_RID[3:0] | IN | Przeczytaj identyfikator Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Przeczytaj odpowiedź |
| SMC_AXI_M_BRESP[1:0] | IN | Napisz odpowiedź |
| SMC_AXI_M_AWREADY | IN | Wpisz adres gotowy |
| SMC_AXI_M_RDATA[63:0] | IN | Odczyt danych |
| SMC_AXI_M_WREADY | IN | Napisz gotowe |
| SMC_AXI_M_BWAŻNY | IN | Zapisz odpowiedź poprawną |
| SMC_AXI_M_ARREADY | IN | Odczyt adresu gotowy |
| SMC_AXI_M_RLAST | IN | Ostatni odczyt Ten sygnał wskazuje ostatni transfer w serii odczytu |
| SMC_AXI_M_RVALID | IN | Przeczytaj Ważny |
Tryb kontrolera pamięci programowej Interfejs magistrali AHB0
Tabela 3-6 • Tryb kontrolera pamięci programowej Interfejs magistrali AHB0
| Nazwa portu | Kierunek | Opis |
| SMC_AHB_M_HBURST[1:0] | NA ZEWNĄTRZ | Długość wybuchu AHBL |
| SMC_AHB_M_HTRANS[1:0] | NA ZEWNĄTRZ | Typ przelewu AHBL – Wskazuje typ przelewu bieżącej transakcji. |
| SMC_AHB_M_HMASTLOCK | NA ZEWNĄTRZ | Blokada AHBL – po zatwierdzeniu bieżący przelew jest częścią zablokowanej transakcji |
| SMC_AHB_M_HWRITE | NA ZEWNĄTRZ | Zapis AHBL — Stan wysoki wskazuje, że bieżąca transakcja jest zapisem. Gdy niski wskazuje, że bieżąca transakcja jest odczytem |
| SMC_AHB_M_HSIZE[1:0] | NA ZEWNĄTRZ | Rozmiar transferu AHBL – Wskazuje rozmiar bieżącego transferu (tylko transakcje 8/16/32 bajtów) |
| SMC_AHB_M_HWDATA[31:0] | NA ZEWNĄTRZ | AHBL write data – Zapisuje dane z mastera MSS do Soft Memory Controller |
| SMC_AHB_M_HADDR[31:0] | NA ZEWNĄTRZ | Adres AHBL – adres bajtowy na interfejsie AHBL |
| SMC_AHB_M_HRESP | IN | Status odpowiedzi AHBL — Wysoki poziom na końcu transakcji wskazuje, że transakcja została zakończona z błędami. Niski poziom na końcu transakcji wskazuje, że transakcja zakończyła się pomyślnie |
| SMC_AHB_M_HRDATA[31:0] | IN | Odczyt danych AHBL — odczytywanie danych z kontrolera pamięci Soft Memory do modułu głównego MSS |
| SMC_AHB_M_HREADY | IN | AHBL gotowy – Wysoki wskazuje, że magistrala AHBL jest gotowa do przyjęcia nowej transakcji |
Wsparcie produktu
Microsemi SoC Products Group wspiera swoje produkty różnymi usługami wsparcia, w tym obsługą klienta, centrum wsparcia technicznego klienta, a webwitryna internetowa, poczta elektroniczna i biura sprzedaży na całym świecie. Ten dodatek zawiera informacje na temat kontaktowania się z Microsemi SoC Products Group i korzystania z tych usług pomocy technicznej.
Obsługa klienta
Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczne wsparcie dotyczące produktu, takie jak wycena produktów, aktualizacje produktów, informacje o aktualizacjach, status zamówienia i autoryzacja.
Z Ameryki Północnej zadzwoń pod numer 800.262.1060
Z reszty świata zadzwoń pod numer 650.318.4460
Faks z dowolnego miejsca na świecie: 650.318.8044
Centrum wsparcia technicznego klienta
Microsemi SoC Products Group zatrudnia w Centrum Wsparcia Technicznego Klienta wysoko wykwalifikowanych inżynierów, którzy mogą pomóc odpowiedzieć na pytania dotyczące sprzętu, oprogramowania i projektowania dotyczące produktów Microsemi SoC. Centrum pomocy technicznej dla klientów spędza dużo czasu na tworzeniu notatek aplikacyjnych, odpowiedzi na często zadawane pytania dotyczące cyklu projektowania, dokumentacji znanych problemów i różnych często zadawanych pytań. Dlatego zanim się z nami skontaktujesz, odwiedź nasze zasoby online. Jest bardzo prawdopodobne, że odpowiedzieliśmy już na Twoje pytania.
Wsparcie techniczne
Aby uzyskać pomoc dotyczącą produktów Microsemi SoC, odwiedź stronę http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webstrona
Możesz przeglądać różne informacje techniczne i nietechniczne na stronie głównej Microsemi SoC Products Group, pod adresem www.microsemi.com/soc.
Kontakt z Centrum Wsparcia Technicznego Klienta
Wysoko wykwalifikowani inżynierowie pracują w Centrum Wsparcia Technicznego. Z Centrum Wsparcia Technicznego można skontaktować się za pośrednictwem poczty elektronicznej lub za pośrednictwem Microsemi SoC Products Group webstrona.
E-mail
Możesz przesyłać swoje pytania techniczne na nasz adres e-mail i otrzymywać odpowiedzi e-mailem, faksem lub telefonicznie. Ponadto, jeśli masz problemy z projektem, możesz wysłać swój projekt e-mailem files, aby otrzymać pomoc. Stale monitorujemy konto e-mail przez cały dzień. Wysyłając do nas prośbę, pamiętaj o podaniu imienia i nazwiska, nazwy firmy oraz danych kontaktowych w celu sprawnego przetworzenia prośby.
Adres e-mail pomocy technicznej to soc_tech@microsemi.com.
Moje sprawy
Klienci Microsemi SoC Products Group mogą zgłaszać i śledzić sprawy techniczne online, przechodząc do sekcji Moje sprawy.
Poza USA
Klienci potrzebujący pomocy poza strefami czasowymi USA mogą skontaktować się z pomocą techniczną za pośrednictwem poczty e-mail (soc_tech@microsemi.com) lub skontaktuj się z lokalnym biurem sprzedaży.
Odwiedź O nas, aby uzyskać listę biur sprzedaży i kontakty korporacyjne.
Listę biur sprzedaży można znaleźć pod adresem www.microsemi.com/soc/company/contact/default.aspx.
Wsparcie techniczne ITAR
Aby uzyskać pomoc techniczną dotyczącą układów FPGA RH i RT, które są regulowane przez przepisy dotyczące międzynarodowego handlu bronią (ITAR), skontaktuj się z nami za pośrednictwem soc_tech_itar@microsemi.com. Ewentualnie w Moich sprawach wybierz Tak z listy rozwijanej ITAR. Pełną listę układów Microsemi FPGA podlegających przepisom ITAR można znaleźć w ITAR web strona.
O Microsemi
Microsemi Corporation (Nasdaq: MSCC) oferuje kompleksowe portfolio rozwiązań półprzewodnikowych i systemowych dla rynków komunikacyjnych, obronnych i bezpieczeństwa, lotnictwa i przemysłu. Produkty obejmują wysokowydajne i odporne na promieniowanie analogowe układy scalone z sygnałem mieszanym, FPGA, SoC i ASIC; produkty do zarządzania energią; urządzenia do pomiaru czasu i synchronizacji oraz rozwiązania precyzyjnego pomiaru czasu, wyznaczające światowy standard czasu; urządzenia do przetwarzania głosu; rozwiązania radiowe; elementy dyskretne; Enterprise Storage i rozwiązania komunikacyjne, technologie bezpieczeństwa i skalowalne zabezpieczenia anty-tampprodukty; Rozwiązania Ethernetowe; Układy scalone Power-over-Ethernet i urządzenia typu midspan; a także niestandardowe możliwości projektowania i usługi. Microsemi ma siedzibę główną w Aliso Viejo w Kalifornii i zatrudnia około 4,800 pracowników na całym świecie. Dowiedz się więcej na www.microsemi.com.
Microsemi nie udziela żadnych gwarancji, oświadczeń ani gwarancji dotyczących informacji zawartych w niniejszym dokumencie lub przydatności swoich produktów i usług do jakiegokolwiek konkretnego celu, a także nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub użytkowania jakiegokolwiek produktu lub obwodu. Produkty sprzedawane w ramach niniejszej Umowy oraz wszelkie inne produkty sprzedawane przez Microsemi zostały poddane ograniczonym testom i nie powinny być używane w połączeniu ze sprzętem lub aplikacjami o znaczeniu krytycznym. Wszelkie specyfikacje wydajności są uważane za wiarygodne, ale nie są weryfikowane, a Kupujący musi przeprowadzić i zakończyć wszystkie testy wydajności i inne testy produktów, samodzielnie i razem z dowolnymi produktami końcowymi lub zainstalowanymi w nich. Kupujący nie będzie polegał na żadnych danych i specyfikacjach wydajności lub parametrach dostarczonych przez Microsemi. Obowiązkiem Kupującego jest samodzielne określenie przydatności dowolnych produktów oraz ich przetestowanie i weryfikacja. Informacje dostarczone przez Microsemi są dostarczane „tak jak są, gdzie są” i ze wszystkimi wadami, a całe ryzyko związane z takimi informacjami jest w całości po stronie Kupującego. Microsemi nie przyznaje, w sposób wyraźny ani dorozumiany, żadnej stronie żadnych praw patentowych, licencji ani żadnych innych praw własności intelektualnej, czy to w odniesieniu do samych takich informacji, czy czegokolwiek opisanego w takich informacjach. Informacje zawarte w tym dokumencie są własnością firmy Microsemi i firma Microsemi zastrzega sobie prawo do wprowadzania zmian w informacjach zawartych w tym dokumencie lub w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia.
Siedziba firmy Microsemi
Jedno Przedsiębiorstwo, Aliso Viejo,
CA 92656 Stany Zjednoczone
W USA: +1 800-713-4113
Poza USA: +1 949-380-6100
Sprzedaż: +1 949-380-6136
Faks: +1 949-215-4996
E-mail: sales.support@microsemi.com
©2016 Microsemi Corporation. Wszelkie prawa zastrzeżone. Microsemi i logo Microsemi są znakami towarowymi firmy Microsemi Corporation. Wszystkie inne znaki towarowe i znaki usługowe są własnością ich odpowiednich właścicieli.
5-02-00377-5/11.16
Dokumenty / Zasoby
 |
Konfiguracja kontrolera Microsemi SmartFusion2 MSS DDR [plik PDF] Instrukcja użytkownika Konfiguracja kontrolera SmartFusion2 MSS DDR, SmartFusion2 MSS, konfiguracja kontrolera DDR, konfiguracja kontrolera |
