SmartFusion2 MSS
DDR-kontrollerkonfigurasjon
Libero SoC v11.6 og nyere 

Introduksjon

SmartFusion2 MSS har en innebygd DDR-kontroller. Denne DDR-kontrolleren er ment å kontrollere et off-chip DDR-minne. MDDR-kontrolleren kan nås fra MSS så vel som fra FPGA-stoffet. I tillegg kan DDR-kontrolleren også omgås, og gir et ekstra grensesnitt til FPGA-stoffet (Soft Controller Mode (SMC)).
For å konfigurere MSS DDR-kontrolleren fullt ut, må du:

1. Velg databanen ved hjelp av MDDR-konfiguratoren.
2. Angi registerverdiene for DDR-kontrollerregistrene.
3. Velg DDR-minneklokkefrekvenser og FPGA-stoff til MDDR-klokkeforhold (hvis nødvendig) ved å bruke MSS CCC-konfiguratoren.
4. Koble til kontrollerens APB-konfigurasjonsgrensesnitt som definert av Peripheral Initialization-løsningen. For MDDR-initialiseringskretsene bygget av System Builder, se "MSS DDR-konfigurasjonsbanen" på side 13 og figur 2-7.
   Du kan også bygge din egen initialiseringskrets ved å bruke frittstående (ikke av System Builder) perifer initialisering. Se brukerveiledningen for SmartFusion2 Standalone Peripheral Initialization.

MDDR-konfigurator

MDDR-konfiguratoren brukes til å konfigurere den generelle databanen og de eksterne DDR-minneparametrene for MSS DDR-kontrolleren.

Kategorien Generelt setter innstillingene for minne og tekstilgrensesnitt (Figur 1-1).
Minneinnstillinger
Angi DDR-minneinnstillingstiden. Dette er tiden DDR-minnet krever for å initialiseres. Standardverdien er 200 us. Se DDR-minnedatabladet for riktig verdi å angi.
Bruk Minneinnstillinger til å konfigurere minnealternativene i MDDR.

• Minnetype – LPDDR, DDR2 eller DDR3
• Databredde – 32-bit, 16-bit eller 8-bit
• SECDED Aktivert ECC – PÅ eller AV
• Voldgiftsordning – Type-0, Type -1, Type-2, Type-3
• Høyest prioritet ID – Gyldige verdier er fra 0 til 15
• Adressebredde (biter) – Se DDR-minnedataarket for antall rad-, bank- og kolonneadressebiter for LPDDR/DDR2/DDR3-minnet du bruker. velg rullegardinmenyen for å velge riktig verdi for rader/banker/kolonner i henhold til dataarket til LPDDR/DDR2/DDR3-minnet.

Note: Tallet i rullegardinlisten refererer til antall adressebiter, ikke det absolutte antallet rader/banker/kolonner. For eksample, hvis DDR-minnet ditt har 4 banker, velg 2 (2 ²=4) for banker. Hvis DDR-minnet ditt har 8 banker, velg 3 (2³ =8) for banker.

Innstillinger for stoffgrensesnitt
Som standard er den harde Cortex-M3-prosessoren satt opp for å få tilgang til DDR-kontrolleren. Du kan også gi en stoffmaster tilgang til DDR-kontrolleren ved å aktivere avmerkingsboksen Fabric Interface Setting. I dette tilfellet kan du velge ett av følgende alternativer:

• Bruk et AXI-grensesnitt – Fabrikkmesteren får tilgang til DDR-kontrolleren gjennom et 64-bits AXI-grensesnitt.
• Bruk et enkelt AHBLite-grensesnitt – Stoffmasteren får tilgang til DDR-kontrolleren gjennom et enkelt 32-bits AHB-grensesnitt.
• Bruk to AHBLite-grensesnitt – To stoffmastere får tilgang til DDR-kontrolleren ved hjelp av to 32-biters AHB-grensesnitt.
  Konfigurasjonen view (Figur 1-1) oppdateres i henhold til valget av tekstilgrensesnitt.

I/O-stasjonsstyrke (kun DDR2 og DDR3)
Velg en av følgende stasjonsstyrker for DDR I/O-ene:

• Halv drivstyrke
•  Full drivkraft

Libero SoC setter DDR I/O-standarden for MDDR-systemet ditt basert på DDR-minnetypen og I/O-stasjonens styrke (som vist i tabell 1-1).
Tabell 1-1 • I/O-stasjonsstyrke og DDR-minnetype

DDR-minnetype	Halv styrkedrift	Full Styrke Drive
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO Standard (kun LPDDR)
Velg ett av følgende alternativer:

• LVCMOS18 (laveste effekt) for LVCMOS 1.8V IO-standard. Brukes i typiske LPDDR1-applikasjoner.
• LPDDRI Merk: Før du velger denne standarden, sørg for at kortet ditt støtter denne standarden. Du må bruke dette alternativet når du målretter mot M2S-EVAL-KIT- eller SF2-STARTER-KIT-brettene. LPDDRI IO-standarder krever at en IMP_CALIB-motstand er installert på kortet.

IO-kalibrering (kun LPDDR)
Velg ett av følgende alternativer når du bruker LVCMOS18 IO-standarden:

• On
• Av (vanlig)

Kalibrering PÅ og AV styrer valgfritt bruken av en IO-kalibreringsblokk som kalibrerer IO-driverne til en ekstern motstand. Når den er AV, bruker enheten en forhåndsinnstilt IO-driverjustering.
Når PÅ, krever dette at en 150-ohm IMP_CALIB motstand er installert på PCB.
Dette brukes til å kalibrere IO til PCB-karakteristikkene. Men når den er satt til PÅ, må en motstand installeres ellers vil ikke minnekontrolleren initialiseres.
For mer informasjon, se AC393-SmartFusion2 og IGLOO2 Board Design Guidelines Application
Note og SmartFusion2 SoC FPGA høyhastighets DDR-grensesnitt brukerveiledning.

MDDR-kontrollerkonfigurasjon

Når du bruker MSS DDR-kontrolleren for å få tilgang til et eksternt DDR-minne, må DDR-kontrolleren konfigureres under kjøring. Dette gjøres ved å skrive konfigurasjonsdata til dedikerte DDR-kontrollerkonfigurasjonsregistre. Disse konfigurasjonsdataene er avhengig av egenskapene til det eksterne DDR-minnet og applikasjonen din. Denne delen beskriver hvordan du legger inn disse konfigurasjonsparametrene i MSS DDR-kontrollerkonfiguratoren og hvordan konfigurasjonsdataene administreres som en del av den generelle løsningen for perifer initialisering.

MSS DDR-kontrollregistre
MSS DDR-kontrolleren har et sett med registre som må konfigureres under kjøring. Konfigurasjonsverdiene for disse registrene representerer forskjellige parametere, for eksempel DDR-modus, PHY-bredde, burst-modus og ECC. For fullstendige detaljer om DDR-kontrollerkonfigurasjonsregistrene, se brukerveiledningen for SmartFusion2 SoC FPGA High Speed ​​DDR-grensesnitt.
MDDR-registrerer konfigurasjon
Bruk Minneinitialisering (Figur 2-1, Figur 2-2 og Figur 2-3) og Minnetiming (Figur 2-4) for å angi parametere som tilsvarer DDR-minnet og applikasjonen. Verdier du legger inn i disse fanene blir automatisk oversatt til de riktige registerverdiene. Når du klikker på en bestemt parameter, beskrives det tilhørende registeret i ruten Registerbeskrivelse (nedre del i figur 1-1 på side 4).
Minneinitialisering
Minneinitialisering-fanen lar deg konfigurere måtene du vil at LPDDR/DDR2/DDR3-minnene skal initialiseres på. Menyen og alternativene som er tilgjengelige i kategorien Memory Initialization varierer med typen DDR-minne (LPDDR/DDR2/DDR3) du bruker. Se DDR-minnedatabladet når du konfigurerer alternativene. Når du endrer eller skriver inn en verdi, gir Registerbeskrivelse-ruten deg registernavnet og registerverdien som er oppdatert. Ugyldige verdier flagges som advarsler. Figur 2-1, Figur 2-2 og Figur 2-3 viser Initialisering-fanen for henholdsvis LPDDR, DDR2 og DDR3.

• Timing Mode – Velg 1T eller 2T Timing mode. I 1T (standardmodus) kan DDR-kontrolleren gi en ny kommando på hver klokkesyklus. I 2T-tidsmodus holder DDR-kontrolleren adressen og kommandobussen gyldig i to klokkesykluser. Dette reduserer effektiviteten til bussen til én kommando per to klokker, men det dobler mengden av oppsett og holdetid.
• Partial-Array Self Refresh (kun LPDDR). Denne funksjonen er for strømsparing for LPDDR.
  Velg ett av følgende for at kontrolleren skal oppdatere minnemengden under en selvoppdatering:
  – Full matrise: Bankene 0, 1,2, 3 og XNUMX
  – Halv array: Bankene 0 og 1
  – Kvartalsmatrise: Bank 0
  – En åttende array: Bank 0 med radadresse MSB=0
  – En sekstende array: Bank 0 med radadresse MSB og MSB-1 begge lik 0.
  For alle andre alternativer, se DDR-minnedatabladet når du konfigurerer alternativene.
  

Minnetiming
Denne kategorien lar deg konfigurere parametere for minnetiming. Se dataarket for LPDDR/DDR2/DDR3-minnet når du konfigurerer parametere for minnetiming.
Når du endrer eller skriver inn en verdi, gir Registerbeskrivelse-ruten deg registernavnet og registerverdien som er oppdatert. Ugyldige verdier flagges som advarsler.

Importerer DDR-konfigurasjon Files
I tillegg til å angi DDR-minneparametere ved å bruke fanene Memory Initialization og Timing, kan du importere DDR-registerverdier fra en file. For å gjøre det, klikk på Import Configuration-knappen og naviger til teksten file som inneholder DDR-registernavn og -verdier. Figur 2-5 viser importkonfigurasjonssyntaksen.

Note: Hvis du velger å importere registerverdier i stedet for å angi dem ved hjelp av GUI, må du spesifisere alle nødvendige registerverdier. Se brukerveiledningen for SmartFusion2 SoC FPGA høyhastighets DDR-grensesnitt for detaljer.

Eksporterer DDR-konfigurasjon Files
Du kan også eksportere gjeldende registerkonfigurasjonsdata til en tekst file. Dette file vil inneholde registerverdier som du importerte (hvis noen), samt de som ble beregnet fra GUI-parametere du skrev inn i denne dialogboksen.
Hvis du vil angre endringer du har gjort i DDR-registerkonfigurasjonen, kan du gjøre det med Gjenopprett standard. Merk at dette sletter alle registerkonfigurasjonsdata, og du må enten re-importere eller legge inn disse dataene på nytt. Dataene tilbakestilles til tilbakestillingsverdiene for maskinvare.
Genererte data
Klikk OK for å generere konfigurasjonen. Basert på inndataene dine i kategoriene Generelt, Minnetiming og Minneinitialisering, beregner MDDR-konfiguratoren verdier for alle DDR-konfigurasjonsregistre og eksporterer disse verdiene til fastvareprosjektet og simuleringen. files. Den eksporterte file syntaks er vist i figur 2-6.

Fastvare

Når du genererer SmartDesign, vil følgende files genereres i /firmware/ drivers_config/sys_config-katalogen. Disse files kreves for at CMSIS-fastvarekjernen skal kompilere riktig og inneholde informasjon om din nåværende design, inkludert perifer konfigurasjonsdata og klokkekonfigurasjonsinformasjon for MSS. Ikke rediger disse files manuelt ettersom de gjenskapes hver gang rotdesignet ditt blir generert på nytt.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – MDDR-konfigurasjonsdata.
• Sys_config_fddr_define.h – FDDR-konfigurasjonsdata.
•  sys_config_mss_clocks.h – MSS-klokkekonfigurasjon

Simulering
Når du genererer SmartDesign knyttet til MSS, vil følgende simulering files genereres i /simuleringskatalog:

•  test.bfm – BFM på toppnivå file som først "utføres" under enhver simulering som trener SmartFusion2 MSS sin Cortex-M3-prosessor. Den kjører peripheral_init.bfm og user.bfm, i den rekkefølgen.
•  peripheral_init.bfm – Inneholder BFM-prosedyren som emulerer CMSIS::SystemInit()-funksjonen som kjøres på Cortex-M3 før du går inn i main()-prosedyren. Den kopierer i hovedsak konfigurasjonsdataene for ethvert periferutstyr som brukes i designet til de riktige perifere konfigurasjonsregistrene og venter deretter på at alle periferienhetene er klare før den hevder at brukeren kan bruke disse periferienhetene.
• MDDR_init.bfm – Inneholder BFM-skrivekommandoer som simulerer skriving av MSS DDR-konfigurasjonsregisterdataene du skrev inn (ved å bruke dialogboksen Rediger registre ovenfor) inn i DDR-kontrollerregistrene.
• user.bfm – Beregnet for brukerkommandoer. Du kan simulere databanen ved å legge til dine egne BFM-kommandoer i denne file. Kommandoer i dette file vil bli "utført" etter at peripheral_init.bfm er fullført.

Ved å bruke files ovenfor, simuleres konfigurasjonsbanen automatisk. Du trenger bare å redigere user.bfm file for å simulere databanen. Ikke rediger test.bfm, peripheral_init.bfm eller MDDR_init.bfm files som disse files gjenskapes hver gang rotdesignet ditt blir generert på nytt.

MSS DDR-konfigurasjonsbane
Peripheral Initialization-løsningen krever at du, i tillegg til å spesifisere MSS DDR-konfigurasjonsregisterverdier, konfigurerer APB-konfigurasjonsdatabanen i MSS (FIC_2). SystemInit()-funksjonen skriver dataene til MDDR-konfigurasjonsregistrene via FIC_2 APB-grensesnittet.
Note: Hvis du bruker System Builder, settes konfigurasjonsbanen og kobles til automatisk.

For å konfigurere FIC_2-grensesnittet:

1. Åpne FIC_2-konfiguratordialogen (Figur 2-7) fra MSS-konfiguratoren.
2. Velg alternativet Initialiser periferiutstyr med Cortex-M3.
3. Sørg for at MSS DDR er merket, det samme er Fabric DDR/SERDES-blokkene hvis du bruker dem.
4.  Klikk OK for å lagre innstillingene. Dette vil avdekke FIC_2-konfigurasjonsportene (klokke-, tilbakestillings- og APB-bussgrensesnitt), som vist i figur 2-8.
5.  Generer MSS. FIC_2-portene (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK og FIC_2_APB_M_RESET_N) er nå eksponert ved MSS-grensesnittet og kan kobles til CoreConfigP og CoreResetP i henhold til spesifikasjonen for Peripheral Initialization-løsning.

For fullstendig informasjon om konfigurering og tilkobling av CoreConfigP- og CoreResetP-kjernene, se brukerhåndboken for perifer initialisering.

Portbeskrivelse

DDR PHY-grensesnitt
Tabell 3-1 • DDR PHY-grensesnitt

Portnavn	Retning	Beskrivelse
MDDR_CAS_N	UTE	DRAM CASN
MDDR_CKE	UTE	DRAM CKE
MDDR_CLK	UTE	Klokke, P-side
MDDR_CLK_N	UTE	Klokke, N-side
MDDR_CS_N	UTE	DRAM CSN
MDDR_ODT	UTE	DRAM ODT
MDDR_RAS_N	UTE	DRAM RASN
MDDR_RESET_N	UTE	DRAM-tilbakestilling for DDR3. Ignorer dette signalet for LPDDR- og DDR2-grensesnitt. Merk den som ubrukt for LPDDR- og DDR2-grensesnitt.
MDDR_WE_N	UTE	DRAM WEN
MDDR_ADDR[15:0]	UTE	Dram-adressebiter
MDDR_BA[2:0]	UTE	Dram Bank Adresse
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – P Side
MDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/ Output – N Side
MDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	DRAM-datainngang/-utgang
MDDR_DQS_TMATCH_0_IN	IN	FIFO i signal
MDDR_DQS_TMATCH_0_OUT	UTE	FIFO ut signal
MDDR_DQS_TMATCH_1_IN	IN	FIFO i signal (kun 32-bit)
MDDR_DQS_TMATCH_1_OUT	UTE	FIFO ut-signal (kun 32-bit)
MDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Mask
MDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input/Output – P Side
MDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe Input/Output – N Side
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC datainngang/utgang
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO i signal
MDDR_DQS_TMATCH_ECC_OUT	UTE	ECC FIFO utsignal (kun 32-bit)

Note: Portbredder for noen porter endres avhengig av valg av PHY-bredde. Notasjonen "[a:0]/ [b:0]/[c:0]" brukes for å betegne slike porter, der "[a:0]" refererer til portbredden når en 32-biters PHY-bredde er valgt , "[b:0]" tilsvarer en 16-biters PHY-bredde, og "[c:0]" tilsvarer en 8-biters PHY-bredde.

Fabric Master AXI Bus Interface
Tabell 3-2 • Fabric Master AXI Bus Interface

Portnavn	Retning	Beskrivelse
DDR_AXI_S_AWREADY	UTE	Skriv adressen klar
DDR_AXI_S_WREADY	UTE	Skriv adressen klar
DDR_AXI_S_BID[3:0]	UTE	Svar-ID
DDR_AXI_S_BRESP[1:0]	UTE	Skriv svar
DDR_AXI_S_BVALID	UTE	Skriv svar gyldig
DDR_AXI_S_ARREADY	UTE	Les adressen klar
DDR_AXI_S_RID[3:0]	UTE	Les ID Tag
DDR_AXI_S_RRESP[1:0]	UTE	Les svar
DDR_AXI_S_RDATA[63:0]	UTE	Les data
DDR_AXI_S_RLAST	UTE	Les sist Dette signalet indikerer siste overføring i en leseserie
DDR_AXI_S_RVALID	UTE	Les adressen er gyldig
DDR_AXI_S_AWID[3:0]	IN	Skriv adresse-ID
DDR_AXI_S_AWADDR[31:0]	IN	Skriv adresse
DDR_AXI_S_AWLEN[3:0]	IN	Sprenglengde
DDR_AXI_S_AWSIZE[1:0]	IN	Burst størrelse
DDR_AXI_S_AWBURST[1:0]	IN	Burst type
DDR_AXI_S_AWLOCK[1:0]	IN	Låsetype Dette signalet gir tilleggsinformasjon om overføringens atomare egenskaper
DDR_AXI_S_AWVALID	IN	Skriv adresse gyldig
DDR_AXI_S_WID[3:0]	IN	Skriv data-ID tag
DDR_AXI_S_WDATA[63:0]	IN	Skriv data
DDR_AXI_S_WSTRB[7:0]	IN	Skriv strobes
DDR_AXI_S_WLAST	IN	Skriv sist
DDR_AXI_S_WVALID	IN	Skriv gyldig
DDR_AXI_S_BREADY	IN	Skriv klar
DDR_AXI_S_ARID[3:0]	IN	Les adresse-ID
DDR_AXI_S_ARADDR[31:0]	IN	Les adressen
DDR_AXI_S_ARLEN[3:0]	IN	Sprenglengde
DDR_AXI_S_ARSIZE[1:0]	IN	Burst størrelse
DDR_AXI_S_ARBURST[1:0]	IN	Burst type
DDR_AXI_S_ARLOCK[1:0]	IN	Lås type
DDR_AXI_S_ARVALID	IN	Les adressen er gyldig
DDR_AXI_S_RREADY	IN	Les adressen klar

Tabell 3-2 • Fabric Master AXI Bus Interface (fortsettelse)

Portnavn	Retning	Beskrivelse
DDR_AXI_S_CORE_RESET_N	IN	MDDR global tilbakestilling
DDR_AXI_S_RMW	IN	Indikerer om alle byte i en 64-bits bane er gyldige for alle slag i en AXI-overføring. 0: Indikerer at alle byte i alle slag er gyldige i burst og kontrolleren skal som standard skrive kommandoer 1: Indikerer at noen byte er ugyldige og kontrolleren skal som standard bruke RMW-kommandoer Dette er klassifisert som et AXI skriveadressekanal-sidebåndsignal og er gyldig med AWVALID-signalet. Brukes kun når ECC er aktivert.

Fabric Master AHB0 bussgrensesnitt
Tabell 3-3 • Fabric Master AHB0 bussgrensesnitt

Portnavn	Retning	Beskrivelse
DDR_AHB0_SHREADYOUT	UTE	AHBL slave klar - Når høy for en skriving indikerer at MDDR er klar til å akseptere data og når høy for en lesing indikerer at data er gyldig
DDR_AHB0_SHRESP	UTE	AHBL-svarstatus - Når den kjøres høyt på slutten av en transaksjon, indikerer det at transaksjonen er fullført med feil. Når drevet lavt på slutten av en transaksjon indikerer at transaksjonen er fullført.
DDR_AHB0_SHRDATA[31:0]	UTE	AHBL lese data – Les data fra MDDR-slaven til tekstilmasteren
DDR_AHB0_SHSEL	IN	AHBL-slavevalg – Når det hevdes, er MDDR den gjeldende valgte AHBL-slaven på stoff-AHB-bussen
DDR_AHB0_SHADDR[31:0]	IN	AHBL-adresse – byteadresse på AHBL-grensesnittet
DDR_AHB0_SHBURST[2:0]	IN	AHBL Sprenglengde
DDR_AHB0_SHSIZE[1:0]	IN	AHBL-overføringsstørrelse – Indikerer størrelsen på gjeldende overføring (kun 8/16/32 byte-transaksjoner)
DDR_AHB0_SHTRANS[1:0]	IN	AHBL-overføringstype – Indikerer overføringstypen for gjeldende transaksjon
DDR_AHB0_SHMASTLOCK	IN	AHBL-lås – Når den hevdes, er den nåværende overføringen en del av en låst transaksjon
DDR_AHB0_SHWRITE	IN	AHBL-skriving – Når høy indikerer at den gjeldende transaksjonen er en skriving. Når lav indikerer at den gjeldende transaksjonen er en lesning
DDR_AHB0_S_HREADY	IN	AHBL klar – Når høy, indikerer at MDDR er klar til å akseptere en ny transaksjon
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL skrive data – Skriv data fra stoffmasteren til MDDR

Fabric Master AHB1 bussgrensesnitt
Tabell 3-4 • Fabric Master AHB1 bussgrensesnitt

Portnavn	Retning	Beskrivelse
DDR_AHB1_SHREADYOUT	UTE	AHBL slave klar - Når høy for en skriving indikerer at MDDR er klar til å akseptere data og når høy for en lesing indikerer at data er gyldig
DDR_AHB1_SHRESP	UTE	AHBL-svarstatus - Når den kjøres høyt på slutten av en transaksjon, indikerer det at transaksjonen er fullført med feil. Når drevet lavt på slutten av en transaksjon indikerer at transaksjonen er fullført.
DDR_AHB1_SHRDATA[31:0]	UTE	AHBL lese data – Les data fra MDDR-slaven til tekstilmasteren
DDR_AHB1_SHSEL	IN	AHBL-slavevalg – Når det hevdes, er MDDR den gjeldende valgte AHBL-slaven på stoff-AHB-bussen
DDR_AHB1_SHADDR[31:0]	IN	AHBL-adresse – byteadresse på AHBL-grensesnittet
DDR_AHB1_SHBURST[2:0]	IN	AHBL Sprenglengde
DDR_AHB1_SHSIZE[1:0]	IN	AHBL-overføringsstørrelse – Indikerer størrelsen på gjeldende overføring (kun 8/16/32 byte-transaksjoner)
DDR_AHB1_SHTRANS[1:0]	IN	AHBL-overføringstype – Indikerer overføringstypen for gjeldende transaksjon
DDR_AHB1_SHMASTLOCK	IN	AHBL-lås – Når den hevdes, er den nåværende overføringen en del av en låst transaksjon
DDR_AHB1_SHWRITE	IN	AHBL-skriving – Når høy indikerer at den gjeldende transaksjonen er en skriving. Når lav indikerer at den gjeldende transaksjonen er en lesning.
DDR_AHB1_SHREADY	IN	AHBL klar – Når høy, indikerer at MDDR er klar til å akseptere en ny transaksjon
DDR_AHB1_SHWDATA[31:0]	IN	AHBL skrive data – Skriv data fra stoffmasteren til MDDR

Myk minnekontrollermodus AXI Bus Interface
Tabell 3-5 • Myk minnekontrollermodus AXI Bus Interface

Portnavn	Retning	Beskrivelse
SMC_AXI_M_WLAST	UTE	Skriv sist
SMC_AXI_M_WVALID	UTE	Skriv gyldig
SMC_AXI_M_AWLEN[3:0]	UTE	Sprenglengde
SMC_AXI_M_AWBURST[1:0]	UTE	Burst type
SMC_AXI_M_BREADY	UTE	Svar klar
SMC_AXI_M_AWVALID	UTE	Skriv adresse gyldig
SMC_AXI_M_AWID[3:0]	UTE	Skriv adresse-ID
SMC_AXI_M_WDATA[63:0]	UTE	Skriv data
SMC_AXI_M_ARVALID	UTE	Les adressen er gyldig
SMC_AXI_M_WID[3:0]	UTE	Skriv data-ID tag
SMC_AXI_M_WSTRB[7:0]	UTE	Skriv strobes
SMC_AXI_M_ARID[3:0]	UTE	Les adresse-ID
SMC_AXI_M_ARADDR[31:0]	UTE	Les adressen
SMC_AXI_M_ARLEN[3:0]	UTE	Sprenglengde
SMC_AXI_M_ARSIZE[1:0]	UTE	Burst størrelse
SMC_AXI_M_ARBURST[1:0]	UTE	Burst type
SMC_AXI_M_AWADDR[31:0]	UTE	Skriv adresse
SMC_AXI_M_RREADY	UTE	Les adressen klar
SMC_AXI_M_AWSIZE[1:0]	UTE	Burst størrelse
SMC_AXI_M_AWLOCK[1:0]	UTE	Låsetype Dette signalet gir tilleggsinformasjon om overføringens atomare egenskaper
SMC_AXI_M_ARLOCK[1:0]	UTE	Lås type
SMC_AXI_M_BID[3:0]	IN	Svar-ID
SMC_AXI_M_RID[3:0]	IN	Les ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Les svar
SMC_AXI_M_BRESP[1:0]	IN	Skriv svar
SMC_AXI_M_AWREADY	IN	Skriv adressen klar
SMC_AXI_M_RDATA[63:0]	IN	Les data
SMC_AXI_M_WREADY	IN	Skriv klar
SMC_AXI_M_BVALID	IN	Skriv svar gyldig
SMC_AXI_M_ARREADY	IN	Les adressen klar
SMC_AXI_M_RLAST	IN	Les sist Dette signalet indikerer siste overføring i en leseserie
SMC_AXI_M_RVALID	IN	Les Gyldig

Myk minnekontrollermodus AHB0 bussgrensesnitt
Tabell 3-6 • Myk minnekontrollermodus AHB0 bussgrensesnitt

Portnavn	Retning	Beskrivelse
SMC_AHB_M_HBURST[1:0]	UTE	AHBL Sprenglengde
SMC_AHB_M_HTRANS[1:0]	UTE	AHBL-overføringstype – Indikerer overføringstypen for gjeldende transaksjon.
SMC_AHB_M_HMASTLOCK	UTE	AHBL-lås – Når den hevdes, er den nåværende overføringen en del av en låst transaksjon
SMC_AHB_M_HWRITE	UTE	AHBL-skriving — Når høy indikerer at den gjeldende transaksjonen er en skriving. Når lav indikerer at den gjeldende transaksjonen er en lesning
SMC_AHB_M_HSIZE[1:0]	UTE	AHBL-overføringsstørrelse – Indikerer størrelsen på gjeldende overføring (kun 8/16/32 byte-transaksjoner)
SMC_AHB_M_HWDATA[31:0]	UTE	AHBL-skrivedata – Skriv data fra MSS-masteren til den myke minnekontrolleren
SMC_AHB_M_HADDR[31:0]	UTE	AHBL-adresse – byteadresse på AHBL-grensesnittet
SMC_AHB_M_HRESP	IN	AHBL-svarstatus - Når den kjøres høyt på slutten av en transaksjon, indikerer det at transaksjonen er fullført med feil. Når drevet lavt på slutten av en transaksjon indikerer at transaksjonen er fullført
SMC_AHB_M_HRDATA[31:0]	IN	AHBL lese data – Les data fra stoffets myke minnekontroller til MSS-masteren
SMC_AHB_M_HREADY	IN	AHBL klar – Høy indikerer at AHBL-bussen er klar til å akseptere en ny transaksjon

Produktstøtte

Microsemi SoC Products Group støtter produktene sine med ulike støttetjenester, inkludert kundeservice, kundestøttesenter, et webnettsted, elektronisk post og verdensomspennende salgskontorer. Dette vedlegget inneholder informasjon om hvordan du kontakter Microsemi SoC Products Group og bruker disse støttetjenestene.
Kundeservice
Kontakt kundeservice for ikke-teknisk produktstøtte, for eksempel produktpriser, produktoppgraderinger, oppdateringsinformasjon, ordrestatus og autorisasjon.
Fra Nord-Amerika, ring 800.262.1060
Fra resten av verden, ring 650.318.4460
Faks, fra hvor som helst i verden, 650.318.8044
Kundesenter for teknisk støtte
Microsemi SoC Products Group bemanner sitt tekniske kundestøttesenter med svært dyktige ingeniører som kan hjelpe deg med å svare på maskinvare-, programvare- og designspørsmål om Microsemi SoC-produkter. Kundestøttesenteret bruker mye tid på å lage applikasjonsnotater, svar på vanlige spørsmål i designsyklusen, dokumentasjon av kjente problemer og ulike vanlige spørsmål. Så før du kontakter oss, vennligst besøk våre nettressurser. Det er svært sannsynlig at vi allerede har svart på spørsmålene dine.
Teknisk støtte
For støtte for Microsemi SoC-produkter, besøk http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webnettstedet
Du kan bla gjennom en rekke teknisk og ikke-teknisk informasjon på Microsemi SoC Products Groups hjemmeside, på www.microsemi.com/soc.
Ta kontakt med kundestøttesenteret
Svært dyktige ingeniører bemanner det tekniske støttesenteret. Det tekniske støttesenteret kan kontaktes via e-post eller gjennom Microsemi SoC Products Group webnettstedet.
E-post
Du kan kommunisere dine tekniske spørsmål til vår e-postadresse og få svar tilbake via e-post, faks eller telefon. Dessuten, hvis du har designproblemer, kan du sende designet ditt på e-post files å motta hjelp. Vi overvåker kontinuerlig e-postkontoen gjennom dagen. Når du sender forespørselen din til oss, må du huske å inkludere fullt navn, firmanavn og kontaktinformasjon for effektiv behandling av forespørselen.
E-postadressen til teknisk støtte er soc_tech@microsemi.com.
Mine saker
Microsemi SoC Products Group-kunder kan sende inn og spore tekniske saker online ved å gå til Mine saker.
Utenfor USA
Kunder som trenger assistanse utenfor amerikanske tidssoner kan enten kontakte teknisk støtte via e-post (soc_tech@microsemi.com) eller kontakt et lokalt salgskontor.
Besøk Om oss for salgskontoroppføringer og bedriftskontakter.
Salgskontoroppføringer finner du på www.microsemi.com/soc/company/contact/default.aspx.
ITAR teknisk støtte
For teknisk støtte på RH og RT FPGAer som er regulert av International Traffic in Arms Regulations (ITAR), kontakt oss via soc_tech_itar@microsemi.com. Alternativt, i Mine saker, velg Ja i rullegardinlisten ITAR. For en fullstendig liste over ITAR-regulerte Microsemi FPGA-er, besøk ITAR web side.

Om Microsemi
Microsemi Corporation (Nasdaq: MSCC) tilbyr en omfattende portefølje av halvleder- og systemløsninger for kommunikasjon, forsvar og sikkerhet, romfart og industrielle markeder. Produktene inkluderer høyytelses og strålingsherdede analoge integrerte kretser med blandede signaler, FPGA-er, SoC-er og ASIC-er; strømstyring produkter; timing- og synkroniseringsenheter og presise tidsløsninger, setter verdens standard for tid; stemmebehandling enheter; RF-løsninger; diskrete komponenter; Enterprise Storage and Communication-løsninger, sikkerhetsteknologier og skalerbar anti-tamper produkter; Ethernet-løsninger; Power-over-Ethernet ICer og midspans; samt tilpassede designfunksjoner og tjenester. Microsemi har hovedkontor i Aliso Viejo, California og har omtrent 4,800 ansatte globalt. Lær mer på www.microsemi.com.
Microsemi gir ingen garantier, representasjoner eller garantier angående informasjonen heri eller egnetheten til produktene og tjenestene for noe bestemt formål, og Microsemi påtar seg heller ikke noe ansvar som oppstår som følge av bruken eller bruken av et produkt eller en krets. Produktene som selges nedenfor og alle andre produkter som selges av Microsemi har vært gjenstand for begrenset testing og skal ikke brukes sammen med virksomhetskritisk utstyr eller applikasjoner. Eventuelle ytelsesspesifikasjoner antas å være pålitelige, men er ikke verifisert, og kjøperen må gjennomføre og fullføre all ytelse og annen testing av produktene, alene og sammen med, eller installert i, eventuelle sluttprodukter. Kjøper skal ikke stole på data og ytelsesspesifikasjoner eller parametere levert av Microsemi. Det er kjøperens ansvar å uavhengig avgjøre egnetheten til ethvert produkt og å teste og verifisere det samme. Informasjonen gitt av Microsemi nedenfor er gitt "som den er, hvor den er" og med alle feil, og hele risikoen forbundet med slik informasjon er utelukkende hos kjøperen. Microsemi gir ikke, eksplisitt eller implisitt, til noen part noen patentrettigheter, lisenser eller andre IP-rettigheter, enten det gjelder slik informasjon i seg selv eller noe som er beskrevet av slik informasjon. Informasjonen gitt i dette dokumentet tilhører Microsemi, og Microsemi forbeholder seg retten til å gjøre endringer i informasjonen i dette dokumentet eller til produkter og tjenester når som helst uten varsel.

Microsemi Corporate Headquarters
One Enterprise, Aliso Viejo,
CA 92656 USA
Innenfor USA: +1 800-713-4113
Utenfor USA: +1 949-380-6100
Salg: +1 949-380-6136
Faks: +1 949-215-4996
E-post: sales.support@microsemi.com

©2016 Microsemi Corporation. Alle rettigheter forbeholdt. Microsemi og Microsemi-logoen er varemerker for Microsemi Corporation. Alle andre varemerker og tjenestemerker tilhører sine respektive eiere.

5-02-00377-5/11.16

Dokumenter / Ressurser

Microsemi SmartFusion2 MSS DDR-kontrollerkonfigurasjon [pdfBrukerhåndbok SmartFusion2 MSS DDR-kontrollerkonfigurasjon, SmartFusion2 MSS, DDR-kontrollerkonfigurasjon, kontrollerkonfigurasjon

Referanser

• Brukerhåndbok