SmartFusion2 MSS
Cunfigurazione di u Controller DDR
Libero SoC v11.6 è più tardi 

Introduzione

U SmartFusion2 MSS hà un controller DDR integratu. Stu controller DDR hè destinatu à cuntrullà una memoria DDR off-chip. U controller MDDR pò esse accessu da u MSS è da u tissu FPGA. Inoltre, u controller DDR pò ancu esse bypassatu, chì furnisce una interfaccia addiziale à u tissu FPGA (Modu di Controller Soft (SMC)).
Per cunfigurà cumplettamente u controller MSS DDR, duvete:

1. Selezziunate u percorsu di dati cù u Configuratore MDDR.
2. Definite i valori di registru per i registri di u controller DDR.
3. Selezziunate e frequenze di clock di memoria DDR è FPGA fabric to MDDR clock ratio (se necessariu) cù u MSS CCC Configurator.
4. Cunnette l'interfaccia di cunfigurazione APB di u controller cum'è definita da a suluzione Peripheral Initialization. Per i circuiti d'inizializazione MDDR custruitu da System Builder, riferite à u "Path di cunfigurazione MSS DDR" à a pagina 13 è a Figura 2-7.
   Pudete ancu custruisce u vostru propiu circuitu di inizializazione cù l'inizializazione periferica autonoma (micca da System Builder). Vede a Guida di l'Usuariu di Inizializazione Perifèrica Standalone SmartFusion2.

Configuratore MDDR

U Configuratore MDDR hè utilizatu per cunfigurà u percorsu di dati generale è i Paràmetri di Memoria DDR esterni per u controller MSS DDR.

A tabulazione Generale stabilisce i vostri paràmetri di Memory and Fabric Interface (Figura 1-1).
Impostazioni di memoria
Inserite u tempu di stabilimentu di a memoria DDR. Questu hè u tempu chì a memoria DDR necessita per inizializza. U valore predeterminatu hè 200 us. Consultate a vostra Scheda di Dati di Memoria DDR per u valore currettu per entre.
Aduprate i paràmetri di memoria per cunfigurà e vostre opzioni di memoria in u MDDR.

• Tipu di memoria - LPDDR, DDR2, o DDR3
• Larghezza di dati - 32-bit, 16-bit o 8-bit
• SECDED Enabled ECC - ON o OFF
• Schema d'arbitramentu - Type-0, Type -1, Type-2, Type-3
• ID di priorità più alta - I valori validi sò da 0 à 15
• Larghezza di l'indirizzu (bits) - Consultate a vostra Scheda di Dati di Memoria DDR per u numeru di bit di indirizzu di fila, banca è colonna per a memoria LPDDR / DDR2 / DDR3 chì utilizate. selezziunà u menu pull-down per sceglie u valore currettu per fila / banche / culonne in quantu à a scheda di dati di a memoria LPDDR / DDR2 / DDR3.

Nota: U numeru in a lista di pull-down si riferisce à u numeru di bits di Indirizzu, micca u numeru assolutu di fila / banche / colonne. Per esample, se a vostra memoria DDR hà 4 banche, selezziunate 2 (2 ²=4) per i banche. Se a vostra memoria DDR hà 8 banche, selezziunate 3 (2³ = 8) per i banche.

Impostazioni di l'interfaccia di tissu
Per automaticamente, u processatore duru Cortex-M3 hè stallatu per accede à u Controller DDR. Pudete ancu permette à un Maestru di tela per accede à u DDR Controller attivendu a casella di spunta Fabric Interface Setting. In questu casu, pudete sceglie una di e seguenti opzioni:

• Aduprate una Interfaccia AXI - U Fabric Master accede à u Controller DDR attraversu una interfaccia AXI 64-bit.
• Aduprate una sola interfaccia AHBLite - U Maestru di tela accede à u DDR Controller attraversu una sola interfaccia AHB 32-bit.
• Aduprate duie interfacce AHBLite - Dui maestri di tela accede à u Controller DDR utilizendu duie interfacce AHB 32-bit.
  A cunfigurazione view (Figura 1-1) aghjurnamenti secondu a vostra selezzione di l'interfaccia di Fabric.

Forza di l'unità I/O (solu DDR2 è DDR3)
Sceglite unu di i seguenti punti di forza di unità per i vostri I/O DDR:

• Forza di mezza unità
•  Forza di Drive Full

Libero SoC stabilisce u DDR I/O Standard per u vostru sistema MDDR basatu annantu à u vostru tipu di memoria DDR è a forza di l'I/O Drive (cum'è mostra in Tab le 1-1).
Tabella 1-1 • Forza di l'unità I/O è tipu di memoria DDR

Tipu di memoria DDR	Unità a mezza forza	Drive a piena forza
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

IO Standard (solu LPDDR)
Sceglite una di e seguenti opzioni:

• LVCMOS18 (Potenza più bassa) per u standard LVCMOS 1.8V IO. Adupratu in l'applicazioni LPDDR1 tipiche.
• Nota LPDDRI: Prima di sceglie stu standard, assicuratevi chì a vostra scheda supporta stu standard. Duvete aduprà sta opzione quandu avete destinatu à e schede M2S-EVAL-KIT o SF2-STARTER-KIT. I normi LPDDRI IO necessitanu chì una resistenza IMP_CALIB hè stallata nantu à a scheda.

Calibration IO (solu LPDDR)
Sceglite una di e seguenti opzioni quandu utilizate LVCMOS18 IO standard:

• On
• Off (tipica)

A calibrazione ON è OFF cuntrolla opzionalmente l'usu di un bloccu di calibrazione IO chì calibra i driver IO à una resistenza esterna. Quandu OFF, u dispusitivu usa un aghjustamentu di driver IO preset.
Quandu ON, questu richiede una resistenza IMP_CALIB 150-ohm per esse installata nantu à u PCB.
Questu hè utilizatu per calibre l'IO à e caratteristiche PCB. Tuttavia, quandu si mette in ON, una resistenza deve esse installata o u controller di memoria ùn si inizializzarà micca.
Per più infurmazione, riferite à AC393-SmartFusion2 è IGLOO2 Board Design Guidelines Application
Nota è a SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces Guida d'Usuariu.

Configurazione di u Controller MDDR

Quandu utilizate u MSS DDR Controller per accede à una Memoria DDR esterna, u DDR Controller deve esse cunfiguratu in runtime. Questu hè fattu scrivendu dati di cunfigurazione à i registri di cunfigurazione di cuntrolli DDR dedicati. Questa dati di cunfigurazione dipende da e caratteristiche di a memoria DDR esterna è a vostra applicazione. Questa sezione descrive cumu inserisce questi parametri di cunfigurazione in u cunfiguratore di u controller MSS DDR è cumu i dati di cunfigurazione sò gestiti cum'è parte di a suluzione generale di Inizializazione Perifèrica.

Registri di cuntrollu MSS DDR
U MSS DDR Controller hà un inseme di registri chì deve esse cunfigurati in runtime. I valori di cunfigurazione per questi registri rapprisentanu diversi paràmetri, cum'è u modu DDR, a larghezza PHY, u modu burst è ECC. Per i dettagli cumpleti nantu à i registri di cunfigurazione di u controller DDR, riferite à a Guida d'Usuariu di l'Interfacce DDR d'Alta Velocità SmartFusion2 SoC FPGA.
Configurazione di i registri MDDR
Aduprate l'Initialization Memory (Figura 2-1, Figura 2-2, è Figura 2-3) è Memory Timing (Figura 2-4) per inserisce parametri chì currispondenu à a vostra Memoria DDR è applicazione. I valori chì inserite in queste tabulazioni sò automaticamente tradotti in i valori di u registru adattati. Quandu clicate un paràmetru specificu, u so registru currispundente hè descrittu in u pane di Descrizione di u Registru (parte più bassa in Figura 1-1 in a pagina 4).
Inizializazione di memoria
A tabulazione di Inizializazione di Memoria permette di cunfigurà i modi chì vulete chì i vostri ricordi LPDDR / DDR2 / DDR3 iniziali. U menu è l'opzioni dispunibili in a tabulazione di Inizializazione di Memoria varianu cù u tipu di memoria DDR (LPDDR/DDR2/DDR3) chì utilizate. Consultate a vostra Scheda di Dati di Memoria DDR quandu cunfigurate l'opzioni. Quandu cambiate o inserite un valore, u pane di Descrizione di u Registru vi dà u nome di u registru è u valore di u registru chì hè aghjurnatu. I valori invalidi sò marcati cum'è avvisi. Figura 2-1, Figura 2-2, è Figura 2-3 mostranu a tabulazione di Inizializazione per LPDDR, DDR2 è DDR3, rispettivamente.

• Modu Timing - Selezziunà u modu Timing 1T o 2T. In 1T (u modu predeterminatu), u controller DDR pò emette un novu cumandamentu in ogni ciclu di clock. In u modu di timing 2T, u controller DDR mantene l'indirizzu è u bus di cumanda validu per dui cicli di clock. Questu reduce l'efficienza di l'autobus à un cumandamentu per dui clock, ma radduppia a quantità di setup è mantene u tempu.
• Self Refresh di Array Parziale (solu LPDDR). Questa funzione hè per u risparmiu di energia per u LPDDR.
  Selezziunate unu di i seguenti per u controller per rinfriscà a quantità di memoria durante un autorefrescante:
  - Array cumpletu: Banchi 0, 1,2 è 3
  - Half array: Banchi 0 è 1
  - Array quarter: Bank 0
  - Una ottava matrice: Bank 0 cù indirizzu di fila MSB = 0
  - Un sedicesimu array: Bank 0 cù l'indirizzu di fila MSB è MSB-1 tramindui uguali à 0.
  Per tutte l'altri opzioni, riferite à a vostra Scheda di Dati di Memoria DDR quandu cunfigurate l'opzioni.
  

Timing di memoria
Questa tabulazione permette di cunfigurà i paràmetri di Timing di Memoria. Consultate a Scheda di Dati di a vostra memoria LPDDR / DDR2 / DDR3 quandu cunfigurà i paràmetri di Timing di Memoria.
Quandu cambiate o inserite un valore, u pane di Descrizione di u Registru vi dà u nome di u registru è u valore di u registru chì hè aghjurnatu. I valori invalidi sò marcati cum'è avvisi.

Importazione di a cunfigurazione DDR Files
In più di inserisce i paràmetri di Memoria DDR cù e tabulazioni di Inizializazione di Memoria è Timing, pudete impurtà i valori di u registru DDR da un file. Per fà quessa, cliccate nant'à u buttone Configurazione Import è navigate à u testu file chì cuntene nomi di registru DDR è valori. A Figura 2-5 mostra a sintassi di cunfigurazione d'importazione.

Nota: Se sceglite di impurtà i valori di registru piuttostu chè di inserisce cù a GUI, deve specificà tutti i valori di registru necessarii. Vede a SmartFusion2 SoC FPGA High Speed ​​DDR Interfaces User's Guide per i dettagli.

Esporta a cunfigurazione DDR Files
Pudete ancu esportà i dati di cunfigurazione di u registru attuale in un testu file. Questu file cuntene i valori di registru chì avete impurtatu (se ci hè) è quelli chì sò stati calculati da i paràmetri GUI chì avete inseritu in stu dialogu.
Se vulete annullà i cambiamenti chì avete fattu à a cunfigurazione di u registru DDR, pudete fà cusì cù Restore Default. Nota chì questu sguassate tutti i dati di cunfigurazione di u registru è duvete o reimpurtate o reinserite queste dati. I dati sò resettati à i valori di reset hardware.
Dati generati
Cliccate OK per generà a cunfigurazione. Basatu nantu à a vostra input in e tabelle Generale, Timing di Memoria è Inizializazione di Memoria, u Configuratore MDDR calcula i valori per tutti i registri di cunfigurazione DDR è esporta questi valori in u vostru prughjettu di firmware è simulazione. files. L'esportatu file sintassi hè mostrata in Figura 2-6.

Firmware

Quandu generate u SmartDesign, i seguenti files sò generati in u /firmware/ drivers_config/sys_config directory. Quessi files sò richiesti per u core di firmware CMSIS per cumpilà bè è cuntene infurmazioni riguardanti u vostru disignu attuale, cumprese dati di cunfigurazione periferica è infurmazione di cunfigurazione di clock per u MSS. Ùn edità micca questi files manualmente cum'è sò ricreati ogni volta chì u vostru disignu radicali hè rigeneratu.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h - Dati di cunfigurazione MDDR.
• Sys_config_fddr_define.h - Dati di cunfigurazione FDDR.
•  sys_config_mss_clocks.h - Cunfigurazione di l'orologi MSS

Simulazione
Quandu generate u SmartDesign assuciatu cù u vostru MSS, a seguente simulazione files sò generati in u /annuariu di simulazione:

•  test.bfm - BFM di primu livellu file chì hè prima "eseguitu" durante ogni simulazione chì esercita u processore Cortex-M2 di SmartFusion3 MSS. Esegue peripheral_init.bfm è user.bfm, in questu ordine.
•  peripheral_init.bfm - Cuntene a prucedura BFM chì emula a funzione CMSIS::SystemInit() eseguita nantu à u Cortex-M3 prima di entre in a prucedura main(). Essenzialmente copia i dati di cunfigurazione per qualsiasi periferica utilizata in u disignu à i registri di cunfigurazione periferica curretta è poi aspetta chì tutti i periferichi sò pronti prima di affirmà chì l'utilizatore pò utilizà sti periferichi.
• MDDR_init.bfm - Contene cumandamenti di scrittura BFM chì simulanu e scritture di i dati di u registru di cunfigurazione MSS DDR chì avete inseritu (usendu u dialogu Edit Registers sopra) in i registri di u Controller DDR.
• user.bfm - Destinatu à i cumandamenti di l'utilizatori. Pudete simule u percorsu di dati aghjunghjendu i vostri cumandamenti BFM in questu file. Cumandamenti in questu file serà "eseguitu" dopu chì peripheral_init.bfm hè cumpletu.

Utilizendu u files sopra, u percorsu di cunfigurazione hè simulatu automaticamente. Solu bisognu di edità u user.bfm file per simulà u datapath. Ùn editate micca test.bfm, peripheral_init.bfm, o MDDR_init.bfm files cum'è questi files sò ricreati ogni volta chì u vostru disignu radicali hè rigeneratu.

Percorsu di cunfigurazione MSS DDR
A suluzione di l'inizializazione periferica richiede chì, in più di specificà i valori di registru di cunfigurazione MSS DDR, cunfigurà a strada di dati di cunfigurazione APB in u MSS (FIC_2). A funzione SystemInit() scrive i dati à i registri di cunfigurazione MDDR via l'interfaccia FIC_2 APB.
Nota: Sè vo aduprate System Builder, u percorsu di cunfigurazione hè stabilitu è ​​cunnessu automaticamente.

Per cunfigurà l'interfaccia FIC_2:

1. Aprite u dialogu di configuratore FIC_2 (Figura 2-7) da u configuratore MSS.
2. Selezziunate l'Initialize peripherals using Cortex-M3 option.
3. Assicuratevi chì u MSS DDR hè verificatu, cum'è i blocchi Fabric DDR / SERDES si li usa.
4.  Cliccate OK per salvà i vostri paràmetri. Questu espone i porti di cunfigurazione FIC_2 (Clock, Reset, è interfacce di bus APB), cum'è mostra in Figura 2-8.
5.  Generate u MSS. I porti FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK è FIC_2_APB_M_RESET_N) sò avà esposti à l'interfaccia MSS è ponu esse cunnessi à CoreConfigP è CoreResetP secondu a specificazione di a soluzione di Inizializazione Perifèrica.

Per dettagli cumpleti nantu à a cunfigurazione è a cunnessione di i core CoreConfigP è CoreResetP, riferite à a Guida d'Usuariu di Inizializazione Perifèrica.

Descrizzione di u portu

Interfaccia DDR PHY
Table 3-1 • Interfaccia DDR PHY

Nome di u portu	Direzzione	Descrizzione
MDDR_CAS_N	OUT	DRAM CASN
MDDR_CKE	OUT	DRAM CKE
MDDR_CLK	OUT	Clock, latu P
MDDR_CLK_N	OUT	Clock, latu N
MDDR_CS_N	OUT	DRAM CSN
MDDR_ODT	OUT	DRAM ODT
MDDR_RAS_N	OUT	DRAM RASN
MDDR_RESET_N	OUT	Reset DRAM per DDR3. Ignorate stu signalu per l'Interfacce LPDDR è DDR2. Marcate micca utilizatu per l'Interfacce LPDDR è DDR2.
MDDR_WE_N	OUT	DRAM WEN
MDDR_ADDR[15:0]	OUT	Dram Address bits
MDDR_BA[2:0]	OUT	Indirizzu di Dram Bank
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Mask
MDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input / Output - P Side
MDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input / Output - N Side
MDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	Input / Output di dati DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO in signale
MDDR_DQS_TMATCH_0_OUT	OUT	Segnale FIFO fora
MDDR_DQS_TMATCH_1_IN	IN	FIFO in signale (32-bit solu)
MDDR_DQS_TMATCH_1_OUT	OUT	Segnale FIFO out (solu 32 bit)
MDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Mask
MDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input/Output - P Side
MDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe Input/Output - N Side
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC Data Input/Output
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO in signale
MDDR_DQS_TMATCH_ECC_OUT	OUT	Signal de sortie ECC FIFO (32 bits uniquement)

Nota: L'larghezza di u portu per certi porti cambianu secondu a selezzione di a larghezza PHY. A notazione "[a: 0] / [b: 0] / [c: 0]" hè aduprata per denotà tali porti, induve "[a: 0]" si riferisce à a larghezza di u portu quandu una larghezza PHY 32-bit hè sceltu. , "[b:0]" currisponde à una larghezza PHY di 16-bit, è "[c:0]" currisponde à una larghezza PHY di 8-bit.

Fabric Master AXI Bus Interface
Table 3-2 • Fabric Master AXI Bus Interface

Nome di u portu	Direzzione	Descrizzione
DDR_AXI_S_AWREADY	OUT	Scrivite l'indirizzu prontu
DDR_AXI_S_WREADY	OUT	Scrivite l'indirizzu prontu
DDR_AXI_S_BID[3:0]	OUT	ID di risposta
DDR_AXI_S_BRESP[1:0]	OUT	Scrivite a risposta
DDR_AXI_S_BVALID	OUT	Scrivite a risposta valida
DDR_AXI_S_ARREADY	OUT	Leghjite l'indirizzu prontu
DDR_AXI_S_RID[3:0]	OUT	Leghjite l'ID Tag
DDR_AXI_S_RRESP[1:0]	OUT	Leghjite a Risposta
DDR_AXI_S_RDATA[63:0]	OUT	Leghjite i dati
DDR_AXI_S_RLAST	OUT	Read Last Stu signale indica l'ultimu trasferimentu in un burst di lettura
DDR_AXI_S_RVALID	OUT	Leghjite l'indirizzu validu
DDR_AXI_S_AWID[3:0]	IN	Scrivite l'ID di indirizzu
DDR_AXI_S_AWADDR[31:0]	IN	Scrivite l'indirizzu
DDR_AXI_S_AWLEN[3:0]	IN	Lunghezza di burst
DDR_AXI_S_AWSIZE[1:0]	IN	Dimensione di burst
DDR_AXI_S_AWBURST[1:0]	IN	tipu di burst
DDR_AXI_S_AWLOCK[1:0]	IN	Lock type Stu signale furnisce infurmazioni supplementari nantu à e caratteristiche atomiche di u trasferimentu
DDR_AXI_S_AWVALID	IN	Scrivite l'indirizzu validu
DDR_AXI_S_WID[3:0]	IN	Scrivite l'ID di dati tag
DDR_AXI_S_WDATA[63:0]	IN	Scrivite dati
DDR_AXI_S_WSTRB[7:0]	IN	Scrivite strobes
DDR_AXI_S_WLAST	IN	Scrivite l'ultimu
DDR_AXI_S_WVALID	IN	Scrivite validu
DDR_AXI_S_BREADY	IN	Scrivite prontu
DDR_AXI_S_ARID[3:0]	IN	Leghjite l'ID di l'indirizzu
DDR_AXI_S_ARADDR[31:0]	IN	Leghjite l'indirizzu
DDR_AXI_S_ARLEN[3:0]	IN	Lunghezza di burst
DDR_AXI_S_ARSIZE[1:0]	IN	Dimensione di burst
DDR_AXI_S_ARBURST[1:0]	IN	tipu di burst
DDR_AXI_S_ARLOCK[1:0]	IN	Tipu di serratura
DDR_AXI_S_ARVALID	IN	Leghjite l'indirizzu validu
DDR_AXI_S_RREADY	IN	Leghjite l'indirizzu prontu

Tableau 3-2 • Interface de bus Fabric Master AXI (suite)

Nome di u portu	Direzzione	Descrizzione
DDR_AXI_S_CORE_RESET_N	IN	Reset globale MDDR
DDR_AXI_S_RMW	IN	Indica se tutti i byte di una corsia a 64 bit sono validi per tutti i battiti di un trasferimento AXI. 0: Indica chì tutti i byte in tutti i battiti sò validi in u burst è u controller deve esse predeterminatu per scrive cumandamenti 1: Indica chì certi byte ùn sò micca validi è u controller deve esse predeterminatu à i cumandamenti RMW Questu hè classificatu cum'è un signalu di banda laterale di u canali di scrittura di l'indirizzu AXI è hè validu cù u signale AWVALID. Adupratu solu quandu ECC hè attivatu.

Fabric Master AHB0 Interfaccia Bus
Table 3-3 • Fabric Master AHB0 Bus Interface

Nome di u portu	Direzzione	Descrizzione
DDR_AHB0_SHREADYOUT	OUT	AHBL slave ready - Quandu altu per una scrittura indica chì u MDDR hè prontu per accettà dati è quandu altu per una lettura indica chì a dati hè validu
DDR_AHB0_SHRESP	OUT	U statutu di risposta AHBL - Quandu hà guidatu altu à a fine di una transazzione indica chì a transazzione hè cumpletata cù errori. Quandu s'hè guidatu bassu à a fine di una transazzione indica chì a transazzione hè stata cumpletata cù successu.
DDR_AHB0_SHRDATA[31:0]	OUT	AHBL leghje dati - Leghjite e dati da u slave MDDR à u maestru di tissu
DDR_AHB0_SHSEL	IN	AHBL slave select - Quandu affirmatu, u MDDR hè l'esclave AHBL attualmente sceltu nantu à u busu AHB di tela.
DDR_AHB0_SHADDR[31:0]	IN	Indirizzu AHBL - indirizzu byte nantu à l'interfaccia AHBL
DDR_AHB0_SHBURST[2:0]	IN	AHBL Burst Length
DDR_AHB0_SHSIZE[1:0]	IN	Dimensione di trasferimentu AHBL - Indica a dimensione di u trasferimentu attuale (solu transazzioni di 8/16/32 byte)
DDR_AHB0_SHTRANS[1:0]	IN	Tipu di trasferimentu AHBL - Indica u tipu di trasferimentu di a transazzione attuale
DDR_AHB0_SHMASTLOCK	IN	Lock AHBL - Quandu affirmatu u trasferimentu attuale hè parti di una transazzione chjusa
DDR_AHB0_SHWRITE	IN	AHBL scrive - Quandu altu indica chì a transazzione attuale hè una scrittura. Quandu u bassu indica chì a transazzione attuale hè una lettura
DDR_AHB0_S_HREADY	IN	AHBL ready - Quandu hè altu, indica chì u MDDR hè pronta per accettà una nova transazzione
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL scrive dati - Scrivite dati da u maestru di u tissu à u MDDR

Fabric Master AHB1 Interfaccia Bus
Table 3-4 • Fabric Master AHB1 Bus Interface

Nome di u portu	Direzzione	Descrizzione
DDR_AHB1_SHREADYOUT	OUT	AHBL slave ready - Quandu altu per una scrittura indica chì u MDDR hè prontu per accettà dati è quandu altu per una lettura indica chì a dati hè validu
DDR_AHB1_SHRESP	OUT	U statutu di risposta AHBL - Quandu hà guidatu altu à a fine di una transazzione indica chì a transazzione hè cumpletata cù errori. Quandu s'hè guidatu bassu à a fine di una transazzione indica chì a transazzione hè stata cumpletata cù successu.
DDR_AHB1_SHRDATA[31:0]	OUT	AHBL leghje dati - Leghjite e dati da u slave MDDR à u maestru di tissu
DDR_AHB1_SHSEL	IN	AHBL slave select - Quandu affirmatu, u MDDR hè l'esclave AHBL attualmente sceltu nantu à u busu AHB di tela.
DDR_AHB1_SHADDR[31:0]	IN	Indirizzu AHBL - indirizzu byte nantu à l'interfaccia AHBL
DDR_AHB1_SHBURST[2:0]	IN	AHBL Burst Length
DDR_AHB1_SHSIZE[1:0]	IN	Dimensione di trasferimentu AHBL - Indica a dimensione di u trasferimentu attuale (solu transazzioni di 8/16/32 byte)
DDR_AHB1_SHTRANS[1:0]	IN	Tipu di trasferimentu AHBL - Indica u tipu di trasferimentu di a transazzione attuale
DDR_AHB1_SHMASTLOCK	IN	Lock AHBL - Quandu affirmatu u trasferimentu attuale hè parti di una transazzione chjusa
DDR_AHB1_SHWRITE	IN	AHBL scrive - Quandu altu indica chì a transazzione attuale hè una scrittura. Quandu u bassu indica chì a transazzione attuale hè una lettura.
DDR_AHB1_SHREADY	IN	AHBL ready - Quandu hè altu, indica chì u MDDR hè pronta per accettà una nova transazzione
DDR_AHB1_SHWDATA[31:0]	IN	AHBL scrive dati - Scrivite dati da u maestru di u tissu à u MDDR

Modu di cuntrollu di memoria Soft Interfaccia Bus AXI
Tabella 3-5 • Interfaccia di Bus AXI di Modu di Controller di Memoria Soft

Nome di u portu	Direzzione	Descrizzione
SMC_AXI_M_WLAST	OUT	Scrivite l'ultimu
SMC_AXI_M_WVALID	OUT	Scrivite validu
SMC_AXI_M_AWLEN[3:0]	OUT	Lunghezza di burst
SMC_AXI_M_AWBURST[1:0]	OUT	tipu di burst
SMC_AXI_M_BREADY	OUT	Risposta pronta
SMC_AXI_M_AWVALID	OUT	Scrivite l'indirizzu validu
SMC_AXI_M_AWID[3:0]	OUT	Scrivite l'ID di indirizzu
SMC_AXI_M_WDATA[63:0]	OUT	Scrivite Dati
SMC_AXI_M_ARVALID	OUT	Leghjite l'indirizzu validu
SMC_AXI_M_WID[3:0]	OUT	Scrivite l'ID di dati tag
SMC_AXI_M_WSTRB[7:0]	OUT	Scrivite strobes
SMC_AXI_M_ARID[3:0]	OUT	Leghjite l'ID di l'indirizzu
SMC_AXI_M_ARADDR[31:0]	OUT	Leghjite l'indirizzu
SMC_AXI_M_ARLEN[3:0]	OUT	Lunghezza di burst
SMC_AXI_M_ARSIZE[1:0]	OUT	Dimensione di burst
SMC_AXI_M_ARBURST[1:0]	OUT	tipu di burst
SMC_AXI_M_AWADDR[31:0]	OUT	Scrivite l'indirizzu
SMC_AXI_M_RREADY	OUT	Leghjite l'indirizzu prontu
SMC_AXI_M_AWSIZE[1:0]	OUT	Dimensione di burst
SMC_AXI_M_AWLOCK[1:0]	OUT	Lock type Stu signale furnisce infurmazioni supplementari nantu à e caratteristiche atomiche di u trasferimentu
SMC_AXI_M_ARLOCK[1:0]	OUT	Tipu di serratura
SMC_AXI_M_BID[3:0]	IN	ID di risposta
SMC_AXI_M_RID[3:0]	IN	Leghjite l'ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Leghjite a Risposta
SMC_AXI_M_BRESP[1:0]	IN	Scrivite a risposta
SMC_AXI_M_AWREADY	IN	Scrivite l'indirizzu prontu
SMC_AXI_M_RDATA[63:0]	IN	Leghjite Dati
SMC_AXI_M_WREADY	IN	Scrivite prontu
SMC_AXI_M_BVALID	IN	Scrivite a risposta valida
SMC_AXI_M_ARREADY	IN	Leghjite l'indirizzu prontu
SMC_AXI_M_RLAST	IN	Read Last Stu signale indica l'ultimu trasferimentu in un burst di lettura
SMC_AXI_M_RVALID	IN	Leghjite validu

Modu di Controller di Memoria Soft Interfaccia Bus AHB0
Table 3-6 • Modalità di Controller di Memoria Soft AHB0 Bus Interface

Nome di u portu	Direzzione	Descrizzione
SMC_AHB_M_HBURST[1:0]	OUT	AHBL Burst Length
SMC_AHB_M_HTRANS[1:0]	OUT	Tipu di trasferimentu AHBL - Indica u tipu di trasferimentu di a transazzione attuale.
SMC_AHB_M_HMASTLOCK	OUT	Lock AHBL - Quandu affirmatu u trasferimentu attuale hè parti di una transazzione chjusa
SMC_AHB_M_HWRITE	OUT	AHBL scrive - Quandu altu indica chì a transazzione attuale hè una scrittura. Quandu u bassu indica chì a transazzione attuale hè una lettura
SMC_AHB_M_HSIZE[1:0]	OUT	Dimensione di trasferimentu AHBL - Indica a dimensione di u trasferimentu attuale (solu transazzioni di 8/16/32 byte)
SMC_AHB_M_HWDATA[31:0]	OUT	AHBL scrive dati - Scrivite dati da u maestru MSS à u tissutu Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	OUT	Indirizzu AHBL - indirizzu byte nantu à l'interfaccia AHBL
SMC_AHB_M_HRESP	IN	U statutu di risposta AHBL - Quandu hà guidatu altu à a fine di una transazzione indica chì a transazzione hè cumpletata cù errori. Quandu s'hè guidatu bassu à a fine di una transazzione indica chì a transazzione hè stata cumpletata cù successu
SMC_AHB_M_HRDATA[31:0]	IN	AHBL leghje dati - Leghjite dati da u tissutu Soft Memory Controller à u maestru MSS
SMC_AHB_M_HREADY	IN	AHBL ready - High indica chì u bus AHBL hè prontu per accettà una nova transazzione

Supportu di u produttu

Microsemi SoC Products Group sustene i so prudutti cù diversi servizii di supportu, cumpresu u Serviziu Clienti, u Centru di Supportu Tecnicu di Clienti, un websitu, posta elettronica, è uffizii di vendita in u mondu. Questu appendice cuntene infurmazioni nantu à cuntattà u Gruppu di Prodotti Microsemi SoC è l'usu di sti servizii di supportu.
Serviziu à i clienti
Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.
Da l'America di u Nordu, chjamate 800.262.1060
Da u restu di u mondu, chjamate 650.318.4460
Fax, da ogni locu in u mondu, 650.318.8044
Centru di Assistenza Tecnica di Clienti
Microsemi SoC Products Group furnisce u so Centru di Supportu Tecnicu à i Clienti cù ingegneri altamente qualificati chì ponu aiutà à risponde à e vostre dumande di hardware, software è cuncepimentu nantu à i Prodotti Microsemi SoC. U Centru di Assistenza Tecnica di u Cliente passa assai tempu per creà note d'applicazione, risposte à e dumande cumuni di u ciclu di cuncepimentu, documentazione di prublemi cunnisciuti è diverse FAQ. Allora, prima di cuntattateci, visitate e nostre risorse in linea. Hè assai prubabile chì avemu digià rispostu à e vostre dumande.
Assistenza tecnica
Per Microsemi SoC Products Support, visitate http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Websitu
Pudete cercà una varietà di informazioni tecniche è micca tecniche nantu à a pagina iniziale di Microsemi SoC Products Group, à www.microsemi.com/soc.
Cuntattate u Centru di Assistenza Tecnica di Clienti
Ingegneri altamente qualificati stanu u Centru di Supportu Tecnicu. U Centru di Supportu Tecnicu pò esse cuntattatu per email o attraversu u Gruppu di Prodotti Microsemi SoC websitu.
E-mail
Pudete cumunicà e vostre dumande tecniche à u nostru indirizzu email è riceve risposte per email, fax, o telefunu. Inoltre, se avete prublemi di disignu, pudete email u vostru disignu files per riceve assistenza. Monitoremu constantemente u contu di email in tuttu u ghjornu. Quandu ci mandendu a vostra dumanda, assicuratevi di includere u vostru nome cumpletu, u nome di a cumpagnia, è a vostra infurmazione di cuntattu per un trattamentu efficace di a vostra dumanda.
L'indirizzu email di supportu tecnicu hè soc_tech@microsemi.com.
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Assistenza tecnica ITAR
Per supportu tecnicu nantu à i FPGA RH è RT chì sò regulati da u Regolamentu Internaziunale di Traffic in Arms (ITAR), cuntattateci via soc_tech_itar@microsemi.com. In alternativa, in I miei casi, selezziunate Sì in a lista a tendina ITAR. Per una lista completa di Microsemi FPGA regulati da ITAR, visitate l'ITAR web pagina.

À propositu di Microsemi
Microsemi Corporation (Nasdaq: MSCC) offre una cartera cumpleta di soluzioni di semiconduttori è sistemi per i mercati di cumunicazioni, difesa è sicurità, aerospaziale è industriale. I prudutti includenu circuiti integrati di signali mixti analogici d'alta prestazione è radiazioni, FPGA, SoC è ASIC; prudutti di gestione di energia; i dispusitivi di timing è di sincronizazione è suluzione di u tempu precisu, chì stabiliscenu u standard di u mondu per u tempu; dispusitivi di trasfurmazioni di voce; suluzione RF; cumpunenti discreti; Soluzioni Enterprise Storage è cumunicazione, tecnulugia di sicurità è scalabile anti-tampi prudutti; suluzioni Ethernet; Power-over-Ethernet IC è midspans; cume capacità è servizii di cuncepimentu persunalizati. Microsemi hà a sede in Aliso Viejo, California è hà circa 4,800 impiegati in u mondu. Sapete più à www.microsemi.com.
Microsemi ùn dà alcuna garanzia, rapprisentazione, o guaranzia in quantu à l'infurmazioni cuntenuti quì o l'adattabilità di i so prudutti è servizii per un scopu particulare, nè Microsemi assume alcuna responsabilità chì deriva da l'applicazione o l'usu di qualsiasi pruduttu o circuitu. I prudutti venduti quì sottu è qualsiasi altri prudutti venduti da Microsemi sò stati sottumessi à una prova limitata è ùn deve micca esse aduprati in cunjunzione cù l'equipaggiu o l'applicazioni critichi per a missione. Ogni specificazione di prestazione hè ritenuta affidabile, ma ùn hè micca verificata, è u Cumpratore deve fà è compie tutte e prestazioni è altre teste di i prudutti, solu è inseme cù, o installati in qualsiasi prudutti finali. L'Acquirente ùn s'appoghjanu micca nantu à e specifiche di dati è di prestazione o parametri furniti da Microsemi. Hè a rispunsabilità di u Cumparatore di determinà indipindentamente l'adattabilità di qualsiasi pruduttu è di pruvà è verificà u listessu. L'infurmazioni furnite da Microsemi quì sottu sò furnite "cum'è, induve hè" è cù tutti i difetti, è tuttu u risicu assuciatu cù tali informazioni hè interamente cù u Cumpratore. Microsemi ùn cuncede, esplicitamente o implicitamente, à alcuna parte alcunu diritti di patenti, licenze, o qualsiasi altri diritti IP, sia in quantu à tali infurmazione stessa o qualcosa descritta da tali informazioni. L'infurmazione furnita in stu documentu hè di proprietà di Microsemi, è Microsemi si riserva u dirittu di fà qualsiasi cambiamenti à l'infurmazioni in stu documentu o à qualsiasi prudutti è servizii in ogni mumentu senza avvisu.

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Documenti / Risorse

Configurazione di u Controller Microsemi SmartFusion2 MSS DDR [pdfGuida di l'utente SmartFusion2 MSS Configurazione di Controller DDR, SmartFusion2 MSS, Configurazione di Controller DDR, Configurazione di Controller

Referenze

• Manuale d'usu