SmartFusion2 MSS
Конфігурація контролера DDR
Libero SoC версії 11.6 і пізніших
вступ
SmartFusion2 MSS має вбудований контролер DDR. Цей контролер DDR призначений для керування пам’яттю DDR поза мікросхемою. До контролера MDDR можна отримати доступ як з MSS, так і з FPGA. Крім того, контролер DDR також можна обійти, забезпечуючи додатковий інтерфейс до структури FPGA (режим програмного контролера (SMC)).
Щоб повністю налаштувати контролер MSS DDR, необхідно:
- Виберіть шлях даних за допомогою конфігуратора MDDR.
- Встановіть значення регістрів для регістрів контролера DDR.
- Виберіть тактову частоту пам’яті DDR і співвідношення тактової частоти FPGA до MDDR (за потреби) за допомогою конфігуратора MSS CCC.
- Підключіть інтерфейс конфігурації APB контролера, як визначено рішенням для ініціалізації периферійних пристроїв. Інформацію про схему ініціалізації MDDR, створену програмою System Builder, див. у розділі «Шлях конфігурації MSS DDR» на сторінці 13 і на малюнку 2-7.
Ви також можете створити власну схему ініціалізації за допомогою автономної (не за допомогою System Builder) периферійної ініціалізації. Див. посібник користувача з ініціалізації автономного периферійного пристрою SmartFusion2.
Конфігуратор MDDR
Конфігуратор MDDR використовується для налаштування загального шляху даних і параметрів зовнішньої пам’яті DDR для контролера MSS DDR.
На вкладці «Загальні» встановлюються параметри пам’яті та інтерфейсу Fabric (Малюнок 1-1).
Налаштування пам'яті
Введіть час налаштування пам’яті DDR. Це час, потрібний пам’яті DDR для ініціалізації. Значення за замовчуванням становить 200 нас. Правильне значення, яке потрібно ввести, див. у аркуші даних пам’яті DDR.
Використовуйте параметри пам'яті, щоб налаштувати параметри пам'яті в MDDR.
- Тип пам'яті - LPDDR, DDR2 або DDR3
- Ширина даних – 32-біт, 16-біт або 8-біт
- SECDED Увімкнено ECC – УВІМК. або ВИМК
- Арбітражна схема – Тип-0, Тип -1, Тип-2, Тип-3
- Ідентифікатор найвищого пріоритету – допустимі значення від 0 до 15
- Ширина адреси (у бітах) – зверніться до таблиці даних пам’яті DDR, щоб дізнатися кількість біт адреси рядка, банку та стовпця для пам’яті LPDDR/DDR2/DDR3, яку ви використовуєте. виберіть спадне меню, щоб вибрати правильне значення для рядків/банків/стовпців відповідно до таблиці даних пам’яті LPDDR/DDR2/DDR3.
Примітка: Число в розкривному списку стосується кількості бітів адреси, а не абсолютної кількості рядків/банків/стовпців. наприкладampякщо ваша пам’ять DDR має 4 банки, виберіть 2 (2 ²=4) для банків. Якщо ваша пам’ять DDR має 8 банків, виберіть 3 (2³ =8) для банків.
Налаштування інтерфейсу Fabric
За замовчуванням жорсткий процесор Cortex-M3 налаштовано на доступ до контролера DDR. Ви також можете дозволити Master Fabric доступ до контролера DDR, увімкнувши прапорець Fabric Interface Setting. У цьому випадку ви можете вибрати один із наступних варіантів:
- Використовуйте інтерфейс AXI – Fabric Master отримує доступ до контролера DDR через 64-розрядний інтерфейс AXI.
- Використовуйте єдиний інтерфейс AHBLite – Fabric Master отримує доступ до контролера DDR через єдиний 32-розрядний інтерфейс AHB.
- Використовуйте два інтерфейси AHBLite – два головні комбайни отримують доступ до контролера DDR за допомогою двох 32-розрядних інтерфейсів AHB.
Конфігурація view (Малюнок 1-1) оновлюється відповідно до вашого вибору інтерфейсу Fabric.
Потужність накопичувача вводу/виводу (лише DDR2 і DDR3)
Виберіть одну з наведених нижче потужностей дисків для своїх пристроїв введення/виведення DDR:
- Половина сили приводу
- Повний привід
Libero SoC встановлює стандарт вводу-виводу DDR для вашої системи MDDR на основі типу пам’яті DDR і потужності приводу вводу-виводу (як показано в таблиці 1-1).
Таблиця 1-1 • Потужність диска вводу/виводу та тип пам’яті DDR
| Тип пам'яті DDR | Половина сили Драйв | Повний привід |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Стандарт IO (лише LPDDR)
Виберіть один із наведених нижче варіантів.
- LVCMOS18 (найнижча потужність) для стандарту IO LVCMOS 1.8 В. Використовується в типових програмах LPDDR1.
- Примітка LPDDRI: перш ніж вибрати цей стандарт, переконайтеся, що ваша плата підтримує цей стандарт. Ви повинні використовувати цю опцію, коли націлюєтеся на плати M2S-EVAL-KIT або SF2-STARTER-KIT. Стандарти LPDDRI IO вимагають, щоб резистор IMP_CALIB був встановлений на платі.
Калібрування IO (тільки LPDDR)
Під час використання стандарту вводу-виводу LVCMOS18 виберіть один із наступних варіантів:
- On
- Вимкнено (типово)
Калібрування УВІМКНЕНО та ВИМКНЕНО додатково керує використанням блоку калібрування вводу-виведення, який калібрує драйвери вводу-виводу на зовнішній резистор. Коли ВИМКНЕНО, пристрій використовує попередньо встановлене налаштування драйвера вводу-виведення.
Якщо увімкнено, це вимагає встановлення резистора IMP_CALIB на 150 Ом на друкованій платі.
Це використовується для калібрування IO відповідно до характеристик друкованої плати. Однак, якщо встановлено значення ON, необхідно встановити резистор, інакше контролер пам’яті не буде ініціалізовано.
Для отримання додаткової інформації зверніться до AC393-SmartFusion2 та IGLOO2 Board Design Guidelines Application
Примітка і Посібник користувача високошвидкісних інтерфейсів DDR SmartFusion2 SoC FPGA.
Конфігурація контролера MDDR
Якщо ви використовуєте контролер MSS DDR для доступу до зовнішньої пам’яті DDR, контролер DDR необхідно налаштувати під час виконання. Це робиться шляхом запису конфігураційних даних у спеціальні регістри конфігурації контролера DDR. Ці дані конфігурації залежать від характеристик зовнішньої пам’яті DDR і вашої програми. У цьому розділі описано, як ввести ці параметри конфігурації в конфігуратор контролера MSS DDR і як керувати даними конфігурації в рамках загального рішення ініціалізації периферійних пристроїв.
Контрольні регістри MSS DDR
Контролер MSS DDR має набір регістрів, які необхідно налаштувати під час виконання. Значення конфігурації для цих регістрів представляють різні параметри, такі як режим DDR, ширина PHY, пакетний режим і ECC. Щоб отримати повну інформацію про регістри конфігурації контролера DDR, зверніться до Посібника користувача SmartFusion2 SoC FPGA High Speed DDR Interfaces.
Конфігурація регістрів MDDR
Використовуйте вкладки «Ініціалізація пам’яті» (Малюнок 2-1, Малюнок 2-2 і Малюнок 2-3) і «Час пам’яті» (Малюнок 2-4), щоб ввести параметри, які відповідають вашій пам’яті DDR і програмі. Значення, які ви вводите на цих вкладках, автоматично перетворюються на відповідні значення реєстру. Коли ви клацаєте певний параметр, його відповідний регістр описується на панелі опису реєстру (нижня частина на малюнку 1-1 на сторінці 4).
Ініціалізація пам'яті
Вкладка «Ініціалізація пам’яті» дозволяє вам налаштувати способи ініціалізації пам’яті LPDDR/DDR2/DDR3. Меню та параметри, доступні на вкладці «Ініціалізація пам’яті», залежать від типу пам’яті DDR (LPDDR/DDR2/DDR3), який ви використовуєте. Під час налаштування параметрів зверніться до аркуша даних пам’яті DDR. Коли ви змінюєте або вводите значення, панель опису реєстру дає вам назву реєстру та значення реєстру, яке оновлюється. Недійсні значення позначаються як попередження. На рисунках 2-1, 2-2 і 2-3 показано вкладку «Ініціалізація» для LPDDR, DDR2 і DDR3 відповідно.
- Режим синхронізації – виберіть режим синхронізації 1T або 2T. У 1T (режим за замовчуванням) контролер DDR може видавати нову команду на кожному такті. У режимі синхронізації 2T контролер DDR підтримує адресу та командну шину дійсними протягом двох тактів. Це зменшує ефективність шини до однієї команди на два такти, але подвоює кількість часу налаштування та утримання.
- Часткове самооновлення масиву (лише LPDDR). Ця функція призначена для енергозбереження для LPDDR.
Виберіть один із наведених нижче параметрів, щоб контролер оновив обсяг пам’яті під час самооновлення:
– Повний масив: банки 0, 1,2, 3 і XNUMX
– Половина масиву: банки 0 і 1
– Квартальний масив: банк 0
– Одна восьма частина масиву: банк 0 з адресою рядка MSB=0
– Одна шістнадцята масиву: банк 0 з адресою рядка MSB і MSB-1, обидві дорівнюють 0.
Щоб дізнатися про всі інші параметри, зверніться до таблиці даних пам’яті DDR під час налаштування параметрів.
Час пам'яті
На цій вкладці можна налаштувати параметри Memory Timing. Зверніться до таблиці даних вашої пам’яті LPDDR/DDR2/DDR3 під час налаштування параметрів Memory Timing.
Коли ви змінюєте або вводите значення, панель опису реєстру дає вам назву реєстру та значення реєстру, яке оновлюється. Недійсні значення позначаються як попередження.
Імпорт конфігурації DDR Files
Окрім введення параметрів пам’яті DDR за допомогою вкладок «Ініціалізація пам’яті» та «Час», ви можете імпортувати значення регістру DDR із file. Для цього натисніть кнопку Імпорт конфігурації та перейдіть до тексту file містить імена та значення регістрів DDR. На малюнку 2-5 показано синтаксис конфігурації імпорту.
Примітка: Якщо ви вирішите імпортувати значення реєстру, а не вводити їх за допомогою графічного інтерфейсу користувача, ви повинні вказати всі необхідні значення реєстру. Додаткову інформацію див. у посібнику користувача високошвидкісних інтерфейсів DDR SmartFusion2 SoC FPGA.
Експорт конфігурації DDR Files
Ви також можете експортувати поточні дані конфігурації реєстру в текст file. Це file міститиме значення реєстру, які ви імпортували (якщо такі є), а також ті, які були обчислені з параметрів графічного інтерфейсу користувача, які ви ввели в цьому діалоговому вікні.
Якщо ви хочете скасувати зміни, внесені в конфігурацію реєстру DDR, ви можете зробити це за допомогою Відновити за замовчуванням. Зауважте, що це видаляє всі дані конфігурації реєстру, і ви повинні повторно імпортувати або повторно ввести ці дані. Дані скидаються до значень апаратного скидання.
Згенеровані дані
Натисніть OK, щоб створити конфігурацію. На основі введених вами даних на вкладках «Загальне», «Час пам’яті» та «Ініціалізація пам’яті» конфігуратор MDDR обчислює значення для всіх регістрів конфігурації DDR і експортує ці значення у ваш проект мікропрограмного забезпечення та моделювання. fileс. Експортований file синтаксис показаний на малюнку 2-6.
Прошивка
Коли ви створюєте SmartDesign, наступне files генеруються в каталог /firmware/ drivers_config/sys_config. Ці files необхідні для правильної компіляції мікропрограмного ядра CMSIS і містять інформацію про ваш поточний дизайн, включаючи дані периферійної конфігурації та інформацію про конфігурацію годинника для MSS. Не редагуйте ці files вручну, оскільки вони створюються заново кожного разу, коли ваш кореневий дизайн повторно генерується.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – конфігураційні дані MDDR.
- Sys_config_fddr_define.h – конфігураційні дані FDDR.
- sys_config_mss_clocks.h – налаштування годинників MSS
Симуляція
Коли ви створюєте SmartDesign, пов’язаний із вашим MSS, наступне моделювання files генеруються в /каталог симуляції:
- test.bfm – BFM верхнього рівня file який вперше «виконується» під час будь-якої симуляції, яка використовує процесор Cortex-M2 SmartFusion3 MSS. Він виконує peripheral_init.bfm і user.bfm у такому порядку.
- peripheral_init.bfm – містить процедуру BFM, яка емулює функцію CMSIS::SystemInit(), яка виконується на Cortex-M3 перед входом в процедуру main(). Він, по суті, копіює конфігураційні дані для будь-якої периферійної частини, яка використовується в проекті, до правильних регістрів периферійної конфігурації, а потім чекає, поки всі периферійні пристрої будуть готові, перш ніж стверджувати, що користувач може використовувати цю периферію.
- MDDR_init.bfm – містить команди запису BFM, які імітують запис даних регістра конфігурації MSS DDR, які ви ввели (за допомогою діалогового вікна редагування регістрів вище) у регістри контролера DDR.
- user.bfm – призначений для команд користувача. Ви можете імітувати шлях даних, додавши в нього власні команди BFM file. Команди в цьому file буде «виконано» після завершення peripheral_init.bfm.
Використовуючи fileЯк описано вище, шлях конфігурації моделюється автоматично. Вам потрібно лише відредагувати файл user.bfm file для імітації шляху даних. Не редагуйте test.bfm, peripheral_init.bfm або MDDR_init.bfm fileяк ці fileстворюються заново кожного разу, коли заново генерується ваш кореневий дизайн.
Шлях конфігурації MSS DDR
Рішення для ініціалізації периферійних пристроїв вимагає, щоб окрім указання значень регістру конфігурації MSS DDR ви налаштували шлях даних конфігурації APB у MSS (FIC_2). Функція SystemInit() записує дані в регістри конфігурації MDDR через інтерфейс FIC_2 APB.
Примітка: Якщо ви використовуєте System Builder, шлях конфігурації встановлюється та підключається автоматично.
Щоб налаштувати інтерфейс FIC_2:
- Відкрийте діалогове вікно конфігуратора FIC_2 (Малюнок 2-7) з конфігуратора MSS.
- Виберіть параметр «Ініціалізувати периферійні пристрої за допомогою Cortex-M3».
- Переконайтеся, що MSS DDR позначено, як і блоки Fabric DDR/SERDES, якщо ви їх використовуєте.
- Натисніть OK, щоб зберегти налаштування. Це відкриє конфігураційні порти FIC_2 (інтерфейси шини Clock, Reset і APB), як показано на малюнку 2-8.
- Створіть MSS. Порти FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK і FIC_2_APB_M_RESET_N) тепер доступні в інтерфейсі MSS і можуть бути підключені до CoreConfigP і CoreResetP відповідно до специфікації рішення для ініціалізації периферійних пристроїв.
Щоб отримати повну інформацію щодо налаштування та підключення ядер CoreConfigP і CoreResetP, зверніться до Посібника користувача з ініціалізації периферійних пристроїв.
Опис порту
Інтерфейс DDR PHY
Таблиця 3-1 • Інтерфейс DDR PHY
| Назва порту | Напрямок | опис |
| MDDR_CAS_N | OUT | DRAM CASN |
| MDDR_CKE | OUT | DRAM CKE |
| MDDR_CLK | OUT | Годинник, сторона P |
| MDDR_CLK_N | OUT | Годинник, N сторона |
| MDDR_CS_N | OUT | DRAM CSN |
| MDDR_ODT | OUT | DRAM ODT |
| MDDR_RAS_N | OUT | ДРАМ РАСН |
| MDDR_RESET_N | OUT | Скидання DRAM для DDR3. Ігноруйте цей сигнал для інтерфейсів LPDDR і DDR2. Позначте його як невикористаний для інтерфейсів LPDDR і DDR2. |
| MDDR_WE_N | OUT | ДРАМ ВЕНЬ |
| MDDR_ADDR[15:0] | OUT | Біти адреси драм |
| MDDR_BA[2:0] | OUT | Адреса драмбанку |
| MDDR_DM_RDQS ([3:0]/[1:0]/[0]) | IN OUT | Маска даних Dram |
| MDDR_DQS ([3:0]/[1:0]/[0]) | IN OUT | Dram Data Strobe Input/Output – сторона P |
| MDDR_DQS_N ([3:0]/[1:0]/[0]) | IN OUT | Dram Data Strobe Input/Output – N сторона |
| MDDR_DQ ([31:0]/[15:0]/[7:0]) | IN OUT | Введення/виведення даних DRAM |
| MDDR_DQS_TMATCH_0_IN | IN | FIFO в сигналі |
| MDDR_DQS_TMATCH_0_OUT | OUT | Вихідний сигнал FIFO |
| MDDR_DQS_TMATCH_1_IN | IN | FIFO в сигналі (тільки 32-розрядний) |
| MDDR_DQS_TMATCH_1_OUT | OUT | Вихідний сигнал FIFO (лише 32-розрядний) |
| MDDR_DM_RDQS_ECC | IN OUT | Маска даних Dram ECC |
| MDDR_DQS_ECC | IN OUT | Dram ECC Data Strobe Input/Output – сторона P |
| MDDR_DQS_ECC_N | IN OUT | Dram ECC Data Strobe Input/Output – N сторона |
| MDDR_DQ_ECC ([3:0]/[1:0]/[0]) | IN OUT | Введення/виведення даних DRAM ECC |
| MDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO в сигналі |
| MDDR_DQS_TMATCH_ECC_OUT | OUT | Вихідний сигнал ECC FIFO (лише 32-розрядний) |
Примітка: Ширина портів для деяких портів змінюється залежно від вибору ширини PHY. Позначення «[a:0]/ [b:0]/[c:0]» використовується для позначення таких портів, де «[a:0]» стосується ширини порту, коли вибрано 32-бітну ширину PHY , «[b:0]» відповідає 16-бітній ширині PHY, а «[c:0]» відповідає 8-бітній ширині PHY.
Fabric Master AXI Bus Interface
Таблиця 3-2 • Інтерфейс шини Fabric Master AXI
| Назва порту | Напрямок | опис |
| DDR_AXI_S_AWREADY | OUT | Напишіть адресу готову |
| DDR_AXI_S_WREADY | OUT | Напишіть адресу готову |
| DDR_AXI_S_BID[3:0] | OUT | ID відповіді |
| DDR_AXI_S_BRESP[1:0] | OUT | Напишіть відповідь |
| DDR_AXI_S_BVALID | OUT | Напишіть відповідь дійсну |
| DDR_AXI_S_ARREADY | OUT | Прочитати адресу готова |
| DDR_AXI_S_RID[3:0] | OUT | Прочитати ID Tag |
| DDR_AXI_S_RRESP[1:0] | OUT | Прочитати відповідь |
| DDR_AXI_S_RDATA[63:0] | OUT | Прочитати дані |
| DDR_AXI_S_RLAST | OUT | Read Last Цей сигнал вказує на останню передачу в пакеті читання |
| DDR_AXI_S_RVALID | OUT | Прочитана адреса дійсна |
| DDR_AXI_S_AWID[3:0] | IN | Напишіть ідентифікатор адреси |
| DDR_AXI_S_AWADDR[31:0] | IN | Пишіть адресу |
| DDR_AXI_S_AWLEN[3:0] | IN | Довжина розриву |
| DDR_AXI_S_AWSIZE[1:0] | IN | Розмір вибуху |
| DDR_AXI_S_AWBURST[1:0] | IN | Вибуховий тип |
| DDR_AXI_S_AWLOCK[1:0] | IN | Тип блокування Цей сигнал надає додаткову інформацію про атомарні характеристики передачі |
| DDR_AXI_S_AWVALID | IN | Напишіть дійсну адресу |
| DDR_AXI_S_WID[3:0] | IN | Записати ідентифікатор даних tag |
| DDR_AXI_S_WDATA[63:0] | IN | Записати дані |
| DDR_AXI_S_WSTRB[7:0] | IN | Пишіть стробоскопи |
| DDR_AXI_S_WLAST | IN | Пишіть останнім |
| DDR_AXI_S_WVALID | IN | Пишіть вірно |
| DDR_AXI_S_BREADY | IN | Пишіть готовий |
| DDR_AXI_S_ARID[3:0] | IN | Прочитати ідентифікатор адреси |
| DDR_AXI_S_ARADDR[31:0] | IN | Прочитайте адресу |
| DDR_AXI_S_ARLEN[3:0] | IN | Довжина розриву |
| DDR_AXI_S_ARSIZE[1:0] | IN | Розмір вибуху |
| DDR_AXI_S_ARBURST[1:0] | IN | Вибуховий тип |
| DDR_AXI_S_ARLOCK[1:0] | IN | Тип замка |
| DDR_AXI_S_ARVALID | IN | Прочитана адреса дійсна |
| DDR_AXI_S_RREADY | IN | Прочитати адресу готова |
Таблиця 3-2 • Інтерфейс шини Fabric Master AXI (продовження)
| Назва порту | Напрямок | опис |
| DDR_AXI_S_CORE_RESET_N | IN | Глобальне скидання MDDR |
| DDR_AXI_S_RMW | IN | Вказує, чи всі байти 64-бітної смуги дійсні для всіх тактів передачі AXI. 0: вказує на те, що всі байти в усіх ударах дійсні в пакеті, і контролер за замовчуванням повинен записувати команди 1: вказує на те, що деякі байти недійсні, і контролер за замовчуванням має використовувати команди RMW Це класифікується як сигнал бічної смуги каналу адреси запису AXI і дійсний із сигналом AWVALID. Використовується лише тоді, коли ввімкнено ECC. |
Інтерфейс шини Fabric Master AHB0
Таблиця 3-3 • Інтерфейс шини Fabric Master AHB0
| Назва порту | Напрямок | опис |
| DDR_AHB0_SHREADYOUT | OUT | Підпорядкований пристрій AHBL готовий – коли високий рівень для запису вказує на те, що MDDR готовий прийняти дані, а коли високий рівень для читання означає, що дані дійсні |
| DDR_AHB0_SHRESP | OUT | Статус відповіді AHBL – якщо наприкінці транзакції встановлено високий рівень, це означає, що транзакцію завершено з помилками. Якщо наприкінці транзакції встановлено низький рівень, це означає, що транзакцію завершено успішно. |
| DDR_AHB0_SHRDATA[31:0] | OUT | Зчитування даних AHBL – читання даних із підлеглого пристрою MDDR до головного пристрою |
| DDR_AHB0_SHSEL | IN | Вибір підлеглого пристрою AHBL – коли встановлено, MDDR є поточним вибраним підлеглим AHBL на шині AHB. |
| DDR_AHB0_SHADDR[31:0] | IN | Адреса AHBL – байтова адреса на інтерфейсі AHBL |
| DDR_AHB0_SHBURST[2:0] | IN | Довжина вибуху AHBL |
| DDR_AHB0_SHSIZE[1:0] | IN | Розмір передачі AHBL – вказує розмір поточної передачі (тільки транзакції 8/16/32 байт) |
| DDR_AHB0_SHTRANS[1:0] | IN | Тип переказу AHBL – вказує тип переказу поточної транзакції |
| DDR_AHB0_SHMASTLOCK | IN | Блокування AHBL – якщо підтверджується, поточний переказ є частиною заблокованої транзакції |
| DDR_AHB0_SHWRITE | IN | Запис AHBL – якщо високий рівень означає, що поточна транзакція є записом. Якщо низький, це означає, що поточна транзакція є читанням |
| DDR_AHB0_S_HREADY | IN | AHBL готовий – якщо високий рівень, це означає, що MDDR готовий прийняти нову транзакцію |
| DDR_AHB0_S_HWDATA[31:0] | IN | Дані запису AHBL – запис даних із основної мережі в MDDR |
Інтерфейс шини Fabric Master AHB1
Таблиця 3-4 • Інтерфейс шини Fabric Master AHB1
| Назва порту | Напрямок | опис |
| DDR_AHB1_SHREADYOUT | OUT | Підпорядкований пристрій AHBL готовий – коли високий рівень для запису вказує на те, що MDDR готовий прийняти дані, а коли високий рівень для читання означає, що дані дійсні |
| DDR_AHB1_SHRESP | OUT | Статус відповіді AHBL – якщо наприкінці транзакції встановлено високий рівень, це означає, що транзакцію завершено з помилками. Якщо наприкінці транзакції встановлено низький рівень, це означає, що транзакцію завершено успішно. |
| DDR_AHB1_SHRDATA[31:0] | OUT | Зчитування даних AHBL – читання даних із підлеглого пристрою MDDR до головного пристрою |
| DDR_AHB1_SHSEL | IN | Вибір підлеглого пристрою AHBL – коли встановлено, MDDR є поточним вибраним підлеглим AHBL на шині AHB. |
| DDR_AHB1_SHADDR[31:0] | IN | Адреса AHBL – байтова адреса на інтерфейсі AHBL |
| DDR_AHB1_SHBURST[2:0] | IN | Довжина вибуху AHBL |
| DDR_AHB1_SHSIZE[1:0] | IN | Розмір передачі AHBL – вказує розмір поточної передачі (тільки транзакції 8/16/32 байт) |
| DDR_AHB1_SHTRANS[1:0] | IN | Тип переказу AHBL – вказує тип переказу поточної транзакції |
| DDR_AHB1_SHMASTLOCK | IN | Блокування AHBL – якщо підтверджується, поточний переказ є частиною заблокованої транзакції |
| DDR_AHB1_SHWRITE | IN | Запис AHBL – якщо високий рівень означає, що поточна транзакція є записом. Якщо низький, це означає, що поточна транзакція є читанням. |
| DDR_AHB1_SHREADY | IN | AHBL готовий – якщо високий рівень, це означає, що MDDR готовий прийняти нову транзакцію |
| DDR_AHB1_SHWDATA[31:0] | IN | Дані запису AHBL – запис даних із основної мережі в MDDR |
Інтерфейс шини AXI в режимі програмного контролера пам'яті
Таблиця 3-5 • Інтерфейс шини AXI в режимі програмного контролера пам’яті
| Назва порту | Напрямок | опис |
| SMC_AXI_M_WLAST | OUT | Пишіть останнім |
| SMC_AXI_M_WVALID | OUT | Пишіть вірно |
| SMC_AXI_M_AWLEN[3:0] | OUT | Довжина розриву |
| SMC_AXI_M_AWBURST[1:0] | OUT | Вибуховий тип |
| SMC_AXI_M_BREADY | OUT | Відповідь готова |
| SMC_AXI_M_AWVALID | OUT | Напишіть дійсну адресу |
| SMC_AXI_M_AWID[3:0] | OUT | Напишіть ідентифікатор адреси |
| SMC_AXI_M_WDATA[63:0] | OUT | Запис даних |
| SMC_AXI_M_ARVALID | OUT | Прочитана адреса дійсна |
| SMC_AXI_M_WID[3:0] | OUT | Записати ідентифікатор даних tag |
| SMC_AXI_M_WSTRB[7:0] | OUT | Пишіть стробоскопи |
| SMC_AXI_M_ARID[3:0] | OUT | Прочитати ідентифікатор адреси |
| SMC_AXI_M_ARADDR[31:0] | OUT | Прочитайте адресу |
| SMC_AXI_M_ARLEN[3:0] | OUT | Довжина розриву |
| SMC_AXI_M_ARSIZE[1:0] | OUT | Розмір вибуху |
| SMC_AXI_M_ARBURST[1:0] | OUT | Вибуховий тип |
| SMC_AXI_M_AWADDR[31:0] | OUT | Напишіть адресу |
| SMC_AXI_M_RREADY | OUT | Прочитати адресу готова |
| SMC_AXI_M_AWSIZE[1:0] | OUT | Розмір вибуху |
| SMC_AXI_M_AWLOCK[1:0] | OUT | Тип блокування Цей сигнал надає додаткову інформацію про атомарні характеристики передачі |
| SMC_AXI_M_ARLOCK[1:0] | OUT | Тип замка |
| SMC_AXI_M_BID[3:0] | IN | ID відповіді |
| SMC_AXI_M_RID[3:0] | IN | Прочитати ID Tag |
| SMC_AXI_M_RRESP[1:0] | IN | Прочитати відповідь |
| SMC_AXI_M_BRESP[1:0] | IN | Напишіть відповідь |
| SMC_AXI_M_AWREADY | IN | Напишіть адресу готову |
| SMC_AXI_M_RDATA[63:0] | IN | Читання даних |
| SMC_AXI_M_WREADY | IN | Пишіть готовий |
| SMC_AXI_M_BVALID | IN | Напишіть відповідь дійсну |
| SMC_AXI_M_ARREADY | IN | Прочитати адресу готова |
| SMC_AXI_M_RLAST | IN | Read Last Цей сигнал вказує на останню передачу в пакеті читання |
| SMC_AXI_M_RVALID | IN | Читати Дійсний |
Режим програмного контролера пам'яті AHB0 інтерфейс шини
Таблиця 3-6 • Інтерфейс шини режиму програмного контролера пам’яті AHB0
| Назва порту | Напрямок | опис |
| SMC_AHB_M_HBURST[1:0] | OUT | Довжина вибуху AHBL |
| SMC_AHB_M_HTRANS[1:0] | OUT | Тип переказу AHBL – вказує тип переказу поточної транзакції. |
| SMC_AHB_M_HMASTLOCK | OUT | Блокування AHBL – якщо підтверджується, поточний переказ є частиною заблокованої транзакції |
| SMC_AHB_M_HWRITE | OUT | AHBL write — високий рівень означає, що поточна транзакція є записом. Коли низький рівень означає, що поточна транзакція є читанням |
| SMC_AHB_M_HSIZE[1:0] | OUT | Розмір передачі AHBL – вказує розмір поточної передачі (тільки транзакції 8/16/32 байт) |
| SMC_AHB_M_HWDATA[31:0] | OUT | Дані запису AHBL – Запис даних із головного пристрою MSS у контролер програмної пам’яті мережі |
| SMC_AHB_M_HADDR[31:0] | OUT | Адреса AHBL – байтова адреса на інтерфейсі AHBL |
| SMC_AHB_M_HRESP | IN | Статус відповіді AHBL – якщо наприкінці транзакції встановлено високий рівень, це означає, що транзакцію завершено з помилками. Якщо наприкінці транзакції встановлено низький рівень, це означає, що транзакцію завершено успішно |
| SMC_AHB_M_HRDATA[31:0] | IN | Зчитування даних AHBL – зчитування даних із контролера програмної пам’яті фабрики до головного пристрою MSS |
| SMC_AHB_M_HREADY | IN | AHBL готовий – високий рівень означає, що шина AHBL готова прийняти нову транзакцію |
Підтримка продукту
Microsemi SoC Products Group підтримує свої продукти різними службами підтримки, включаючи службу підтримки клієнтів, центр технічної підтримки клієнтів, webсайту, електронною поштою та офісами продажів по всьому світу. У цьому додатку міститься інформація про зв’язок із Microsemi SoC Products Group і використання цих служб підтримки.
Обслуговування клієнтів
Зверніться до служби підтримки клієнтів, щоб отримати нетехнічну підтримку продукту, як-от ціни на продукт, оновлення продукту, оновлення інформації, статус замовлення та авторизацію.
З Північної Америки телефонуйте за номером 800.262.1060
З іншого світу телефонуйте за номером 650.318.4460
Факс, з будь-якої точки світу, 650.318.8044
Центр технічної підтримки клієнтів
Microsemi SoC Products Group укомплектовує свій Центр технічної підтримки клієнтів висококваліфікованими інженерами, які можуть допомогти відповісти на ваші запитання про обладнання, програмне забезпечення та дизайн щодо продуктів Microsemi SoC. Центр технічної підтримки клієнтів витрачає багато часу на створення приміток до програми, відповідей на загальні запитання циклу проектування, документації відомих проблем і різноманітних поширених запитань. Отже, перш ніж зв’язатися з нами, відвідайте наші онлайн-ресурси. Дуже ймовірно, що ми вже відповіли на ваші запитання.
Технічна підтримка
Для підтримки продуктів Microsemi SoC відвідайте http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webсайт
Ви можете переглянути різноманітну технічну та нетехнічну інформацію на домашній сторінці Microsemi SoC Products Group за адресою www.microsemi.com/soc.
Звернення до Центру технічної підтримки клієнтів
У Центрі технічної підтримки працюють висококваліфіковані інженери. З Центром технічної підтримки можна зв’язатися електронною поштою або через групу продуктів Microsemi SoC webсайт.
Електронна пошта
Ви можете надіслати свої технічні запитання на нашу електронну адресу та отримати відповіді електронною поштою, факсом або телефоном. Крім того, якщо у вас є проблеми з дизайном, ви можете надіслати свій дизайн електронною поштою files отримати допомогу. Ми постійно контролюємо обліковий запис електронної пошти протягом дня. Надсилаючи нам запит, обов’язково вкажіть своє повне ім’я, назву компанії та контактну інформацію для ефективної обробки вашого запиту.
Електронна адреса технічної підтримки soc_tech@microsemi.com.
Мої кейси
Клієнти Microsemi SoC Products Group можуть надсилати та відстежувати технічні справи онлайн, перейшовши на сторінку «Мої справи».
За межами США
Клієнти, яким потрібна допомога поза часовими поясами США, можуть зв’язатися з технічною підтримкою електронною поштою (soc_tech@microsemi.com) або зверніться до місцевого офісу продажу.
Відвідайте сторінку «Про нас», щоб отримати інформацію про офіси продажів і корпоративні контакти.
Списки офісів продажу можна знайти за адресою www.microsemi.com/soc/company/contact/default.aspx.
Технічна підтримка ITAR
Щоб отримати технічну підтримку щодо RH і RT FPGA, які регулюються Міжнародними правилами торгівлі зброєю (ITAR), зв’яжіться з нами через soc_tech_itar@microsemi.com. Крім того, у розділі Мої випадки виберіть Так у розкривному списку ITAR. Щоб отримати повний список FPGA Microsemi, регульованих ITAR, відвідайте ITAR web сторінки.
Про Microsemi
Microsemi Corporation (Nasdaq: MSCC) пропонує широкий асортимент напівпровідникових і системних рішень для комунікацій, оборони та безпеки, аерокосмічної та промислової промисловості. Продукти включають високоефективні та радіаційно захищені аналогові інтегральні схеми зі змішаними сигналами, FPGA, SoC та ASIC; продукти керування живленням; пристрої хронометражу та синхронізації та рішення точного часу, що встановлює світовий стандарт часу; пристрої обробки голосу; радіочастотні рішення; дискретні компоненти; Корпоративні рішення для зберігання даних і зв’язку, технології безпеки та масштабована анти-тamper продукти; рішення Ethernet; Інтегральні схеми та проміжні панелі Power-over-Ethernet; а також можливості та послуги індивідуального дизайну. Штаб-квартира Microsemi розташована в Алісо В’єхо, Каліфорнія, і налічує близько 4,800 співробітників у всьому світі. Дізнайтесь більше на www.microsemi.com.
Microsemi не дає жодних гарантій, заяв або гарантій щодо інформації, що міститься в цьому документі, або придатності її продуктів і послуг для будь-якої конкретної мети, а також не бере на себе жодної відповідальності, що випливає із застосування або використання будь-якого продукту чи схеми. Продукти, що продаються за цією Угодою, та будь-які інші продукти, що продаються Microsemi, пройшли обмежене тестування і не повинні використовуватися разом із критично важливим обладнанням або програмами. Будь-які технічні характеристики вважаються надійними, але не перевірені, і Покупець повинен провести та завершити всі випробування продуктивності та інші випробування продуктів окремо та разом із будь-якими кінцевими продуктами чи встановленими в них. Покупець не повинен покладатися на будь-які дані та характеристики або параметри, надані Microsemi. Покупець зобов’язаний самостійно визначати придатність будь-яких продуктів, а також тестувати та перевіряти це. Інформація, надана Microsemi за цією Угодою, надається «як є, де є» та з усіма недоліками, і весь ризик, пов’язаний з такою інформацією, повністю несе Покупець. Microsemi не надає, явно чи неявно, жодній стороні будь-які патентні права, ліцензії чи будь-які інші права інтелектуальної власності, що стосується самої такої інформації чи будь-чого, що описується такою інформацією. Інформація, представлена в цьому документі, є власністю Microsemi, і Microsemi залишає за собою право вносити будь-які зміни в інформацію в цьому документі або в будь-які продукти та послуги в будь-який час без попередження.
Штаб-квартира компанії Microsemi
One Enterprise, Алісо В'єхо,
CA 92656 США
У межах США: +1 800-713-4113
За межами США: +1 949-380-6100
Продажі: +1 949-380-6136
Факс: +1 949-215-4996
Електронна пошта: sales.support@microsemi.com
©2016 Microsemi Corporation. Всі права захищені. Microsemi та логотип Microsemi є товарними знаками Microsemi Corporation. Усі інші торгові марки та знаки обслуговування є власністю відповідних власників.
5-02-00377-5/11.16
Документи / Ресурси
 |
Конфігурація контролера Microsemi SmartFusion2 MSS DDR [pdfПосібник користувача Конфігурація контролера SmartFusion2 MSS DDR, SmartFusion2 MSS, конфігурація контролера DDR, конфігурація контролера |
