SmartFusion2 MSS
Konfigurazzjoni tal-Kontrollur DDR
Libero SoC v11.6 u aktar tard 

Introduzzjoni

Is-SmartFusion2 MSS għandu kontrollur DDR inkorporat. Dan il-kontrollur DDR huwa maħsub biex jikkontrolla memorja DDR off-chip. Il-kontrollur MDDR jista' jiġi aċċessat mill-MSS kif ukoll mid-drapp FPGA. Barra minn hekk, il-kontrollur DDR jista 'wkoll jiġi bypassed, u jipprovdi interface addizzjonali għad-drapp FPGA (Modalità tal-Kontrollur Artab (SMC)).
Biex tikkonfigura bis-sħiħ il-kontrollur MSS DDR, trid:

1. Agħżel id-datapath billi tuża l-MDDR Configurator.
2. Issettja l-valuri tar-reġistru għar-reġistri tal-kontrollur DDR.
3. Agħżel il-frekwenzi tal-arloġġ tal-memorja DDR u drapp FPGA għall-proporzjon tal-arloġġ MDDR (jekk meħtieġ) billi tuża l-Konfiguratur MSS CCC.
4. Qabbad l-interface tal-konfigurazzjoni APB tal-kontrollur kif definit mis-soluzzjoni ta 'Inizjalizzazzjoni Periferali. Għaċ-ċirkwiti tal-Inizjalizzazzjoni tal-MDDR mibni minn System Builder, irreferi għall-"MSS DDR Configuration Path" f'paġna 13 u Figura 2-7.
   Tista 'wkoll tibni ċirkwiti ta' inizjalizzazzjoni tiegħek stess billi tuża Inizjalizzazzjoni Periferali waħedha (mhux minn System Builder). Irreferi għall-Gwida tal-Utent tal-Inizjalizzazzjoni tal-Periferali Standalone SmartFusion2.

Konfiguratur MDDR

Il-Konfiguratur MDDR jintuża biex jiġi kkonfigurat id-datapath ġenerali u l-Parametri tal-Memorja DDR esterni għall-kontrollur MSS DDR.

It-tab Ġenerali tistabbilixxi s-settings tal-Memorja u tal-Interface tad-Tessili tiegħek (Figura 1-1).
Settings tal-Memorja
Daħħal il-Ħin ta' Soluzzjoni tal-Memorja DDR. Dan huwa l-ħin li l-memorja DDR teħtieġ biex tiġi inizjalizzata. Il-valur default huwa 200 us. Irreferi għall-Iskeda tad-Dejta tal-Memorja DDR tiegħek għall-valur korrett li trid tidħol.
Uża Settings tal-Memorja biex tikkonfigura l-għażliet tal-memorja tiegħek fl-MDDR.

• Tip ta 'Memorja - LPDDR, DDR2, jew DDR3
• Wisa' tad-Data - 32-bit, 16-bit jew 8-bit
• SECDED Enabled ECC – ON jew OFF
• Skema ta' Arbitraġġ – Tip-0, Tip -1, Tip-2,Tip-3
• ID tal-ogħla prijorità – Il-valuri validi huma minn 0 sa 15
• Wisa' ta' l-Indirizz (bits) – Irreferi għall-Iskeda tad-Data tal-Memorja DDR tiegħek għan-numru ta' bits ta' indirizzi ta' ringiela, bank, u kolonna għall-memorja LPDDR/DDR2/DDR3 li tuża. agħżel il-menu pull-down biex tagħżel il-valur korrett għal ringieli/banek/kolonni skont il-folja tad-dejta tal-memorja LPDDR/DDR2/DDR3.

Nota: In-numru fil-lista pull-down jirreferi għan-numru ta 'bits ta' Indirizz, mhux in-numru assolut ta 'ringieli/banek/kolonni. Per example, jekk il-memorja DDR tiegħek għandha 4 banek, agħżel 2 (2 ²=4) għall-banek. Jekk il-memorja DDR tiegħek għandha 8 banek, agħżel 3 (2³ =8) għall-banek.

Issettjar tal-Interface tad-drapp
B'mod awtomatiku, il-proċessur iebes Cortex-M3 huwa stabbilit biex jaċċessa l-Kontrollur DDR. Tista 'wkoll tippermetti lil Master tad-drapp jaċċessa l-Kontrollur DDR billi tattiva l-kaxxa ta' kontroll tal-Issettjar tal-Interface tat-Tessili. F'dan il-każ, tista' tagħżel waħda mill-għażliet li ġejjin:

• Uża Interface AXI - Il-Master tad-drapp jaċċessa l-Kontrollur DDR permezz ta 'interface AXI ta' 64-bit.
• Uża Interface AHBLite Uniku - Il-Master tad-drapp jaċċessa l-Kontrollur DDR permezz ta 'interface AHB waħda ta' 32-bit.
• Uża żewġ Interfaces AHBLite - Żewġ Masters tad-drapp jaċċessaw il-Kontrollur DDR billi jużaw żewġ interfaces AHB ta '32-bit.
  Il-konfigurazzjoni view (Figura 1-1) aġġornamenti skont l-għażla tal-Interface tad-drapp tiegħek.

I/O Drive Strength (DDR2 u DDR3 biss)
Agħżel waħda mill-qawwiet tas-sewqan li ġejjin għall-I/Os DDR tiegħek:

• Qawwa Nofs Drive
•  Qawwa Sħiħa Drive

Libero SoC jistabbilixxi l-Istandard DDR I/O għas-sistema MDDR tiegħek ibbażat fuq it-tip tal-Memorja DDR tiegħek u l-Qawwa tal-I/O Drive (kif muri fit-Tabella 1-1).
Tabella 1-1 • I/O Drive Strength u Tip ta' Memorja DDR

Tip ta' Memorja DDR	Nofs Qawwa Drive	Drive ta 'Qawwa Sħiħa
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	LPDRI	LPDRII

Standard IO (LPDDR biss)
Agħżel waħda mill-għażliet li ġejjin:

• LVCMOS18 (L-inqas Enerġija) għall-istandard LVCMOS 1.8V IO. Użat f'applikazzjonijiet LPDDR1 tipiċi.
• Nota LPDDRI: Qabel ma tagħżel dan l-istandard, kun żgur li l-bord tiegħek jappoġġja dan l-istandard. Trid tuża din l-għażla meta timmira l-M2S-EVAL-KIT jew il-bordijiet SF2-STARTER-KIT. L-istandards LPDDRI IO jeħtieġu li reżistenza IMP_CALIB tkun installata fuq il-bord.

Kalibrazzjoni IO (LPDDR biss)
Agħżel waħda mill-għażliet li ġejjin meta tuża l-istandard LVCMOS18 IO:

• On
• Mitfi (Tipiku)

Il-kalibrazzjoni ON u OFF tikkontrolla b'mod fakultattiv l-użu ta 'blokk ta' kalibrazzjoni IO li tikkalibra s-sewwieqa IO għal resistor estern. Meta MITFI, l-apparat juża aġġustament tas-sewwieq IO issettjat minn qabel.
Meta ON, dan jeħtieġ resistor IMP_CALIB ta '150-ohm biex jiġi installat fuq il-PCB.
Dan jintuża biex jikkalibra l-IO għall-karatteristiċi tal-PCB. Madankollu, meta ssettjat fuq ON, jeħtieġ li jiġi installat resistor jew il-kontrollur tal-memorja mhux se jinizjalizza.
Għal aktar informazzjoni, irreferi għall-Applikazzjoni tal-Linji Gwida tad-Disinn tal-Bord AC393-SmartFusion2 u IGLOO2
Nota u l-Gwida għall-Utent ta' Interfaces DDR ta' Veloċità Għolja SmartFusion2 SoC FPGA.

Konfigurazzjoni tal-Kontrollur MDDR

Meta tuża l-Kontrollur MSS DDR biex taċċessa Memorja DDR esterna, il-Kontrollur DDR irid jiġi kkonfigurat waqt ir-runtime. Dan isir billi tikteb dejta tal-konfigurazzjoni fir-reġistri dedikati tal-konfigurazzjoni tal-kontrollur DDR. Din id-dejta tal-konfigurazzjoni hija dipendenti fuq il-karatteristiċi tal-memorja DDR esterna u l-applikazzjoni tiegħek. Din it-taqsima tiddeskrivi kif tiddaħħal dawn il-parametri tal-konfigurazzjoni fil-konfiguratur tal-kontrollur MSS DDR u kif id-dejta tal-konfigurazzjoni hija ġestita bħala parti mis-soluzzjoni ġenerali tal-Inizjalizzazzjoni Periferali.

Reġistri ta' Kontroll MSS DDR
Il-Kontrollur MSS DDR għandu sett ta' reġistri li jeħtieġ li jiġu kkonfigurati waqt ir-runtime. Il-valuri tal-konfigurazzjoni għal dawn ir-reġistri jirrappreżentaw parametri differenti, bħall-mod DDR, il-wisa 'PHY, il-mod tal-fqigħ, u l-ECC. Għal dettalji kompluti dwar ir-reġistri tal-konfigurazzjoni tal-kontrollur DDR, irreferi għall-Gwida tal-Utent tal-Interfaces DDR ta' Veloċità Għolja SmartFusion2 SoC FPGA.
Konfigurazzjoni tar-Reġistri MDDR
Uża t-tabs tal-Inizjalizzazzjoni tal-Memorja (Figura 2-1, Figura 2-2, u Figura 2-3) u Żmien tal-Memorja (Figura 2-4) biex iddaħħal parametri li jikkorrispondu mal-Memorja u l-applikazzjoni DDR tiegħek. Il-valuri li ddaħħal f'dawn it-tabs jiġu tradotti awtomatikament għall-valuri tar-reġistru xierqa. Meta tikklikkja parametru speċifiku, ir-reġistru korrispondenti tiegħu huwa deskritt fil-pannell tad-Deskrizzjoni tar-Reġistru (il-parti t'isfel f'Figura 1-1 f'paġna 4).
Inizjalizzazzjoni tal-Memorja
It-tab tal-Inizjalizzazzjoni tal-Memorja tippermettilek tikkonfigura l-modi kif trid li l-memorji LPDDR/DDR2/DDR3 tiegħek jiġu inizjalizzati. Il-menu u l-għażliet disponibbli fit-tab tal-Inizjalizzazzjoni tal-Memorja jvarjaw skont it-tip ta 'memorja DDR (LPDDR/DDR2/DDR3) li tuża. Irreferi għall-Iskeda tad-Data tal-Memorja DDR tiegħek meta tikkonfigura l-għażliet. Meta tibdel jew iddaħħal valur, il-pannell tad-Deskrizzjoni tar-Reġistru jagħtik l-isem tar-reġistru u l-valur tar-reġistru li jiġi aġġornat. Valuri invalidi huma mmarkati bħala twissijiet. Figura 2-1, Figura 2-2, u Figura 2-3 juru t-tab tal-Inizjalizzazzjoni għal LPDDR, DDR2 u DDR3, rispettivament.

• Modalità Timing - Agħżel il-modalità Timing 1T jew 2T. F'1T (il-mod default), il-kontrollur DDR jista 'joħroġ kmand ġdid fuq kull ċiklu ta' arloġġ. Fil-modalità tal-ħin 2T, il-kontrollur DDR iżomm l-indirizz u l-bus tal-kmand validi għal żewġ ċikli tal-arloġġ. Dan inaqqas l-effiċjenza tax-xarabank għal kmand wieħed għal kull żewġ arloġġi, iżda jirdoppja l-ammont ta 'setup u hold time.
• Aġġornament Awto-Array Parzjali (LPDDR biss). Din il-karatteristika hija għall-iffrankar tal-enerġija għall-LPDDR.
  Agħżel waħda minn dawn li ġejjin għall-kontrollur biex jġedded l-ammont ta 'memorja waqt aġġornar innifsu:
  – Array sħiħ: Banek 0, 1,2, u 3
  – Nofs firxa: Banek 0 u 1
  – Array kwart: Bank 0
  – Array ta' wieħed minn tmienja: Bank 0 b'indirizz ta' ringiela MSB=0
  – Array minn sittax: Bank 0 bl-indirizz tar-ringiela MSB u MSB-1 it-tnejn ugwali għal 0.
  Għall-għażliet l-oħra kollha, irreferi għall-Folja tad-Data tal-Memorja DDR tiegħek meta tikkonfigura l-għażliet.
  

Ħin tal-Memorja
Din it-tab tippermettilek tikkonfigura l-parametri tal-Ħin tal-Memorja. Irreferi għall-Iskeda tad-Data tal-memorja LPDDR/DDR2/DDR3 tiegħek meta tikkonfigura l-parametri tal-Ħin tal-Memorja.
Meta tibdel jew iddaħħal valur, il-pannell tad-Deskrizzjoni tar-Reġistru jagħtik l-isem tar-reġistru u l-valur tar-reġistru li jiġi aġġornat. Valuri invalidi huma mmarkati bħala twissijiet.

Importazzjoni tal-Konfigurazzjoni DDR Files
Minbarra li ddaħħal il-parametri tal-Memorja DDR billi tuża t-tabs tal-Inizjalizzazzjoni tal-Memorja u tal-Ħin, tista’ timporta valuri tar-reġistru DDR minn file. Biex tagħmel dan, ikklikkja l-buttuna Konfigurazzjoni tal-Importazzjoni u naviga għat-test file li jkun fihom ismijiet u valuri tar-reġistru DDR. Figura 2-5 turi s-sintassi tal-konfigurazzjoni tal-importazzjoni.

Nota: Jekk tagħżel li timporta l-valuri tar-reġistru aktar milli ddaħħalhom bl-użu tal-GUI, trid tispeċifika l-valuri tar-reġistru kollha meħtieġa. Irreferi għall-Gwida tal-Utent tal-Interfaces DDR ta' Veloċità Għolja SmartFusion2 SoC FPGA għad-dettalji.

Tesporta Konfigurazzjoni DDR Files
Tista' wkoll tesporta d-dejta tal-konfigurazzjoni tar-reġistru attwali f'test file. Dan file se jkun fih valuri tar-reġistru li inti importat (jekk hemm) kif ukoll dawk li ġew ikkalkulati mill-parametri GUI li daħħalt f'din id-djalogu.
Jekk trid tħassar il-bidliet li għamilt fil-konfigurazzjoni tar-reġistru DDR, tista 'tagħmel dan b'Restore Default. Innota li dan iħassar id-dejta kollha tal-konfigurazzjoni tar-reġistru u trid jew terġa' timporta jew terġa' ddaħħal din id-dejta. Id-data hija reset għall-valuri reset hardware.
Data Ġġenerata
Ikklikkja OK biex tiġġenera l-konfigurazzjoni. Ibbażat fuq l-input tiegħek fit-tabs Ġenerali, Żmien tal-Memorja u Inizjalizzazzjoni tal-Memorja, il-Konfiguratur MDDR jikkalkula l-valuri għar-reġistri kollha tal-konfigurazzjoni DDR u jesporta dawn il-valuri fil-proġett u s-simulazzjoni tal-firmware tiegħek. files. L-esportati file sintassi hija murija fil-Figura 2-6.

Firmware

Meta tiġġenera l-SmartDesign, dan li ġej files huma ġġenerati fil- direttorju /firmware/ drivers_config/sys_config. Dawn files huma meħtieġa biex il-qalba tal-firmware tas-CMSIS tikkompila kif suppost u jkun fiha informazzjoni dwar id-disinn attwali tiegħek inkluż dejta tal-konfigurazzjoni periferali u informazzjoni dwar il-konfigurazzjoni tal-arloġġ għall-MSS. Teditjax dawn files manwalment peress li huma maħluqa mill-ġdid kull darba li d-disinn ta 'l-għeruq tiegħek jerġa' jiġi ġġenerat.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – dejta tal-konfigurazzjoni MDDR.
• Sys_config_fddr_define.h – Data tal-konfigurazzjoni tal-FDDR.
•  sys_config_mss_clocks.h – Konfigurazzjoni tal-arloġġi MSS

Simulazzjoni
Meta tiġġenera l-SmartDesign assoċjat mal-MSS tiegħek, is-simulazzjoni li ġejja files huma ġġenerati fil- /direttorju ta' simulazzjoni:

•  test.bfm – BFM tal-ogħla livell file li hija l-ewwel "eżegwita" waqt kwalunkwe simulazzjoni li teżerċita l-proċessur Cortex-M2 ta' SmartFusion3 MSS. Hija tesegwixxi peripheral_init.bfm u user.bfm, f'dik l-ordni.
•  peripheral_init.bfm – Fih il-proċedura BFM li timita l-funzjoni CMSIS::SystemInit() mmexxija fuq il-Cortex-M3 qabel ma tidħol fil-proċedura main(). Essenzjalment tikkopja d-dejta tal-konfigurazzjoni għal kwalunkwe periferali użat fid-disinn għar-reġistri ta 'konfigurazzjoni periferali korretti u mbagħad jistenna li l-periferali kollha jkunu lesti qabel jasserixxi li l-utent jista' juża dawn il-periferali.
• MDDR_init.bfm – Fih kmandi tal-kitba BFM li jissimulaw il-kitbiet tad-dejta tar-reġistru tal-konfigurazzjoni MSS DDR li daħħalt (bl-użu tad-djalogu Edit Reġistri hawn fuq) fir-reġistri tal-Kontrollur DDR.
• user.bfm – Maħsub għall-kmandi tal-utent. Tista' tissimula d-datapath billi żżid il-kmandi tal-BFM tiegħek stess f'dan file. Kmandi f'dan file se jiġi "eżegwit" wara li peripheral_init.bfm ikun tlesta.

Bl-użu tal- files hawn fuq, il-mogħdija tal-konfigurazzjoni hija simulata awtomatikament. Għandek bżonn biss teditja l-user.bfm file biex jissimulaw id-datapath. Teditjax it-test.bfm, peripheral_init.bfm, jew MDDR_init.bfm files kif dawn files huma maħluqa mill-ġdid kull darba li d-disinn ta 'l-għeruq tiegħek jiġi ġġenerat mill-ġdid.

MSS DDR Konfigurazzjoni Mogħdija
Is-soluzzjoni tal-Inizjalizzazzjoni Periferali teħtieġ li, minbarra li tispeċifika l-valuri tar-reġistru tal-konfigurazzjoni MSS DDR, tikkonfigura l-mogħdija tad-dejta tal-konfigurazzjoni tal-APB fl-MSS (FIC_2). Il-funzjoni SystemInit() tikteb id-dejta fir-reġistri tal-konfigurazzjoni tal-MDDR permezz tal-interface FIC_2 APB.
Nota: Jekk qed tuża System Builder il-mogħdija tal-konfigurazzjoni hija stabbilita u konnessa awtomatikament.

Biex tikkonfigura l-interface FIC_2:

1. Iftaħ id-djalogu tal-konfiguratur FIC_2 (Figura 2-7) mill-konfiguratur MSS.
2. Agħżel l-għażla Initialize periferali billi tuża Cortex-M3.
3. Kun żgur li l-MSS DDR huwa ċċekkjat, kif huma l-blokki Fabric DDR/SERDES jekk qed tużahom.
4.  Ikklikkja OK biex issalva s-settings tiegħek. Dan se jesponi l-portijiet tal-konfigurazzjoni FIC_2 (Arloġġ, Irrisettja, u interfaces tal-karozzi tal-linja APB), kif muri fil-Figura 2-8.
5.  Iġġenera l-MSS. Il-portijiet FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK u FIC_2_APB_M_RESET_N) issa huma esposti fl-interface MSS u jistgħu jiġu konnessi mal-CoreConfigP u CoreResetP skont l-ispeċifikazzjoni tas-soluzzjoni tal-Inizjalizzazzjoni Periferali.

Għal dettalji sħaħ dwar il-konfigurazzjoni u l-konnessjoni tal-coreConfigP u CoreResetP, irreferi għall-Gwida tal-Utent tal-Inizjalizzazzjoni Periferali.

Deskrizzjoni tal-Port

Interface DDR PHY
Tabella 3-1 • Interface DDR PHY

Isem tal-Port	Direzzjoni	Deskrizzjoni
MDDR_CAS_N	BARRA	DRAM CASN
MDDR_CKE	BARRA	DRAM CKE
MDDR_CLK	BARRA	Arloġġ, naħa P
MDDR_CLK_N	BARRA	Arloġġ, naħa N
MDDR_CS_N	BARRA	DRAM CSN
MDDR_ODT	BARRA	DRAM ODT
MDDR_RAS_N	BARRA	DRAM RASN
MDDR_RESET_N	BARRA	Irrisettja DRAM għal DDR3. Injora dan is-sinjal għall-Interfaces LPDDR u DDR2. Immarkaha mhux użata għal Interfaces LPDDR u DDR2.
MDDR_WE_N	BARRA	DRAM WEN
MDDR_ADDR[15:0]	BARRA	Dram Indirizz bits
MDDR_BA[2:0]	BARRA	Indirizz tal-Bank Dram
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Maskra
MDDR_DQS ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – P Side
MDDR_DQS_N ([3:0]/[1:0]/[0])	INOUT	Dram Data Strobe Input/Output – N Side
MDDR_DQ ([31:0]/[15:0]/[7:0])	INOUT	DRAM Data Input/Output
MDDR_DQS_TMATCH_0_IN	IN	FIFO fis-sinjal
MDDR_DQS_TMATCH_0_OUT	BARRA	FIFO barra sinjal
MDDR_DQS_TMATCH_1_IN	IN	FIFO fis-sinjal (32-bit biss)
MDDR_DQS_TMATCH_1_OUT	BARRA	Sinjal ta' barra FIFO (32-bit biss)
MDDR_DM_RDQS_ECC	INOUT	Dram ECC Data Maskra
MDDR_DQS_ECC	INOUT	Dram ECC Data Strobe Input/Output – P Side
MDDR_DQS_ECC_N	INOUT	Dram ECC Data Strobe Input/Output – N Side
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	INOUT	DRAM ECC Data Input/Output
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO fis-sinjal
MDDR_DQS_TMATCH_ECC_OUT	BARRA	Sinjal ta' barra ECC FIFO (32-bit biss)

Nota: Il-wisa 'tal-portijiet għal xi portijiet jinbidlu skont l-għażla tal-wisa' PHY. In-notazzjoni “[a:0]/ [b:0]/[c:0]” tintuża biex tindika tali portijiet, fejn “[a:0]” tirreferi għall-wisa’ tal-port meta tintgħażel wisa’ PHY ta’ 32 bit , "[b:0]" tikkorrispondi għal wisa 'PHY ta' 16-bit, u "[c:0]" tikkorrispondi għal wisa 'PHY ta' 8-bit.

Tessili Master AXI Bus Interface
Tabella 3-2 • Fabric Master AXI Bus Interface

Isem tal-Port	Direzzjoni	Deskrizzjoni
DDR_AXI_S_AWREADY	BARRA	Ikteb l-indirizz lest
DDR_AXI_S_WREADY	BARRA	Ikteb l-indirizz lest
DDR_AXI_S_BID[3:0]	BARRA	ID tar-rispons
DDR_AXI_S_BRESP[1:0]	BARRA	Ikteb tweġiba
DDR_AXI_S_BVALID	BARRA	Ikteb tweġiba valida
DDR_AXI_S_ARREADY	BARRA	Aqra l-indirizz lest
DDR_AXI_S_RID[3:0]	BARRA	Aqra l-ID Tag
DDR_AXI_S_RRESP[1:0]	BARRA	Aqra Rispons
DDR_AXI_S_RDATA[63:0]	BARRA	Aqra d-data
DDR_AXI_S_RLAST	BARRA	Aqra l-Aħħar Dan is-sinjal jindika l-aħħar trasferiment f'tifqigħ tal-qari
DDR_AXI_S_RVALID	BARRA	Aqra l-indirizz validu
DDR_AXI_S_AWID[3:0]	IN	Ikteb Indirizz ID
DDR_AXI_S_AWADDR[31:0]	IN	Ikteb l-indirizz
DDR_AXI_S_AWLEN[3:0]	IN	Tul tal-fqigħ
DDR_AXI_S_AWSIZE[1:0]	IN	Daqs tat-tifqigħ
DDR_AXI_S_AWBURST[1:0]	IN	Tip ta 'fqigħ
DDR_AXI_S_AWLOCK[1:0]	IN	Tip ta 'lock Dan is-sinjal jipprovdi informazzjoni addizzjonali dwar il-karatteristiċi atomiċi tat-trasferiment
DDR_AXI_S_AWVALID	IN	Ikteb l-indirizz validu
DDR_AXI_S_WID[3:0]	IN	Ikteb l-ID tad-Data tag
DDR_AXI_S_WDATA[63:0]	IN	Ikteb data
DDR_AXI_S_WSTRB[7:0]	IN	Ikteb strobes
DDR_AXI_S_WLAST	IN	Ikteb l-aħħar
DDR_AXI_S_WVALID	IN	Ikteb validu
DDR_AXI_S_BREADY	IN	Ikteb lest
DDR_AXI_S_ARID[3:0]	IN	Aqra l-ID tal-Indirizz
DDR_AXI_S_ARADDR[31:0]	IN	Aqra l-indirizz
DDR_AXI_S_ARLEN[3:0]	IN	Tul tal-fqigħ
DDR_AXI_S_ARSIZE[1:0]	IN	Daqs tat-tifqigħ
DDR_AXI_S_ARBURST[1:0]	IN	Tip ta 'fqigħ
DDR_AXI_S_ARLOCK[1:0]	IN	Tip Lock
DDR_AXI_S_ARVALID	IN	Aqra l-indirizz validu
DDR_AXI_S_RREADY	IN	Aqra l-indirizz lest

Tabella 3-2 • Fabric Master AXI Bus Interface (ikompli)

Isem tal-Port	Direzzjoni	Deskrizzjoni
DDR_AXI_S_CORE_RESET_N	IN	Irrisettja Globali MDDR
DDR_AXI_S_RMW	IN	Jindika jekk il-bytes kollha ta' korsija ta' 64 bit humiex validi għat-taħbita kollha ta' trasferiment AXI. 0: Jindika li l-bytes kollha fil-beats kollha huma validi fil-fqigħ u l-kontrollur għandu default biex jikteb il-kmandi 1: Jindika li xi bytes huma invalidi u l-kontrollur għandu default għall-kmandi RMW Dan huwa kklassifikat bħala sinjal tal-banda tal-ġenb tal-kanal tal-indirizz tal-kitba AXI u huwa validu mas-sinjal AWVALID. Jintuża biss meta l-ECC hija attivata.

Tessili Master AHB0 Bus Interface
Tabella 3-3 • Fabric Master AHB0 Bus Interface

Isem tal-Port	Direzzjoni	Deskrizzjoni
DDR_AHB0_SHREADYOUT	BARRA	AHBL slave lest – Meta għoli għal kitba jindika li l-MDDR huwa lest biex jaċċetta data u meta għoli għal qari jindika li d-data hija valida
DDR_AHB0_SHRESP	BARRA	L-istatus ta 'rispons AHBL - Meta misjuq għoli fit-tmiem ta' tranżazzjoni jindika li t-tranżazzjoni tlestiet bi żbalji. Meta titmexxa baxx fit-tmiem ta 'tranżazzjoni jindika li t-tranżazzjoni tlestiet b'suċċess.
DDR_AHB0_SHRDATA[31:0]	BARRA	AHBL aqra data – Aqra data mill-iskjav MDDR lill-kaptan tad-drapp
DDR_AHB0_SHSEL	IN	AHBL slave select - Meta affermat, l-MDDR huwa l-iskjav AHBL magħżul bħalissa fuq ix-xarabank AHB tad-drapp
DDR_AHB0_SHADDR[31:0]	IN	Indirizz AHBL – indirizz tal-byte fuq l-interface AHBL
DDR_AHB0_SHBURST[2:0]	IN	Tul tal-Fqigħ AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Daqs tat-trasferiment AHBL - Jindika d-daqs tat-trasferiment kurrenti (transazzjonijiet 8/16/32 byte biss)
DDR_AHB0_SHTRANS[1:0]	IN	Tip ta' trasferiment AHBL – Jindika t-tip ta' trasferiment tat-tranżazzjoni kurrenti
DDR_AHB0_SHMASTLOCK	IN	AHBL lock – Meta affermat it-trasferiment kurrenti huwa parti minn transazzjoni msakkra
DDR_AHB0_SHWRITE	IN	AHBL write - Meta għoli jindika li t-tranżazzjoni kurrenti hija kitba. Meta baxx jindika li t-tranżazzjoni kurrenti hija qari
DDR_AHB0_S_HREADY	IN	AHBL lest - Meta jkun għoli, jindika li l-MDDR huwa lest li jaċċetta tranżazzjoni ġdida
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL jiktbu data – Ikteb data mill-kaptan tad-drapp għall-MDDR

Tessili Master AHB1 Bus Interface
Tabella 3-4 • Fabric Master AHB1 Bus Interface

Isem tal-Port	Direzzjoni	Deskrizzjoni
DDR_AHB1_SHREADYOUT	BARRA	AHBL slave lest – Meta għoli għal kitba jindika li l-MDDR huwa lest biex jaċċetta data u meta għoli għal qari jindika li d-data hija valida
DDR_AHB1_SHRESP	BARRA	L-istatus ta 'rispons AHBL - Meta misjuq għoli fit-tmiem ta' tranżazzjoni jindika li t-tranżazzjoni tlestiet bi żbalji. Meta titmexxa baxx fit-tmiem ta 'tranżazzjoni jindika li t-tranżazzjoni tlestiet b'suċċess.
DDR_AHB1_SHRDATA[31:0]	BARRA	AHBL aqra data – Aqra data mill-iskjav MDDR lill-kaptan tad-drapp
DDR_AHB1_SHSEL	IN	AHBL slave select - Meta affermat, l-MDDR huwa l-iskjav AHBL magħżul bħalissa fuq ix-xarabank AHB tad-drapp
DDR_AHB1_SHADDR[31:0]	IN	Indirizz AHBL – indirizz tal-byte fuq l-interface AHBL
DDR_AHB1_SHBURST[2:0]	IN	Tul tal-Fqigħ AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Daqs tat-trasferiment AHBL - Jindika d-daqs tat-trasferiment kurrenti (transazzjonijiet 8/16/32 byte biss)
DDR_AHB1_SHTRANS[1:0]	IN	Tip ta' trasferiment AHBL – Jindika t-tip ta' trasferiment tat-tranżazzjoni kurrenti
DDR_AHB1_SHMASTLOCK	IN	AHBL lock – Meta affermat it-trasferiment kurrenti huwa parti minn transazzjoni msakkra
DDR_AHB1_SHWRITE	IN	AHBL write - Meta għoli jindika li t-tranżazzjoni kurrenti hija kitba. Meta baxx jindika li t-tranżazzjoni kurrenti hija qari.
DDR_AHB1_SHREADY	IN	AHBL lest - Meta jkun għoli, jindika li l-MDDR huwa lest li jaċċetta tranżazzjoni ġdida
DDR_AHB1_SHWDATA[31:0]	IN	AHBL jiktbu data – Ikteb data mill-kaptan tad-drapp għall-MDDR

Soft Memory Controller Mode AXI Bus Interface
Tabella 3-5 • Interface tax-Xarabank AXI tal-Modalità tal-Kontrollur tal-Memorja Softa

Isem tal-Port	Direzzjoni	Deskrizzjoni
SMC_AXI_M_WLAST	BARRA	Ikteb l-aħħar
SMC_AXI_M_WVALID	BARRA	Ikteb validu
SMC_AXI_M_AWLEN[3:0]	BARRA	Tul tal-fqigħ
SMC_AXI_M_AWBURST[1:0]	BARRA	Tip ta 'fqigħ
SMC_AXI_M_BREADY	BARRA	Risposta lesta
SMC_AXI_M_AWVALID	BARRA	Ikteb Indirizz Valid
SMC_AXI_M_AWID[3:0]	BARRA	Ikteb Indirizz ID
SMC_AXI_M_WDATA[63:0]	BARRA	Ikteb Data
SMC_AXI_M_ARVALID	BARRA	Aqra l-indirizz validu
SMC_AXI_M_WID[3:0]	BARRA	Ikteb l-ID tad-Data tag
SMC_AXI_M_WSTRB[7:0]	BARRA	Ikteb strobes
SMC_AXI_M_ARID[3:0]	BARRA	Aqra l-ID tal-Indirizz
SMC_AXI_M_ARADDR[31:0]	BARRA	Aqra l-indirizz
SMC_AXI_M_ARLEN[3:0]	BARRA	Tul tal-fqigħ
SMC_AXI_M_ARSIZE[1:0]	BARRA	Daqs tat-tifqigħ
SMC_AXI_M_ARBURST[1:0]	BARRA	Tip ta 'fqigħ
SMC_AXI_M_AWADDR[31:0]	BARRA	Ikteb l-Indirizz
SMC_AXI_M_RREADY	BARRA	Aqra l-indirizz lest
SMC_AXI_M_AWSIZE[1:0]	BARRA	Daqs tat-tifqigħ
SMC_AXI_M_AWLOCK[1:0]	BARRA	Tip ta 'lock Dan is-sinjal jipprovdi informazzjoni addizzjonali dwar il-karatteristiċi atomiċi tat-trasferiment
SMC_AXI_M_ARLOCK[1:0]	BARRA	Tip Lock
SMC_AXI_M_BID[3:0]	IN	ID tar-rispons
SMC_AXI_M_RID[3:0]	IN	Aqra l-ID Tag
SMC_AXI_M_RRESP[1:0]	IN	Aqra Rispons
SMC_AXI_M_BRESP[1:0]	IN	Ikteb tweġiba
SMC_AXI_M_AWREADY	IN	Ikteb l-indirizz lest
SMC_AXI_M_RDATA[63:0]	IN	Aqra d-Dejta
SMC_AXI_M_WREADY	IN	Ikteb lest
SMC_AXI_M_BVALID	IN	Ikteb tweġiba valida
SMC_AXI_M_ARREADY	IN	Aqra l-indirizz lest
SMC_AXI_M_RLAST	IN	Aqra l-Aħħar Dan is-sinjal jindika l-aħħar trasferiment f'tifqigħ tal-qari
SMC_AXI_M_RVALID	IN	Aqra Valid

Soft Memory Controller Mode AHB0 Bus Interface
Tabella 3-6 • Interface tax-Xarabank tal-Modalità tal-Kontrollur tal-Memorja Soft AHB0

Isem tal-Port	Direzzjoni	Deskrizzjoni
SMC_AHB_M_HBURST[1:0]	BARRA	Tul tal-Fqigħ AHBL
SMC_AHB_M_HTRANS[1:0]	BARRA	Tip ta' trasferiment AHBL – Jindika t-tip ta' trasferiment tat-tranżazzjoni kurrenti.
SMC_AHB_M_HMASTLOCK	BARRA	AHBL lock – Meta affermat it-trasferiment kurrenti huwa parti minn transazzjoni msakkra
SMC_AHB_M_HWRITE	BARRA	AHBL write — Meta għoli jindika li t-tranżazzjoni kurrenti hija kitba. Meta baxx jindika li t-tranżazzjoni kurrenti hija qari
SMC_AHB_M_HSIZE[1:0]	BARRA	Daqs tat-trasferiment AHBL - Jindika d-daqs tat-trasferiment kurrenti (transazzjonijiet 8/16/32 byte biss)
SMC_AHB_M_HWDATA[31:0]	BARRA	Id-dejta tal-kitba AHBL – Ikteb id-dejta mill-kaptan tal-MSS għad-drapp Soft Memory Controller
SMC_AHB_M_HADDR[31:0]	BARRA	Indirizz AHBL – indirizz tal-byte fuq l-interface AHBL
SMC_AHB_M_HRESP	IN	L-istatus ta 'rispons AHBL - Meta misjuq għoli fit-tmiem ta' tranżazzjoni jindika li t-tranżazzjoni tlestiet bi żbalji. Meta titmexxa baxx fit-tmiem ta 'tranżazzjoni jindika li t-tranżazzjoni tlestiet b'suċċess
SMC_AHB_M_HRDATA[31:0]	IN	AHBL aqra data – Aqra data mid-drapp Soft Memory Controller lill-MSS master
SMC_AHB_M_HREADY	IN	AHBL lest – Għoli jindika li l-bus AHBL huwa lest biex jaċċetta tranżazzjoni ġdida

Appoġġ għall-Prodott

Microsemi SoC Products Group jappoġġja l-prodotti tiegħu b’diversi servizzi ta’ appoġġ, inkluż Customer Service, Customer Technical Support Center, a websit, posta elettronika, u uffiċċji tal-bejgħ madwar id-dinja. Dan l-appendiċi fih informazzjoni dwar kif tikkuntattja lill-Microsemi SoC Products Group u tuża dawn is-servizzi ta’ appoġġ.
Servizz tal-Klijent
Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħall-ipprezzar tal-prodott, titjib tal-prodott, informazzjoni ta’ aġġornament, status tal-ordni, u awtorizzazzjoni.
Mill-Amerika ta' Fuq, ċempel 800.262.1060
Mill-bqija tad-dinja, ċempel 650.318.4460
Fax, minn kullimkien fid-dinja, 650.318.8044
Ċentru ta' Appoġġ Tekniku tal-Klijent
Il-Microsemi SoC Products Group jimpjega ċ-Ċentru ta' Appoġġ Tekniku għall-Klijent tiegħu b'inġiniera b'ħiliet għolja li jistgħu jgħinu biex iwieġbu l-mistoqsijiet dwar il-ħardwer, is-softwer u d-disinn tiegħek dwar il-Prodotti SoC Microsemi. Iċ-Ċentru ta' Appoġġ Tekniku tal-Klijent iqatta' ħafna ħin joħloq noti ta' applikazzjoni, tweġibiet għal mistoqsijiet komuni taċ-ċiklu tad-disinn, dokumentazzjoni ta' kwistjonijiet magħrufa, u diversi FAQs. Għalhekk, qabel ma tikkuntattjana, jekk jogħġbok żur ir-riżorsi online tagħna. Huwa probabbli ħafna li diġà weġibna l-mistoqsijiet tiegħek.
Appoġġ Tekniku
Għall-Appoġġ għall-Prodotti Microsemi SoC, żur http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Websit
Tista' tfittex varjetà ta' informazzjoni teknika u mhux teknika fuq il-paġna ewlenija tal-Microsemi SoC Products Group, fuq www.microsemi.com/soc.
Tikkuntattja liċ-Ċentru ta' Appoġġ Tekniku tal-Klijent
Inġiniera b'ħiliet għolja persunal iċ-Ċentru ta 'Appoġġ Tekniku. Iċ-Ċentru ta' Appoġġ Tekniku jista' jiġi kkuntattjat bl-email jew permezz tal-Microsemi SoC Products Group websit.
Email
Tista' tikkomunika l-mistoqsijiet tekniċi tiegħek fl-indirizz elettroniku tagħna u tirċievi tweġibiet lura bl-email, bil-faks jew bit-telefon. Ukoll, jekk għandek problemi ta 'disinn, tista' tibgħat email id-disinn tiegħek files biex jirċievu assistenza. Aħna nissorveljaw kontinwament il-kont tal-email matul il-ġurnata. Meta tibgħat it-talba tiegħek lilna, jekk jogħġbok kun żgur li tinkludi l-isem sħiħ tiegħek, l-isem tal-kumpanija, u l-informazzjoni ta 'kuntatt tiegħek għall-ipproċessar effiċjenti tat-talba tiegħek.
L-indirizz elettroniku tal-appoġġ tekniku huwa soc_tech@microsemi.com.
Il-Każijiet Tiegħi
Il-klijenti tal-Microsemi SoC Products Group jistgħu jissottomettu u jsegwu każijiet tekniċi onlajn billi jmorru fil-Każijiet Tiegħi.
Barra l-Istati Uniti
Klijenti li jeħtieġu assistenza barra miż-żoni tal-ħin tal-Istati Uniti jistgħu jew jikkuntattjaw l-appoġġ tekniku permezz tal-email (soc_tech@microsemi.com) jew ikkuntattja uffiċċju tal-bejgħ lokali.
Żur Dwarna għal listi tal-uffiċċju tal-bejgħ u kuntatti korporattivi.
Listi tal-uffiċċju tal-bejgħ jistgħu jinstabu fuq www.microsemi.com/soc/company/contact/default.aspx.
Appoġġ Tekniku ITAR
Għal appoġġ tekniku fuq FPGAs RH u RT li huma regolati mir-Regolamenti Internazzjonali tat-Traffiku fl-Armi (ITAR), ikkuntattjana permezz soc_tech_itar@microsemi.com. Alternattivament, fi ħdan il-Każijiet Tiegħi, agħżel Iva fil-lista drop-down ITAR. Għal lista kompluta ta' Microsemi FPGAs regolati mill-ITAR, żur l-ITAR web paġna.

Dwar Microsemi
Microsemi Corporation (Nasdaq: MSCC) toffri portafoll komprensiv ta 'soluzzjonijiet ta' semikondutturi u sistemi għal swieq ta 'komunikazzjoni, difiża u sigurtà, aerospazjali u industrijali. Il-prodotti jinkludu ċirkwiti integrati ta' sinjal imħallat Analog ta' prestazzjoni għolja u mwebbsa bir-radjazzjoni, FPGAs, SoCs u ASICs; prodotti għall-ġestjoni tal-enerġija; apparati ta 'ħin u sinkronizzazzjoni u soluzzjonijiet ta' ħin preċiżi, li jistabbilixxu l-istandard tad-dinja għall-ħin; Tagħmir għall-ipproċessar tal-vuċi; Soluzzjonijiet RF; komponenti diskreti; Soluzzjonijiet ta 'Ħażna u Komunikazzjoni Enterprise, teknoloġiji ta' sigurtà u anti-t skalabbliamper prodotti; Soluzzjonijiet Ethernet; Power-over-Ethernet ICs u midspans; kif ukoll kapaċitajiet u servizzi tad-disinn apposta. Microsemi għandha kwartjieri ġenerali f'Aliso Viejo, California u għandha madwar 4,800 impjegat globalment. Tgħallem aktar fuq www.microsemi.com.
Microsemi ma tagħmel l-ebda garanzija, rappreżentazzjoni, jew garanzija dwar l-informazzjoni li tinsab hawnhekk jew l-adegwatezza tal-prodotti u s-servizzi tagħha għal xi skop partikolari, u lanqas Microsemi ma tassumi l-ebda responsabbiltà tkun xi tkun li tirriżulta mill-applikazzjoni jew l-użu ta 'kwalunkwe prodott jew ċirkwit. Il-prodotti mibjugħa hawn taħt u kwalunkwe prodott ieħor mibjugħ minn Microsemi kienu soġġetti għal ttestjar limitat u m'għandhomx jintużaw flimkien ma 'tagħmir jew applikazzjonijiet kritiċi għall-missjoni. Kwalunkwe speċifikazzjonijiet tal-prestazzjoni huma maħsuba li huma affidabbli iżda mhumiex verifikati, u x-Xerrej għandu jwettaq u jlesti l-prestazzjoni kollha u l-ittestjar ieħor tal-prodotti, waħdu u flimkien ma ', jew installati fi kwalunkwe prodott finali. Ix-xerrej m'għandux jiddependi fuq xi speċifikazzjonijiet jew parametri ta' dejta u prestazzjoni pprovduti minn Microsemi. Hija r-responsabbiltà tax-Xerrej li jiddetermina b'mod indipendenti l-adegwatezza ta' kwalunkwe prodott u li jittestja u jivverifika l-istess. L-informazzjoni pprovduta minn Microsemi hawn taħt hija pprovduta "kif inhi, fejn hija" u bid-difetti kollha, u r-riskju kollu assoċjat ma 'din l-informazzjoni huwa kompletament max-Xerrej. Microsemi ma tagħti, b'mod espliċitu jew impliċitu, lil xi parti xi drittijiet ta' privattiva, liċenzji, jew kwalunkwe dritt ieħor ta' PI, kemm jekk fir-rigward ta' tali informazzjoni nnifisha jew kwalunkwe ħaġa deskritta minn tali informazzjoni. L-informazzjoni pprovduta f'dan id-dokument hija proprjetarja ta' Microsemi, u Microsemi tirriżerva d-dritt li tagħmel kwalunkwe tibdil fl-informazzjoni f'dan id-dokument jew fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż.

Kwartieri Ġenerali Korporattivi Microsemi
One Enterprise, Aliso Viejo,
CA 92656 USA
Fl-Istati Uniti: +1 800-713-4113
Barra l-Istati Uniti: +1 949-380-6100
Bejgħ: +1 949-380-6136
Fax: +1 949-215-4996
E-mail: sales.support@microsemi.com

©2016 Microsemi Corporation. Id-drittijiet kollha riżervati. Microsemi u l-logo Microsemi huma trademarks ta’ Microsemi Corporation. It-trademarks u l-marki tas-servizz l-oħra kollha huma l-proprjetà tas-sidien rispettivi tagħhom.

5-02-00377-5/11.16

Dokumenti / Riżorsi

Konfigurazzjoni tal-Kontrollur DDR Microsemi SmartFusion2 MSS [pdfGwida għall-Utent SmartFusion2 MSS Konfigurazzjoni tal-Kontrollur DDR, SmartFusion2 MSS, Konfigurazzjoni tal-Kontrollur DDR, Konfigurazzjoni tal-Kontrollur

Referenzi

• Manwal għall-Utent