โลโก้ Intelอินเตอร์ลาเคน (รุ่นที่ 2) Intel ®
อจิเล็กซ์™ การออกแบบ FPGA IP เช่นample
คู่มือการใช้งาน

เนื้อหา ซ่อน
1 คู่มือเริ่มต้นอย่างรวดเร็ว
2 การออกแบบอดีตampคำอธิบาย
3 Interlaken (รุ่นที่ 2) Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้เอกสารสำคัญ
4 ประวัติการแก้ไขเอกสารสำหรับ Interlaken (รุ่นที่ 2) Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้
5 เอกสาร / แหล่งข้อมูล
5.1 อ้างอิง
6 กระทู้ที่เกี่ยวข้อง

คู่มือเริ่มต้นอย่างรวดเร็ว

คอร์ IP FPGA ของ Interlaken (รุ่นที่ 2) ให้ม้านั่งทดสอบจำลองและการออกแบบฮาร์ดแวร์ เช่นampที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์ เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นในการจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์ การออกแบบเช่นample ยังมีให้สำหรับคุณลักษณะ Interlaken Look-aside
ม้านั่งทดสอบและการออกแบบเช่นample รองรับโหมด NRZ และ PAM4 สำหรับอุปกรณ์ E-tile แกน FPGA IP ของ Interlaken (รุ่นที่ 2) สร้างการออกแบบ เช่นampไฟล์สำหรับการรวมกันของจำนวนเลนและอัตราข้อมูลที่รองรับทั้งหมด

รูปที่ 1 ขั้นตอนการพัฒนาสำหรับการออกแบบ เช่นampleการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 1

การออกแบบคอร์ IP ของ Interlaken (รุ่นที่ 2) เช่นample รองรับคุณสมบัติต่อไปนี้:

  • โหมดย้อนกลับอนุกรม TX ถึง RX ภายใน
  • สร้างแพ็กเก็ตขนาดคงที่โดยอัตโนมัติ
  • ความสามารถในการตรวจสอบแพ็กเก็ตพื้นฐาน
  • ความสามารถในการใช้ System Console เพื่อรีเซ็ตการออกแบบเพื่อวัตถุประสงค์ในการทดสอบซ้ำ
  • การปรับตัวของ PMA

รูปที่ 2 แผนภาพบล็อกระดับสูงสำหรับการออกแบบ Interlaken (รุ่นที่ 2)ampleการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 2

ข้อมูลที่เกี่ยวข้อง

  • Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ FPGA IP
  • Interlaken (รุ่นที่ 2) Intel FPGA IP Release Notes

1.1. ข้อกำหนดของฮาร์ดแวร์และซอฟต์แวร์
เพื่อทดสอบอดีตampออกแบบ ให้ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้:

  • ซอฟต์แวร์ Intel® Prime Pro Edition เวอร์ชัน 21.3
  • คอนโซลระบบ
  • เครื่องจำลองที่รองรับ:
    — Siemens* EDA ModelSim* SE หรือ QuestaSim*
    — เรื่องย่อ* VCS*
    — จังหวะ* Xcelium*
  • ชุดพัฒนา SoC ตัวรับส่งสัญญาณ Intel Agilex® Quartus™ F-Series (AGFB014R24A2E2V)

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ชุดพัฒนาตัวรับส่งสัญญาณ-SoC Intel Agilex F-Series
1.2. โครงสร้างไดเร็กทอรี
การออกแบบคอร์ IP ของ Interlaken (รุ่นที่ 2) เช่นample file ไดเร็กทอรีประกอบด้วยสิ่งต่อไปนี้ที่สร้างขึ้น files สำหรับการออกแบบเช่นampเล.
รูปที่ 3 โครงสร้างไดเรกทอรีของ Interlaken ที่สร้างขึ้น (รุ่นที่ 2) เช่นampเลอ ดีไซน์

การออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 3

การกำหนดค่าฮาร์ดแวร์ การจำลอง และการทดสอบ fileตั้งอยู่ในample_installation_dir>/uflex_ilk_0_example_design.
ตารางที่ 1. การออกแบบฮาร์ดแวร์ IP Core ของ Interlaken (รุ่นที่ 2)ample File คำอธิบาย
เหล่านี้ files อยู่ในample_installation_dir>/uflex_ilk_0_example_design/ อดีตampไดเรกทอรี le_design/quartus

File ชื่อ คำอธิบาย
example_design.qpf โครงการ Intel Quartus Prime file.
example_design.qsf การตั้งค่าโครงการ Intel Quartus Prime file
example_design.sdc เจtag_timing_template.sdc ข้อจำกัดในการออกแบบบทสรุป file. คุณสามารถคัดลอกและดัดแปลงเพื่อการออกแบบของคุณเองได้
sysconsole_testbench.tcl หลัก file สำหรับการเข้าถึงคอนโซลระบบ

ตารางที่ 2 Interlaken (รุ่นที่ 2) IP Core Testbench File คำอธิบาย
นี้ file อยู่ในample_installation_dir>/uflex_ilk_0_example_design/ อดีตampไดเรกทอรี le_design/rtl

File ชื่อ คำอธิบาย
top_tb.sv โต๊ะทดสอบระดับสูงสุด file.

ตารางที่ 3. สคริปต์ IP Core Testbench ของ Nterlaken (รุ่นที่ 2)
เหล่านี้ files อยู่ในample_installation_dir>/uflex_ilk_0_example_design/ อดีตampไดเรกทอรี le_design/testbench

File ชื่อ คำอธิบาย
vcstest.sh สคริปต์ VCS เพื่อเรียกใช้ testbench
vlog_pro.do สคริปต์ ModelSim SE หรือ QuestaSim เพื่อเรียกใช้ชุดทดสอบ
xcelium.sh สคริปต์ Xcelium เพื่อเรียกใช้ testbench

1.3. การออกแบบฮาร์ดแวร์ เช่นampส่วนประกอบ
อดีตampการออกแบบ le เชื่อมต่อระบบและนาฬิกาอ้างอิง PLL และส่วนประกอบการออกแบบที่จำเป็น อดีตampการออกแบบ le กำหนดค่าคอร์ IP ในโหมดวนกลับภายใน และสร้างแพ็กเก็ตบนอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ IP คอร์ TX แกน IP ส่งแพ็กเก็ตเหล่านี้บนเส้นทางย้อนกลับภายในผ่านตัวรับส่งสัญญาณ
หลังจากที่ตัวรับ IP หลักได้รับแพ็กเก็ตบนเส้นทางย้อนกลับ มันจะประมวลผลแพ็กเก็ต Interlaken และส่งไปบนอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ RX อดีตampการออกแบบ le ตรวจสอบว่าแพ็กเก็ตที่ได้รับและส่งตรงกัน
ฮาร์ดแวร์เช่นampการออกแบบไฟล์รวมถึง PLL ภายนอก คุณสามารถตรวจสอบข้อความที่ชัดเจน fileสถึง view sampรหัส le ที่ใช้วิธีหนึ่งที่เป็นไปได้ในการเชื่อมต่อ PLL ภายนอกกับ IP FPGA ของ Interlaken (รุ่นที่ 2)
การออกแบบฮาร์ดแวร์ Interlaken (รุ่นที่ 2) เช่นample มีส่วนประกอบดังต่อไปนี้:

  1. Interlaken (รุ่นที่ 2) FPGA IP
  2. ตัวสร้างแพ็คเก็ตและตัวตรวจสอบแพ็คเก็ต
  3. JTAG ตัวควบคุมที่สื่อสารกับคอนโซลระบบ คุณสื่อสารกับลอจิกไคลเอ็นต์ผ่านทางคอนโซลระบบ

รูปที่ 4 การออกแบบฮาร์ดแวร์ Interlaken (รุ่นที่ 2)ampแผนภาพบล็อกระดับสูงสำหรับรูปแบบโหมด E-tile NRZการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 5

การออกแบบฮาร์ดแวร์ Interlaken (รุ่นที่ 2) เช่นampไฟล์ที่กำหนดเป้าหมายรูปแบบโหมด E-tile PAM4 ต้องการนาฬิกา mac_clkin เพิ่มเติมที่ IO PLL สร้างขึ้น PLL นี้ต้องใช้นาฬิกาอ้างอิงเดียวกันกับที่ขับเคลื่อน pll_ref_clk

รูปที่ 5 การออกแบบฮาร์ดแวร์ Interlaken (รุ่นที่ 2)ampระดับสูง
แผนภาพบล็อกสำหรับรูปแบบโหมด E-tile PAM4การออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 4

สำหรับรูปแบบโหมด E-tile PAM4 เมื่อคุณเปิดใช้งาน รักษาช่องตัวรับส่งสัญญาณที่ไม่ได้ใช้สำหรับพารามิเตอร์ PAM4 พอร์ตนาฬิกาอ้างอิงเพิ่มเติมจะถูกเพิ่ม (pll_ref_clk [1]) พอร์ตนี้จะต้องขับเคลื่อนด้วยความถี่เดียวกันกับที่กำหนดไว้ในตัวแก้ไขพารามิเตอร์ IP (ความถี่นาฬิกาอ้างอิงสำหรับช่องสัญญาณที่สงวนไว้) รักษาช่องสัญญาณตัวรับส่งสัญญาณที่ไม่ได้ใช้สำหรับ PAM4 เป็นทางเลือก พินและข้อจำกัดที่เกี่ยวข้องที่กำหนดให้กับนาฬิกานี้จะมองเห็นได้ใน QSF เมื่อคุณเลือก Intel Stratix® 10 หรือชุดพัฒนา Intel Agilex สำหรับการสร้างการออกแบบ
สำหรับการออกแบบเช่นampในการจำลอง testbench จะกำหนดความถี่เดียวกันเสมอสำหรับ pll_ref_clk[0] และ pll_ref_clk[1]
ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ชุดพัฒนาตัวรับส่งสัญญาณ-SoC Intel Agilex F-Series
1.4. การสร้างการออกแบบ

รูปที่ 6 ขั้นตอนการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 6

ทำตามขั้นตอนเหล่านี้เพื่อสร้างฮาร์ดแวร์เช่นampการออกแบบและม้านั่งทดสอบ:

  1. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้คลิก File ➤ ตัวช่วยสร้างโครงการใหม่เพื่อสร้างโครงการ Intel Quartus Prime ใหม่ หรือคลิก File ➤ เปิดโครงการ เพื่อเปิดโครงการ Intel Quartus Prime ที่มีอยู่ วิซาร์ดแจ้งให้คุณระบุอุปกรณ์
  2. ระบุตระกูลอุปกรณ์ Agilex และเลือกอุปกรณ์สำหรับการออกแบบของคุณ
  3. ใน IP Catalog ค้นหาและคลิกสองครั้งที่ Interlaken (2nd Generation) Intel FPGA IP หน้าต่าง New IP Variant จะปรากฏขึ้น
  4. ระบุชื่อระดับบนสุด สำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์บันทึกการตั้งค่ารูปแบบ IP ใน file ชื่อ .ip
  5. คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
    รูปที่ 7 ตัวอย่างampแท็บการออกแบบใน Interlaken (รุ่นที่ 2) Intel FPGA IP Parameter Editorการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 7
  6. บนแท็บ IP ระบุพารามิเตอร์สำหรับรูปแบบหลักของ IP ของคุณ
  7. บนแท็บการปรับ PMA ให้ระบุพารามิเตอร์การปรับ PMA หากคุณวางแผนที่จะใช้การปรับ PMA สำหรับอุปกรณ์ E-tile ของคุณ
    ขั้นตอนนี้เป็นทางเลือก:
    • เลือกเปิดใช้งานตัวเลือก IP ซอฟต์โหลดการปรับโหลด
    หมายเหตุ: คุณต้องเปิดใช้งานตัวเลือก เปิดใช้งานตัวเลือก Native PHY Debug Master Endpoint (NPDME) บนแท็บ IP เมื่อเปิดใช้งานการปรับ PMA
    • เลือกการตั้งค่าล่วงหน้าการปรับ PMA สำหรับการปรับ PMA เลือกพารามิเตอร์
    • คลิก PMA Adaptation Preload เพื่อโหลดพารามิเตอร์การปรับตัวเริ่มต้นและต่อเนื่อง
    • ระบุจำนวนการกำหนดค่า PMA ที่จะสนับสนุนเมื่อมีการเปิดใช้งานการกำหนดค่า PMA หลายรายการโดยใช้พารามิเตอร์การกำหนดค่าจำนวน PMA
    • เลือกการกำหนดค่า PMA ที่จะโหลดหรือจัดเก็บ เลือกการกำหนดค่า PMA ที่จะโหลดหรือจัดเก็บ
    • คลิก โหลดการปรับตัวจากการกำหนดค่า PMA ที่เลือก เพื่อโหลดการตั้งค่าการกำหนดค่า PMA ที่เลือก
    สำหรับข้อมูลเพิ่มเติมเกี่ยวกับพารามิเตอร์การปรับ PMA โปรดดูคู่มือผู้ใช้ E-tile Transceiver PHY
  8. ออน เดอะ เอ็กซ์ample แท็บออกแบบ เลือกตัวเลือกการจำลองเพื่อสร้างม้านั่งทดสอบ และเลือกตัวเลือกการสังเคราะห์เพื่อสร้างฮาร์ดแวร์เช่นampเลอดีไซน์
    หมายเหตุ: คุณต้องเลือกตัวเลือกการจำลองหรือการสังเคราะห์อย่างน้อยหนึ่งตัวเพื่อสร้าง Exampเลอ ดีไซน์ Files.
  9. สำหรับรูปแบบ HDL ที่สร้างขึ้น จะมีเฉพาะ Verilog เท่านั้น
  10. สำหรับ Target Development Kit ให้เลือกตัวเลือกที่เหมาะสม
    หมายเหตุ: ตัวเลือก Intel Agilex F-Series Transceiver SoC Development Kit จะใช้ได้เฉพาะเมื่อโปรเจ็กต์ของคุณระบุชื่ออุปกรณ์ Intel Agilex ที่ขึ้นต้นด้วย AGFA012 หรือ AGFA014 เมื่อคุณเลือกตัวเลือกชุดพัฒนา การกำหนดพินจะถูกตั้งค่าตามหมายเลขชิ้นส่วนอุปกรณ์ Intel Agilex Development Kit AGFB014R24A2E2V และอาจแตกต่างจากอุปกรณ์ที่คุณเลือก หากคุณต้องการทดสอบการออกแบบบนฮาร์ดแวร์บน PCB อื่น ให้เลือกตัวเลือก No development kit และกำหนดพินที่เหมาะสมใน .qsf file.
  11. คลิกสร้าง เช่นampเลอ ดีไซน์. ตัวอย่างการเลือกampหน้าต่างไดเร็กทอรีการออกแบบจะปรากฏขึ้น
  12. หากคุณต้องการแก้ไขการออกแบบเช่นampพาธไดเร็กทอรี le หรือชื่อจากค่าดีฟอลต์ที่แสดง (uflex_ilk_0_example_design) เรียกดูเส้นทางใหม่และพิมพ์การออกแบบใหม่ เช่นampชื่อไดเร็กทอรี le
  13. คลิกตกลง.

ข้อมูลที่เกี่ยวข้อง

1.5. จำลองการออกแบบ เช่นampเลอ Testbench
อ้างถึง Interlaken (2nd Generation) Hardware Design Exampบล็อกระดับสูงสำหรับรูปแบบโหมด E-tile NRZ และการออกแบบฮาร์ดแวร์ Interlaken (รุ่นที่ 2)ample High Level Block for E-tile PAM4 Mode Variations บล็อกไดอะแกรมของโต๊ะจำลอง

รูปที่ 8 ขั้นตอนการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 8

ทำตามขั้นตอนเหล่านี้เพื่อจำลองม้านั่งทดสอบ:

  1. ที่พรอมต์คำสั่ง เปลี่ยนเป็นไดเร็กทอรีการจำลอง testbench ไดเร็กทอรีคือample_installation_dir>/เช่นample_design/ testbench สำหรับอุปกรณ์ Intel Agilex
  2. เรียกใช้สคริปต์การจำลองสำหรับโปรแกรมจำลองที่รองรับที่คุณเลือก สคริปต์จะคอมไพล์และรัน testbench ในโปรแกรมจำลอง สคริปต์ของคุณควรตรวจสอบว่าจำนวน SOP และ EOP ตรงกันหลังจากการจำลองเสร็จสิ้น อ้างถึงตาราง ขั้นตอนในการเรียกใช้การจำลอง
    ตารางที่ 4. ขั้นตอนในการรันการจำลอง
    โปรแกรมจำลอง คำแนะนำ
    ModelSim SE หรือ QuestaSim ในบรรทัดคำสั่ง ให้พิมพ์ -do vlog_pro.do หากคุณต้องการจำลองโดยไม่ต้องเปิด ModelSim GUI ให้พิมพ์ vsim -c -do vlog_pro.do
    วีซีเอส ในบรรทัดคำสั่ง พิมพ์ sh vcstest.sh
    เอ็กซ์ซีเลียม ในบรรทัดคำสั่ง พิมพ์ sh xcelium.sh
  3. วิเคราะห์ผลลัพธ์ การจำลองที่สำเร็จจะส่งและรับแพ็กเก็ต และแสดง "ทดสอบผ่าน"

ม้านั่งทดสอบสำหรับการออกแบบเช่นample เสร็จสิ้นภารกิจต่อไปนี้:

  • สร้างอินสแตนซ์ของ Intel FPGA IP ของ Interlaken (รุ่นที่ 2)
  • พิมพ์สถานะ PHY
  • ตรวจสอบการซิงโครไนซ์ metaframe (SYNC_LOCK) และขอบเขตของคำ (บล็อก) (WORD_LOCK)
  • รอให้เลนแต่ละเลนถูกล็อคและจัดตำแหน่ง
  • เริ่มส่งแพ็กเก็ต
  • ตรวจสอบสถิติแพ็คเก็ต:
    — ข้อผิดพลาด CRC24
    — ระเบียบปฏิบัติ
    — สพป

ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบการจำลองที่ประสบความสำเร็จในโหมด Interlaken:
-
ข้อมูล: กำลังรอการปรับช่องจราจร
ช่องรับสัญญาณทั้งหมดอยู่ในแนวเดียวกันและพร้อมรับการจราจร
-
-
ข้อมูล: เริ่มส่งแพ็กเก็ต
-
-
ข้อมูล: หยุดการส่งแพ็กเก็ต
-
-
ข้อมูล: การตรวจสอบสถิติแพ็กเก็ต
-
รายงานข้อผิดพลาด CRC 24: 0
SOP ที่ส่ง: 100
EOP ที่ส่ง: 100
SOP ที่ได้รับ: 100
EOP ที่ได้รับ: 100
จำนวนข้อผิดพลาด ECC: 0
-
ข้อมูล: ผ่านการทดสอบแล้ว
-
บันทึก: การออกแบบ Interlaken เช่นample จำลอง testbench ส่ง 100 แพ็คเก็ตและรับ 100 แพ็คเก็ต
ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบการจำลองที่ประสบความสำเร็จในโหมด Interlaken Look-aside:
ตรวจสอบว่า TX และ RX Counter เท่ากันหรือไม่
-
READ_MM: ที่อยู่ 4000014 = 00000001
-
ยกเลิกการยืนยันตัวนับบิตเท่ากัน
-
WRITE_MM: ที่อยู่ 4000001 ได้รับ 00000001
WRITE_MM: ที่อยู่ 4000001 ได้รับ 00000000
-
RX_SOP เคาน์เตอร์
-
READ_MM: ที่อยู่ 400000c = 0000006a
-
RX_EOP เคาน์เตอร์
READ_MM: ที่อยู่ 400000d = 0000006a
-
READ_MM: ที่อยู่ 4000010 = 00000000
-
แสดงรายงานขั้นสุดท้าย
-
0 ตรวจพบข้อผิดพลาด
รายงานข้อผิดพลาด CRC0 24 รายการ
ส่ง SOP ไปแล้ว 106 รายการ
ส่ง EOP แล้ว 106 รายการ
ได้รับ SOP 106 รายการ
ได้รับ EOP แล้ว 106 รายการ
-
เสร็จสิ้นการจำลอง
-
ผ่านการทดสอบแล้ว
-
บันทึก: จำนวนของแพ็กเก็ต (SOP และ EOP) แตกต่างกันไปในแต่ละเลนในการออกแบบ Interlaken Lookaside เช่นample จำลอง sampเอาต์พุต
ข้อมูลที่เกี่ยวข้อง
การออกแบบฮาร์ดแวร์ เช่นample ส่วนประกอบ ในหน้า 6
1.6. การคอมไพล์และกำหนดค่าการออกแบบ เช่นampในฮาร์ดแวร์

รูปที่ 9 ขั้นตอนการออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - รูปที่ 9

เพื่อคอมไพล์และรันการทดสอบการสาธิตบนฮาร์ดแวร์example ออกแบบ ทำตามขั้นตอนเหล่านี้:

  1. ตรวจสอบให้แน่ใจว่าฮาร์ดแวร์เช่นampการสร้างการออกแบบเลอเสร็จสมบูรณ์
  2. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้เปิดโครงการ Intel Quartus Primeample_installation_dir>/เช่นample_design/quartus/ เช่นample_design.qpf>.
  3. บนเมนูการประมวลผล คลิกเริ่มการคอมไพล์
  4. หลังจากคอมไพล์สำเร็จแล้ว ไฟล์ .sof file มีอยู่ในไดเร็กทอรีที่คุณระบุ
    ทำตามขั้นตอนเหล่านี้เพื่อตั้งโปรแกรมฮาร์ดแวร์ เช่นampการออกแบบบนอุปกรณ์ Intel Agilex:
  5. เชื่อมต่อชุดพัฒนา Intel Agilex F-Series Transceiver-SoC เข้ากับโฮสต์คอมพิวเตอร์
    ข. เปิดแอปพลิเคชันควบคุมนาฬิกา ซึ่งเป็นส่วนหนึ่งของชุดพัฒนา และตั้งค่าความถี่ใหม่สำหรับการออกแบบ เช่นampเลอ ด้านล่างนี้คือการตั้งค่าความถี่ในแอปพลิเคชันควบคุมนาฬิกา:
    • Si5338 (U37), CLK1- 100 MHz
    • Si5338 (U36), CLK2- 153.6 MHz
    • Si549 (Y2), OUT- ตั้งค่าเป็น pll_ref_clk (1) ตามความต้องการการออกแบบของคุณ
    ค. บนเมนูเครื่องมือ คลิกโปรแกรมเมอร์
    ง. ในโปรแกรมเมอร์ ให้คลิก การตั้งค่าฮาร์ดแวร์
    อี เลือกอุปกรณ์การเขียนโปรแกรม
    ฉ. เลือกและเพิ่มชุดพัฒนา Intel Agilex F-Series Transceiver-SoC ซึ่งเซสชัน Intel Quartus Prime ของคุณสามารถเชื่อมต่อได้
    ช. ตรวจสอบให้แน่ใจว่าตั้งค่าโหมดเป็น JTAG.
    ชม. เลือกอุปกรณ์ Intel Agilex และคลิกเพิ่มอุปกรณ์ โปรแกรมเมอร์จะแสดงบล็อกไดอะแกรมของการเชื่อมต่อระหว่างอุปกรณ์บนบอร์ดของคุณ
    ผม. ในแถวที่มี .sof ให้เลือกช่องสำหรับ .sof
    เจ ทำเครื่องหมายที่ช่องในคอลัมน์โปรแกรม/กำหนดค่า
    เค คลิกเริ่ม

ข้อมูลที่เกี่ยวข้อง

1.7. การทดสอบการออกแบบฮาร์ดแวร์ เช่นample
หลังจากที่คุณรวบรวม Interlaken (2nd Generation) Intel FPGA IP core design เช่นample และกำหนดค่าอุปกรณ์ของคุณ คุณสามารถใช้คอนโซลระบบเพื่อตั้งโปรแกรมคอร์ IP และรีจิสเตอร์หลัก Native PHY IP ที่ฝังอยู่ภายใน
ทำตามขั้นตอนเหล่านี้เพื่อเรียกใช้คอนโซลระบบและทดสอบการออกแบบฮาร์ดแวร์ เช่นampเลอ:

  1. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition บนเมนู Tools ให้คลิก System Debugging Tools ➤ System Console
  2. เปลี่ยนเป็นample_installation_dir>เช่นample_design/ ไดเร็กทอรี hwtest
  3. หากต้องการเปิดการเชื่อมต่อกับ JTAG master พิมพ์คำสั่งต่อไปนี้: source sysconsole_testbench.tcl
  4. คุณสามารถเปิดโหมดซีเรียลลูปแบ็คภายในได้ด้วยการออกแบบต่อไปนี้ เช่นampเล คำสั่ง:
    ก. stat: พิมพ์ข้อมูลสถานะทั่วไป
    ข. sys_reset: รีเซ็ตระบบ
    ค. loop_on: เปิดการย้อนกลับแบบอนุกรมภายใน
    ง. run_example_design: เรียกใช้การออกแบบเช่นampเล.
    หมายเหตุ: คุณต้องรันคำสั่ง loop_on ก่อน run_exampคำสั่ง le_design
    รัน_เอ็กซ์ample_design รันคำสั่งต่อไปนี้ตามลำดับ:
    sys_reset->stat->gen_on->stat->gen_off
    หมายเหตุ: เมื่อคุณเลือกอ็อพชัน เปิดใช้งาน IP แบบโหลดการปรับตัว ค่า run_exampคำสั่ง le_design ดำเนินการปรับเทียบการปรับเทียบเริ่มต้นที่ฝั่ง RX โดยรันคำสั่ง run_load_PMA_configuration
  5. คุณสามารถปิดโหมดซีเรียลลูปแบ็คภายในได้ด้วยการออกแบบต่อไปนี้ เช่นampคำสั่ง le:
    ก. loop_off: ปิดการวนกลับแบบอนุกรมภายใน
  6. คุณสามารถตั้งโปรแกรมคอร์ IP ด้วยการออกแบบเพิ่มเติมต่อไปนี้ เช่นampเล คำสั่ง:
    ก. gen_on: เปิดใช้งานตัวสร้างแพ็กเก็ต
    ข. gen_off: ปิดใช้งานตัวสร้างแพ็คเก็ต
    ค. run_test_loop: รันการทดสอบสำหรับ ครั้งสำหรับรูปแบบ E-tile NRZ และ PAM4
    ง. clear_err: ล้างบิตข้อผิดพลาดทั้งหมด
    อี set_test_mode : ตั้งค่าการทดสอบให้ทำงานในโหมดเฉพาะ
    ฉ. get_test_mode: พิมพ์โหมดทดสอบปัจจุบัน
    ช. set_burst_size : ตั้งค่าขนาดการระเบิดเป็นไบต์
    ชม. get_burst_size: พิมพ์ข้อมูลขนาดระเบิด

การทดสอบที่สำเร็จจะพิมพ์ข้อความ HW_TEST:PASS ด้านล่างนี้คือเกณฑ์การผ่านการทดสอบ:

  • ไม่มีข้อผิดพลาดสำหรับ CRC32, CRC24 และตัวตรวจสอบ
  • SOPs และ EOP ที่ส่งควรตรงกับที่ได้รับ

ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบที่ประสบความสำเร็จในโหมด Interlaken:
ข้อมูล: ข้อมูล: หยุดการสร้างแพ็ก
==== รายงานสถานะ ====
เท็กซัสกิโลเฮิร์ตซ์ : 402813
รับความถี่ KHz : 402813
ล็อคความถี่: 0x0000ff
ล็อค TX PLL : 0x000001
จัดแนว : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ล็อคคำ: 0x0000ff
ล็อคการซิงค์: 0x0000ff
ข้อผิดพลาด CRC32 : 0
ข้อผิดพลาด CRC24 : 0
ข้อผิดพลาดของตัวตรวจสอบ: 0
แฟล็กข้อผิดพลาด FIFO: 0x000000
SOP ที่ส่ง: 1087913770
EOP ที่ส่ง: 1087913770
SOP ที่ได้รับ : 1087913770
EOP ที่ได้รับ : 1087913770
แก้ไข ECC แล้ว : 0
ข้อผิดพลาด ECC : 0
ผ่านไป 161 วินาทีนับตั้งแต่เพิ่มพลัง
HW_TEST : ผ่าน
การทดสอบที่สำเร็จจะพิมพ์ข้อความ HW_TEST : PASS ด้านล่างนี้คือเกณฑ์การผ่านการทดสอบ:

  • ไม่มีข้อผิดพลาดสำหรับ CRC32, CRC24 และตัวตรวจสอบ
  • SOPs และ EOP ที่ส่งควรตรงกับที่ได้รับ

ต่อไปนี้เป็นสampเอาต์พุต le แสดงการทดสอบที่ประสบความสำเร็จในโหมด Interlaken Lookaside:
ข้อมูล: ข้อมูล: หยุดการสร้างแพ็ก
==== รายงานสถานะ ====
เท็กซัสกิโลเฮิร์ตซ์ : 402813
รับความถี่ KHz : 402812
ล็อคความถี่: 0x000fff
ล็อค TX PLL : 0x000001
จัดแนว : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ล็อคคำ: 0x000fff
ล็อคการซิงค์: 0x000fff
ข้อผิดพลาด CRC32 : 0
ข้อผิดพลาด CRC24 : 0
ข้อผิดพลาดของตัวตรวจสอบ: 0
SOP ที่ส่ง: 461
EOP ที่ส่ง: 461
SOP ที่ได้รับ : 461
EOP ที่ได้รับ : 461
ผ่านไป 171 วินาทีนับตั้งแต่เพิ่มพลัง
HW_TEST : ผ่าน

การออกแบบอดีตampคำอธิบาย

การออกแบบเช่นample สาธิตการทำงานของ Interlaken IP core
ข้อมูลที่เกี่ยวข้อง
Interlaken (รุ่นที่ 2) คู่มือผู้ใช้ FPGA IP
2.1. การออกแบบ เช่นampพฤติกรรม
เมื่อต้องการทดสอบการออกแบบในฮาร์ดแวร์ ให้พิมพ์คำสั่งต่อไปนี้ใน System Console::

  1. แหล่งที่มาของการตั้งค่า file:
    % แหล่งที่มาample>uflex_ilk_0_example_design/อดีตample_design/hwtest/sysconsole_testbench.tcl
  2. เรียกใช้การทดสอบ:
    % รัน_เอ็กซ์ample_design
  3. การออกแบบฮาร์ดแวร์ Interlaken (รุ่นที่ 2) เช่นample ทำตามขั้นตอนต่อไปนี้:
    ก. รีเซ็ต IP ของ Interlaken (รุ่นที่ 2)
    ข. กำหนดค่า IP ของ Interlaken (รุ่นที่ 2) ในโหมดย้อนกลับภายใน
    ค. ส่งสตรีมของแพ็กเก็ต Interlaken พร้อมข้อมูลที่กำหนดไว้ล่วงหน้าในเพย์โหลดไปยังอินเทอร์เฟซการถ่ายโอนข้อมูลผู้ใช้ TX ของคอร์ IP
    ง. ตรวจสอบแพ็กเก็ตที่ได้รับและรายงานสถานะ ตัวตรวจสอบแพ็คเก็ตที่รวมอยู่ในการออกแบบฮาร์ดแวร์เช่นample มีความสามารถในการตรวจสอบแพ็กเก็ตพื้นฐานดังต่อไปนี้:
    • ตรวจสอบว่าลำดับแพ็กเก็ตที่ส่งนั้นถูกต้อง
    • ตรวจสอบว่าข้อมูลที่ได้รับตรงกับค่าที่คาดไว้โดยตรวจสอบให้แน่ใจว่าทั้งการเริ่มต้นของแพ็กเก็ต (SOP) และจุดสิ้นสุดของแพ็กเก็ต (EOP) จัดตำแหน่งในขณะที่ข้อมูลถูกส่งและรับ

2.2. สัญญาณอินเทอร์เฟซ
ตารางที่ 5. การออกแบบ เช่นample สัญญาณอินเทอร์เฟซ

ชื่อพอร์ต ทิศทาง ความกว้าง (บิต) คำอธิบาย
mgmt_clk ป้อนข้อมูล 1 อินพุตนาฬิการะบบ ความถี่สัญญาณนาฬิกาต้องเป็น 100 MHz
pll_ref_clk /pll_ref_clk[1:0] (2) ป้อนข้อมูล 2 ม.ค. นาฬิกาอ้างอิงเครื่องรับส่งสัญญาณ ขับเคลื่อน RX CDR PLL
ชื่อพอร์ต ทิศทาง ความกว้าง (บิต) คำอธิบาย
pll_ref_clk[1] ใช้ได้เฉพาะเมื่อคุณเปิดใช้งาน เก็บไว้ไม่ได้ใช้
บันทึก: ช่องรับส่งสัญญาณสำหรับ PAM4 พารามิเตอร์ในรูปแบบ IP ของโหมด E-tile PAM4
rx_pin ป้อนข้อมูล จำนวนเลน ตัวรับ SERDES ดาต้าพิน
tx_pin เอาท์พุต จำนวนเลน ส่งพินข้อมูล SERDES
rx_pin_n ป้อนข้อมูล จำนวนเลน ตัวรับ SERDES ดาต้าพิน
สัญญาณนี้มีให้ใช้งานในอุปกรณ์โหมด E-tile PAM4 เท่านั้น
tx_pin_n เอาท์พุต จำนวนเลน ส่งพินข้อมูล SERDES
สัญญาณนี้มีให้ใช้งานในอุปกรณ์โหมด E-tile PAM4 เท่านั้น
mac_clk_pll_ref ป้อนข้อมูล 1 สัญญาณนี้ต้องขับเคลื่อนโดย PLL และต้องใช้แหล่งสัญญาณนาฬิกาเดียวกันกับที่ขับเคลื่อน pll_ref_clk
สัญญาณนี้มีให้ใช้งานในอุปกรณ์โหมด E-tile PAM4 เท่านั้น
usr_pb_reset_n ป้อนข้อมูล 1 รีเซ็ตระบบ

ข้อมูลที่เกี่ยวข้อง
สัญญาณอินเทอร์เฟซ
2.3. ลงทะเบียนแผนที่
บันทึก:

  • การออกแบบอดีตampที่อยู่ลงทะเบียนของ le เริ่มต้นด้วย 0x20** ในขณะที่ที่อยู่ลงทะเบียนของ Interlaken IP core เริ่มต้นด้วย 0x10**
  • รหัสการเข้าถึง: RO—อ่านอย่างเดียว และ RW—อ่าน/เขียน
  • คอนโซลระบบอ่านการออกแบบเช่นample ลงทะเบียนและรายงานสถานะการทดสอบบนหน้าจอ

ตารางที่ 6. การออกแบบ เช่นample ลงทะเบียนแผนที่สำหรับ Interlaken Design เช่นample

ออฟเซ็ต ชื่อ เข้าถึง คำอธิบาย
8'h00 ที่สงวนไว้
8'h01 ที่สงวนไว้
8'h02 ระบบ PLL รีเซ็ต RO บิตต่อไปนี้ระบุคำขอรีเซ็ตระบบ PLL และเปิดใช้งานค่า:
• บิต [0] – sys_pll_rst_req
• บิต [1] – sys_pll_rst_en
8'h03 จัดเลน RX RO แสดงการจัดตำแหน่งเลน RX
8'h04 ล็อคคำ RO [NUM_LANES–1:0] – การระบุขอบเขตของ Word (บล็อก)

(2) เมื่อคุณเปิดใช้งาน รักษาช่องสัญญาณตัวรับส่งสัญญาณที่ไม่ได้ใช้สำหรับพารามิเตอร์ PAM4 พอร์ตนาฬิกาอ้างอิงเพิ่มเติมจะถูกเพิ่มเพื่อรักษาช่องสัญญาณทาส PAM4 ที่ไม่ได้ใช้

ออฟเซ็ต ชื่อ เข้าถึง คำอธิบาย
8'h05 ล็อคการซิงค์ RO [NUM_LANES–1:0] – การซิงโครไนซ์ Metaframe
8'h06 – 8'h09 จำนวนข้อผิดพลาด CRC32 RO ระบุจำนวนข้อผิดพลาด CRC32
8'h0A จำนวนข้อผิดพลาด CRC24 RO ระบุจำนวนข้อผิดพลาด CRC24
8'h0B สัญญาณล้น/อันเดอร์โฟลว์ RO บิตต่อไปนี้ระบุ:
• บิต [3] – สัญญาณอันเดอร์โฟลว์ TX
• บิต [2] – สัญญาณโอเวอร์โฟลว์ TX
• บิต [1] – สัญญาณโอเวอร์โฟลว์ RX
8'h0C จำนวน SOP RO ระบุจำนวน SOP
8'h0D จำนวน EOP RO ระบุจำนวน EOP
8'h0E จำนวนข้อผิดพลาด RO ระบุจำนวนข้อผิดพลาดต่อไปนี้:
• การสูญเสียการวางแนวเลน
• คำควบคุมที่ผิดกฎหมาย
• รูปแบบการวางกรอบที่ผิดกฎหมาย
• ไม่มีตัวบ่งชี้ SOP หรือ EOP
8'h0F send_data_mm_clk RW เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานสัญญาณกำเนิด
8'h10 ข้อผิดพลาดของตัวตรวจสอบ ระบุข้อผิดพลาดของตัวตรวจสอบ (ข้อผิดพลาดของข้อมูล SOP, ข้อผิดพลาดของหมายเลขช่องสัญญาณ และข้อผิดพลาดของข้อมูล PLD)
8'h11 ล็อคระบบ PLL RO บิต [0] หมายถึงตัวบ่งชี้การล็อก PLL
8'h14 นับ SOP ของ TX RO ระบุจำนวน SOP ที่สร้างโดยตัวสร้างแพ็กเก็ต
8'h15 จำนวน TX EOP RO ระบุจำนวน EOP ที่สร้างโดยตัวสร้างแพ็กเก็ต
8'h16 แพ็คเก็ตต่อเนื่อง RW เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานแพ็กเก็ตต่อเนื่อง
8'h39 การนับข้อผิดพลาด ECC RO ระบุจำนวนข้อผิดพลาด ECC
8'h40 ECC แก้ไขจำนวนข้อผิดพลาด RO ระบุจำนวนข้อผิดพลาด ECC ที่แก้ไข

ตารางที่ 7. การออกแบบ เช่นample ลงทะเบียนแผนที่สำหรับ Interlaken Look-aside Designample
ใช้แผนที่การลงทะเบียนนี้เมื่อคุณสร้างการออกแบบเช่นample โดยเปิดใช้งานพารามิเตอร์โหมด Enable Interlaken Look-aside

ออฟเซ็ต ชื่อ เข้าถึง คำอธิบาย
8'h00 ที่สงวนไว้
8'h01 รีเซ็ตตัวนับ RO เขียน 1 ถึงบิต [0] เพื่อล้างตัวนับ TX และ RX ให้เท่ากัน
8'h02 ระบบ PLL รีเซ็ต RO บิตต่อไปนี้ระบุคำขอรีเซ็ตระบบ PLL และเปิดใช้งานค่า:
• บิต [0] – sys_pll_rst_req
• บิต [1] – sys_pll_rst_en
8'h03 จัดเลน RX RO แสดงการจัดตำแหน่งเลน RX
8'h04 ล็อคคำ RO [NUM_LANES–1:0] – การระบุขอบเขตของ Word (บล็อก)
8'h05 ล็อคการซิงค์ RO [NUM_LANES–1:0] – การซิงโครไนซ์ Metaframe
8'h06 – 8'h09 จำนวนข้อผิดพลาด CRC32 RO ระบุจำนวนข้อผิดพลาด CRC32
8'h0A จำนวนข้อผิดพลาด CRC24 RO ระบุจำนวนข้อผิดพลาด CRC24
ออฟเซ็ต ชื่อ เข้าถึง คำอธิบาย
8'h0B ที่สงวนไว้
8'h0C จำนวน SOP RO ระบุจำนวน SOP
8'h0D จำนวน EOP RO ระบุจำนวน EOP
8'h0E จำนวนข้อผิดพลาด RO ระบุจำนวนข้อผิดพลาดต่อไปนี้:
• การสูญเสียการวางแนวเลน
• คำควบคุมที่ผิดกฎหมาย
• รูปแบบการวางกรอบที่ผิดกฎหมาย
• ไม่มีตัวบ่งชี้ SOP หรือ EOP
8'h0F send_data_mm_clk RW เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานสัญญาณกำเนิด
8'h10 ข้อผิดพลาดของตัวตรวจสอบ RO ระบุข้อผิดพลาดของตัวตรวจสอบ (ข้อผิดพลาดของข้อมูล SOP, ข้อผิดพลาดของหมายเลขช่องสัญญาณ และข้อผิดพลาดของข้อมูล PLD)
8'h11 ล็อคระบบ PLL RO บิต [0] หมายถึงตัวบ่งชี้การล็อก PLL
8'h13 การนับเวลาแฝง RO ระบุจำนวนเวลาแฝง
8'h14 นับ SOP ของ TX RO ระบุจำนวน SOP ที่สร้างโดยตัวสร้างแพ็กเก็ต
8'h15 จำนวน TX EOP RO ระบุจำนวน EOP ที่สร้างโดยตัวสร้างแพ็กเก็ต
8'h16 แพ็คเก็ตต่อเนื่อง RO เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานแพ็กเก็ตต่อเนื่อง
8'h17 ตัวนับ TX และ RX เท่ากัน RW ระบุว่าตัวนับ TX และ RX เท่ากัน
8'h23 เปิดใช้งานเวลาแฝง WO เขียน 1 ถึงบิต [0] เพื่อเปิดใช้งานการวัดเวลาแฝง
8'h24 เวลาในการตอบสนองพร้อม RO บ่งชี้ว่าการวัดเวลาแฝงพร้อมแล้ว

Interlaken (รุ่นที่ 2) Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้เอกสารสำคัญ

สำหรับคู่มือผู้ใช้เวอร์ชันล่าสุดและก่อนหน้า โปรดดูที่ อินเตอร์ลาเคน (อันดับ 2) รุ่น) Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้ เวอร์ชัน HTML เลือกเวอร์ชันแล้วคลิกดาวน์โหลด หากไม่มี IP หรือเวอร์ชันซอฟต์แวร์อยู่ในรายการ ให้ใช้คู่มือผู้ใช้สำหรับ IP หรือเวอร์ชันซอฟต์แวร์ก่อนหน้า
เวอร์ชัน IP จะเหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุดถึง v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า คอร์ IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่

ประวัติการแก้ไขเอกสารสำหรับ Interlaken (รุ่นที่ 2) Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้

เวอร์ชันเอกสาร รุ่น Intel Quartus Prime IPVersion การเปลี่ยนแปลง
2022.08.03 21.3 20.0.1 แก้ไข OPN ของอุปกรณ์สำหรับ Intel Agilex F-Series Transceiver-SoC Development Kit
2021.10.04 21.3 20.0.1 • เพิ่มการสนับสนุนสำหรับการจำลอง QuestaSim
• ยกเลิกการสนับสนุนโปรแกรมจำลอง NCSim
2021.02.24 20.4 20.0.1 • เพิ่มข้อมูลเกี่ยวกับการรักษาช่องสัญญาณตัวรับส่งสัญญาณที่ไม่ได้ใช้สำหรับ PAM4 ในหัวข้อ: การออกแบบฮาร์ดแวร์ เช่นampเลอคอมโพเนนต์
• เพิ่มคำอธิบายสัญญาณ pll_ref_clk[1] ในส่วน: สัญญาณอินเทอร์เฟซ
2020.12.14 20.4 20.0.0 • อัปเดตเอสampเอาต์พุตการทดสอบฮาร์ดแวร์สำหรับโหมด Interlaken และโหมด Interlaken Look-aside ในส่วนการทดสอบการออกแบบฮาร์ดแวร์ เช่นampเล.
• อัปเดตแผนที่ลงทะเบียนสำหรับการออกแบบ Interlaken Look-aside เช่นample ในส่วนแผนที่ลงทะเบียน.
• เพิ่มเกณฑ์การผ่านสำหรับการทดสอบฮาร์ดแวร์ที่ประสบความสำเร็จในส่วนการทดสอบการออกแบบฮาร์ดแวร์ เช่นampเล.
2020.10.16 20.2 19.3.0 แก้ไขคำสั่งเพื่อเรียกใช้การปรับเทียบเริ่มต้นในด้าน RX ในการทดสอบการออกแบบฮาร์ดแวร์ เช่นampส่วนเลอ
2020.06.22 20.2 19.3.0 • การออกแบบ เช่นample ใช้ได้สำหรับโหมด Interlaken Look-side
• การทดสอบฮาร์ดแวร์ของการออกแบบ เช่นample พร้อมใช้งานสำหรับอุปกรณ์รุ่นต่างๆ ของ Intel Agilex
• เพิ่มรูปภาพ: แผนภาพบล็อกระดับสูงสำหรับการออกแบบอินเทอร์ลาเคน (รุ่นที่ 2) เช่นampเล.
• อัปเดตส่วนต่อไปนี้:
– ข้อกำหนดด้านฮาร์ดแวร์และซอฟต์แวร์
– โครงสร้างไดเร็กทอรี
• แก้ไขตัวเลขต่อไปนี้เพื่อรวมการอัปเดตที่เกี่ยวข้องกับ Interlaken Look-aside:
– รูปภาพ: การออกแบบฮาร์ดแวร์ของ Interlaken (รุ่นที่ 2) เช่นampเลอไฮ
แผนภาพบล็อกระดับสำหรับรูปแบบโหมด NRZ ของ E-tile
– รูปภาพ: การออกแบบฮาร์ดแวร์ของ Interlaken (รุ่นที่ 2) เช่นampแผนภาพบล็อกระดับสูงสำหรับ E-tile PAM4 Mode Variations
• อัปเดตรูปภาพ: ตัวแก้ไขพารามิเตอร์ IP
• เพิ่มข้อมูลเกี่ยวกับการตั้งค่าความถี่ในแอปพลิเคชันควบคุมนาฬิกาในส่วนการคอมไพล์และการกำหนดค่าการออกแบบ เช่นampในฮาร์ดแวร์
เวอร์ชันเอกสาร รุ่น Intel Quartus Prime IPVersion การเปลี่ยนแปลง

• เพิ่มเอาต์พุตการทดสอบการทำงานสำหรับ Interlaken Look-side ในส่วนต่อไปนี้:
– การจำลองการออกแบบ เช่นampเลอ Testbench
– การทดสอบการออกแบบฮาร์ดแวร์ เช่นample
• เพิ่มสัญญาณใหม่ต่อไปนี้ในส่วนสัญญาณอินเทอร์เฟซ:
– mgmt_clk
– rx_pin_n
– tx_pin_n
– mac_clk_pll_ref
• เพิ่มแผนที่ลงทะเบียนสำหรับการออกแบบ Interlaken Look-aside เช่นampในส่วน: แผนที่ลงทะเบียน.
2019.09.30 19.3 19.2.1

ถอดclk100. mgmt_clk ทำหน้าที่เป็นนาฬิกาอ้างอิงสำหรับ IO PLL ดังต่อไปนี้:
• รูปภาพ: การออกแบบฮาร์ดแวร์ของ Interlaken (รุ่นที่ 2) เช่นampแผนภาพบล็อกระดับสูงสำหรับรูปแบบโหมด NRZ ของ E-tile
• รูปภาพ: การออกแบบฮาร์ดแวร์ของ Interlaken (รุ่นที่ 2) เช่นampแผนภาพบล็อกระดับสูงสำหรับรูปแบบโหมด PAM4 ของ E-tile
2019.07.01 19.2 19.2 การเปิดตัวครั้งแรก

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
ไอเอสโอ
9001:2015 น.
ลงทะเบียนแล้ว
Interlaken (รุ่นที่ 2) Intel® Agilex™ FPGA IP Design เช่นample คู่มือผู้ใช้

โลโก้ Intel

การออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - ไอคอน 1 เวอร์ชั่นออนไลน์
การออกแบบ IP Agilex FPGA ของ Intel Interlaken รุ่นที่ 2 เช่นampเลอ - ไอคอน 2 ส่งคำติชม
รหัส : 683800
ยูจี-20239
เวอร์ชัน : 2022.08.03

เอกสาร / แหล่งข้อมูล

การออกแบบ IP ของ Agilex FPGA จาก Intel Interlaken (รุ่นที่ 2)ample [พีดีเอฟ] คู่มือการใช้งาน
การออกแบบ IP Agilex FPGA รุ่นที่ 2 ของ Interlakenampเลอ อินเตอร์ลาเคน การออกแบบ IP FPGA Agilex รุ่นที่ 2ampเช่น Agilex FPGA IP Designampเลอ, IP Design Example

อ้างอิง

กระทู้ที่เกี่ยวข้อง

ฝากความคิดเห็น

ที่อยู่อีเมลของคุณจะไม่ถูกเผยแพร่ ช่องที่ต้องกรอกข้อมูลมีเครื่องหมาย *