Interlaken (Thế hệ thứ 2) Intel ®
nhanh nhẹn™ Thiết kế IP FPGA Example
Hướng dẫn sử dụng
Hướng dẫn bắt đầu nhanh
Lõi IP FPGA Interlaken (thế hệ thứ 2) cung cấp một testbench mô phỏng và thiết kế phần cứng cũamptập tin hỗ trợ biên dịch và kiểm tra phần cứng. Khi bạn tạo thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng. Thiết kế cũamptập tin cũng có sẵn cho tính năng Interlaken Look-aside.
Testbench và thiết kế cũamptập tin hỗ trợ chế độ NRZ và PAM4 cho các thiết bị E-tile. Lõi IP FPGA Interlaken (thế hệ thứ 2) tạo ra thiết kế cũamptập tin cho tất cả các kết hợp số làn và tốc độ dữ liệu được hỗ trợ.
Hình 1. Các bước phát triển của Design Example
Thiết kế lõi IP Interlaken (Thế hệ thứ 2) cũample hỗ trợ các tính năng sau:
- Chế độ lặp lại nối tiếp TX đến RX bên trong
- Tự động tạo các gói kích thước cố định
- Khả năng kiểm tra gói cơ bản
- Khả năng sử dụng Bảng điều khiển hệ thống để thiết lập lại thiết kế nhằm mục đích kiểm tra lại
- thích ứng PMA
Hình 2. Sơ đồ khối cấp cao cho thiết kế Interlaken (thế hệ 2) Example
Thông tin liên quan
- Hướng dẫn sử dụng IP FPGA Interlaken (thế hệ 2)
- Ghi chú phát hành IP Intel FPGA Interlaken (thế hệ thứ 2)
1.1. Yêu cầu phần cứng và phần mềm
Để kiểm tra người cũample design, hãy sử dụng phần cứng và phần mềm sau:
- Phiên bản phần mềm Intel® Prime Pro Edition 21.3
- Bảng điều khiển hệ thống
- Trình mô phỏng được hỗ trợ:
— Siemens* EDA ModelSim* SE hoặc QuestaSim*
— Tóm tắt* VCS*
— Nhịp* Xcelium* - Bộ phát triển SoC thu phát Intel Agilex® Quartus™ F-Series (AGFB014R24A2E2V)
Thông tin liên quan
Hướng dẫn sử dụng Bộ phát triển SoC thu phát Intel Agilex F-Series
1.2. Cấu trúc thư mục
Thiết kế lõi IP Interlaken (Thế hệ thứ 2) cũample file các thư mục chứa các mục được tạo sau đây files cho thiết kế cũamplà.
Hình 3. Cấu trúc thư mục của Ex Interlaken được tạo (thế hệ 2)ample thiết kế
Cấu hình phần cứng, mô phỏng và kiểm tra files được đặt tạiample_installation_dir>/uflex_ilk_0_example_design.
Bảng 1. Thiết kế phần cứng lõi IP Interlaken (thế hệ thứ 2) Example File Mô tả
Những cái này files đang ở trongample_installation_dir>/uflex_ilk_0_example_design/ exampthư mục le_design/quartus.
| File Tên | Sự miêu tả |
| example_design.qpf | Dự án Intel Quartus Prime file. |
| example_design.qsf | Cài đặt dự án Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Ràng buộc thiết kế Synopsys file. Bạn có thể sao chép và sửa đổi cho thiết kế của riêng bạn. |
| sysconsole_testbench.tcl | Chủ yếu file để truy cập Bảng điều khiển hệ thống |
Bảng 2. Điểm kiểm tra lõi IP Interlaken (thế hệ thứ 2) File Sự miêu tả
Cái này file là trongample_installation_dir>/uflex_ilk_0_example_design/ exampthư mục le_design/rtl.
| File Tên | Sự miêu tả |
| top_tb.sv | Bàn kiểm tra cấp cao nhất file. |
Bảng 3. Tập lệnh kiểm tra lõi IP của nterlaken (thế hệ thứ 2)
Những cái này files đang ở trongample_installation_dir>/uflex_ilk_0_example_design/ exampthư mục le_design/testbench.
| File Tên | Sự miêu tả |
| vcstest.sh | Tập lệnh VCS để chạy testbench. |
| vlog_pro.do | Tập lệnh ModelSim SE hoặc QuestaSim để chạy testbench. |
| xcelium.sh | Tập lệnh Xcelium để chạy testbench. |
1.3. Thiết kế phần cứng cũample Thành phần
Người cũampThiết kế le kết nối đồng hồ tham chiếu hệ thống và PLL và các thành phần thiết kế cần thiết. Người tình cũampThiết kế tập tin cấu hình lõi IP ở chế độ vòng lặp nội bộ và tạo các gói trên giao diện truyền dữ liệu người dùng TX lõi IP. Lõi IP gửi các gói này trên đường vòng lặp nội bộ thông qua bộ thu phát.
Sau khi bộ thu lõi IP nhận được các gói trên đường dẫn vòng lặp, nó sẽ xử lý các gói Interlaken và truyền chúng trên giao diện truyền dữ liệu người dùng RX. Người tình cũampThiết kế của tập tin kiểm tra xem các gói nhận và truyền có khớp nhau không.
Phần cứng cũampthiết kế le bao gồm các PLL bên ngoài. Bạn có thể kiểm tra văn bản rõ ràng files đến view sampmã triển khai một phương pháp khả thi để kết nối các PLL bên ngoài với IP FPGA Interlaken (thế hệ thứ 2).
Thiết kế phần cứng Interlaken (Thế hệ thứ 2) cũample bao gồm các thành phần sau:
- IP FPGA Interlaken (thế hệ thứ 2)
- Trình tạo gói và Trình kiểm tra gói
- JTAG bộ điều khiển giao tiếp với Bảng điều khiển hệ thống. Bạn giao tiếp với logic máy khách thông qua Bảng điều khiển hệ thống.
Hình 4. Ví dụ về thiết kế phần cứng Interlaken (thế hệ thứ 2)ample Sơ đồ Khối Cấp cao cho các Biến thể Chế độ NRZ của ô xếp điện tử
Thiết kế phần cứng Interlaken (Thế hệ thứ 2) cũampTập tin nhắm mục tiêu các biến thể chế độ PAM4 của ô xếp điện tử yêu cầu đồng hồ bổ sung mac_clkin mà IO PLL tạo ra. PLL này phải sử dụng cùng một đồng hồ tham chiếu điều khiển pll_ref_clk.
Hình 5. Ví dụ về thiết kế phần cứng Interlaken (thế hệ thứ 2)ample cấp cao
Sơ đồ khối cho các biến thể chế độ PAM4 của ô xếp điện tử
Đối với các biến thể chế độ PAM4 của E-tile, khi bạn bật tham số Bảo toàn các kênh thu phát không được sử dụng cho tham số PAM4, một cổng đồng hồ tham chiếu bổ sung sẽ được thêm vào (pll_ref_clk [1]). Cổng này phải được điều khiển ở cùng tần số như được xác định trong trình chỉnh sửa tham số IP (Tần số xung nhịp tham chiếu cho các kênh được bảo toàn). Tùy chọn Giữ lại các kênh thu phát không được sử dụng cho PAM4. Chân và các ràng buộc liên quan được gán cho đồng hồ này hiển thị trong QSF khi bạn chọn bộ công cụ phát triển Intel Stratix® 10 hoặc Intel Agilex để tạo thiết kế.
Đối với thiết kế cũamptrong mô phỏng, testbench luôn xác định cùng tần số cho pll_ref_clk[0] và pll_ref_clk[1].
Thông tin liên quan
Hướng dẫn sử dụng Bộ phát triển SoC thu phát Intel Agilex F-Series
1.4. Tạo thiết kế
Hình 6. Quy trình
Thực hiện theo các bước sau để tạo ex phần cứngample thiết kế và testbench:
- Trong phần mềm Intel Quartus Prime Pro Edition, bấm File ➤ New Project Wizard để tạo một dự án Intel Quartus Prime mới, hoặc nhấp vào File ➤ Mở Project để mở một dự án Intel Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị.
- Chỉ định dòng thiết bị Agilex và chọn thiết bị cho thiết kế của bạn.
- Trong Danh mục IP, định vị và bấm đúp vào Interlaken (2nd Generation) Intel FPGA IP. Cửa sổ Biến thể IP Mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu các cài đặt biến thể IP trong một file đặt tên .ip.
- Bấm OK. Trình chỉnh sửa thông số xuất hiện.
Hình 7. Ví dụample Design Tab trong Trình chỉnh sửa thông số IP Intel FPGA Interlaken (thế hệ thứ 2)
- Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
- Trên tab Thích ứng PMA, chỉ định các tham số thích ứng PMA nếu bạn định sử dụng thích ứng PMA cho các biến thể thiết bị E-tile của mình.
Bước này là tùy chọn:
• Chọn Bật tùy chọn IP mềm tải thích ứng.
Lưu ý: Bạn phải bật tùy chọn Bật điểm cuối chính gỡ lỗi PHY gốc (NPDME) trên tab IP khi bật tùy chọn thích ứng PMA.
• Chọn cài đặt trước thích ứng PMA cho tham số Chọn thích ứng PMA.
• Bấm vào Tải trước thích ứng PMA để tải các tham số thích ứng ban đầu và liên tục.
• Chỉ định số lượng cấu hình PMA cần hỗ trợ khi bật nhiều cấu hình PMA bằng cách sử dụng tham số Number of PMA.
• Chọn cấu hình PMA để tải hoặc lưu trữ bằng cách sử dụng Chọn cấu hình PMA để tải hoặc lưu trữ.
• Nhấp vào Tải thích ứng từ cấu hình PMA đã chọn để tải cài đặt cấu hình PMA đã chọn.
Để biết thêm thông tin về các tham số thích ứng PMA, hãy tham khảo Hướng dẫn sử dụng PHY thu phát E-tile. - Trên Example tab Design, chọn tùy chọn Simulation để tạo testbench và chọn tùy chọn Synthesis để tạo phần cứng exampthiết kế le.
Lưu ý: Bạn phải chọn ít nhất một trong các tùy chọn Mô phỏng hoặc Tổng hợp để tạo ra Example thiết kế Files. - Đối với Định dạng HDL đã tạo, chỉ có Verilog.
- Đối với Bộ công cụ phát triển mục tiêu, hãy chọn tùy chọn thích hợp.
Lưu ý: Tùy chọn Bộ công cụ phát triển SoC thu phát Intel Agilex F-Series chỉ khả dụng khi dự án của bạn chỉ định tên thiết bị Intel Agilex bắt đầu bằng AGFA012 hoặc AGFA014. Khi bạn chọn tùy chọn Bộ công cụ phát triển, việc gán pin được đặt theo số bộ phận của bộ công cụ phát triển Intel Agilex AGFB014R24A2E2V và có thể khác với thiết bị bạn đã chọn. Nếu bạn định thử nghiệm thiết kế trên phần cứng trên một PCB khác, hãy chọn tùy chọn Không có bộ công cụ phát triển và thực hiện các phép gán chân thích hợp trong .qsf file. - Nhấp vào Tạo Exampthiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
- Nếu bạn muốn sửa đổi thiết kế cũampđường dẫn hoặc tên thư mục từ giá trị mặc định được hiển thị (uflex_ilk_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le.
- Nhấp vào OK.
Thông tin liên quan
- Hướng dẫn sử dụng Bộ phát triển SoC thu phát Intel Agilex F-Series
- Hướng dẫn sử dụng bộ thu phát E-tile PHY
1.5. Mô phỏng thiết kế Examptập tin Testbench
Tham khảo Thiết kế phần cứng Interlaken (2nd Generation) Example Khối Cấp Cao cho Các Biến thể Chế độ NRZ của ô xếp điện tử và Thiết kế Phần cứng Interlaken (Thế hệ 2) Ví dụample Khối cấp cao cho sơ đồ khối Biến thể chế độ PAM4 của ô xếp điện tử của bàn kiểm tra mô phỏng.
Hình 8. Quy trình
Làm theo các bước sau để mô phỏng testbench:
- Tại dấu nhắc lệnh, thay đổi thư mục mô phỏng testbench. thư mục làample_installation_dir>/example_design/testbench dành cho thiết bị Intel Agilex.
- Chạy tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ mà bạn chọn. Tập lệnh biên dịch và chạy testbench trong trình mô phỏng. Tập lệnh của bạn nên kiểm tra xem số SOP và EOP có khớp nhau không sau khi mô phỏng hoàn tất. Tham khảo bảng Các bước để Chạy Mô phỏng.
Bảng 4. Các bước để chạy mô phỏngTrình mô phỏng Hướng dẫn ModelSim SE hoặc QuestaSim Trong dòng lệnh, gõ -do vlog_pro.do. Nếu bạn muốn mô phỏng mà không hiển thị GUI ModelSim, hãy nhập vsim -c -do vlog_pro.do VCS Trong dòng lệnh, nhập sh vcstest.sh Xcelium Trong dòng lệnh, gõ sh xcelium.sh - Phân tích kết quả. Một mô phỏng thành công sẽ gửi và nhận các gói và hiển thị “Kiểm tra ĐÃ ĐẠT”.
Testbench cho thiết kế cũample hoàn thành các nhiệm vụ sau:
- Khởi tạo IP Intel FPGA Interlaken (thế hệ thứ 2).
- In trạng thái PHY.
- Kiểm tra đồng bộ hóa siêu khung (SYNC_LOCK) và ranh giới từ (khối) (WORD_LOCK).
- Chờ các làn đường riêng lẻ được khóa và căn chỉnh.
- Bắt đầu truyền gói tin.
- Kiểm tra thống kê gói tin:
- Lỗi CRC24
— SOP
— EOP
Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công ở chế độ Interlaken:
*******************************************
THÔNG TIN: Đang chờ căn chỉnh làn đường.
Tất cả các làn đường thu đã được căn chỉnh và sẵn sàng tiếp nhận phương tiện giao thông.
**************************************************** *
**************************************************** *
THÔNG TIN: Bắt đầu truyền gói tin
**************************************************** *
**************************************************** *
THÔNG TIN: Dừng truyền gói
**************************************************** *
**************************************************** *
THÔNG TIN: Kiểm tra số liệu thống kê gói
**************************************************** *
Lỗi CRC 24 được báo cáo: 0
SOP được truyền: 100
EOP được truyền: 100
SOP nhận được: 100
EOP đã nhận được: 100
Số lỗi ECC: 0
**************************************************** *
THÔNG TIN: Bài kiểm tra ĐÃ ĐẠT
**************************************************** *
Ghi chú: Thiết kế cũ của Interlakenample testbench mô phỏng gửi 100 gói và nhận 100 gói.
Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công ở chế độ Nhìn sang một bên của Interlaken:
Kiểm tra bộ đếm TX và RX có bằng nhau hay không.
—————————————————————
READ_MM: địa chỉ 4000014 = 00000001.
—————————————————————
Khử xác nhận bit bằng nhau của bộ đếm.
—————————————————————
WRITE_MM: địa chỉ 4000001 nhận được 00000001.
WRITE_MM: địa chỉ 4000001 nhận được 00000000.
—————————————————————
BỘ ĐẾM RX_SOP.
—————————————————————
READ_MM: địa chỉ 400000c = 0000006a.
—————————————————————
BỘ ĐẾM RX_EOP.
READ_MM: địa chỉ 400000d = 0000006a.
—————————————————————
READ_MM: địa chỉ 4000010 = 00000000.
—————————————————————
Hiển thị báo cáo cuối cùng.
—————————————————————
0 Đã phát hiện lỗi
0 lỗi CRC24 được báo cáo
106 SOP được truyền đi
106 EOP được truyền đi
Đã nhận được 106 SOP
Đã nhận được 106 EOP
—————————————————————
Kết thúc mô phỏng
—————————————————————
KIỂM TRA ĐÃ ĐẠT
—————————————————————
Ghi chú: Số lượng gói (SOP và EOP) khác nhau trên mỗi làn trong thiết kế Interlaken Lookaside cũample mô phỏng sample đầu ra.
Thông tin liên quan
Thiết kế phần cứng cũample Các thành phần ở trang 6
1.6. Biên dịch và cấu hình Design Examptập tin trong Phần cứng
Hình 9. Quy trình
Để biên dịch và chạy thử nghiệm trình diễn trên phần cứng cũample thiết kế, hãy làm theo các bước sau:
- Đảm bảo phần cứng cũampthế hệ thiết kế le đã hoàn thành.
- Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Primeample_installation_dir>/example_design/quartus/ ví dụample_design.qpf>.
- Trên menu Xử lý, bấm Bắt đầu Biên dịch.
- Sau khi biên dịch thành công, một .sof file có sẵn trong thư mục được chỉ định của bạn.
Thực hiện theo các bước sau để lập trình phần cứng cũamptập tin thiết kế trên thiết bị Intel Agilex: - Kết nối Bộ công cụ phát triển SoC thu phát Intel Agilex F-Series với máy tính chủ.
b. Khởi chạy ứng dụng Điều khiển đồng hồ, đây là một phần của bộ công cụ phát triển và đặt tần số mới cho thiết kế cũample. Dưới đây là cài đặt tần số trong ứng dụng Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Đặt giá trị pll_ref_clk (1) theo yêu cầu thiết kế của bạn.
c. Trên menu Công cụ, nhấp vào Lập trình viên.
d. Trong Lập trình viên, nhấp vào Thiết lập phần cứng.
đ. Chọn một thiết bị lập trình.
f. Chọn và thêm Bộ công cụ phát triển SoC thu phát Intel Agilex F-Series mà phiên Intel Quartus Prime của bạn có thể kết nối.
g. Đảm bảo rằng Chế độ được đặt thành JTAG.
h. Chọn thiết bị Intel Agilex và nhấp vào Thêm thiết bị. Lập trình viên hiển thị sơ đồ khối kết nối giữa các thiết bị trên bo mạch của bạn.
tôi. Trong hàng có .sof của bạn, hãy chọn hộp cho .sof.
j. Chọn hộp trong cột Chương trình/Cấu hình.
k. Nhấp vào Bắt đầu.
Thông tin liên quan
- Lập trình thiết bị Intel FPGA trên trang 0
- Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống
- Hướng dẫn sử dụng Bộ phát triển SoC thu phát Intel Agilex F-Series
1.7. Kiểm tra thiết kế phần cứng Example
Sau khi bạn biên dịch thiết kế lõi IP Intel FPGA Interlaken (thế hệ 2) cũample và định cấu hình thiết bị của mình, bạn có thể sử dụng Bảng điều khiển hệ thống để lập trình lõi IP và các thanh ghi lõi PHY IP gốc được nhúng của nó.
Thực hiện theo các bước sau để hiển thị Bảng điều khiển hệ thống và kiểm tra thiết kế phần cứng cũamplê:
- Trong phần mềm Intel Quartus Prime Pro Edition, trên menu Công cụ, nhấp vào Công cụ gỡ lỗi hệ thống ➤ Bảng điều khiển hệ thống.
- thay đổi thànhample_installation_dir>exampthư mục le_design/hwtest.
- Để mở kết nối với JTAG master gõ lệnh sau: source sysconsole_testbench.tcl
- Bạn có thể bật chế độ lặp lại nối tiếp bên trong với thiết kế cũample lệnh:
một. stat: In thông tin trạng thái chung.
b. sys_reset: Đặt lại hệ thống.
c. loop_on: Bật loopback nối tiếp nội bộ.
đ. run_example_design: Chạy thiết kế cũamplà.
Lưu ý: Bạn phải chạy lệnh loop_on trước run_examplệnh le_design.
run_example_design chạy các lệnh sau theo trình tự:
sys_reset->stat->gen_on->stat->gen_off.
Lưu ý: Khi bạn chọn tùy chọn Bật IP mềm tải thích ứng, run_examplệnh le_design thực hiện hiệu chuẩn thích ứng ban đầu ở phía RX bằng cách chạy lệnh run_load_PMA_configuration. - Bạn có thể tắt chế độ loopback nối tiếp bên trong với thiết kế cũampcâu lệnh:
một. loop_off: Tắt loopback nối tiếp nội bộ. - Bạn có thể lập trình lõi IP với thiết kế bổ sung sauample lệnh:
một. gen_on: Kích hoạt trình tạo gói tin.
b. gen_off: Tắt trình tạo gói.
c. run_test_loop: Chạy thử nghiệm cho lần đối với các biến thể E-tile NRZ và PAM4.
đ. clear_err: Xóa tất cả các bit dính lỗi.
đ. set_test_mode : Thiết lập thử nghiệm để chạy trong một chế độ cụ thể.
f. get_test_mode: In chế độ kiểm tra hiện tại.
g. set_burst_size : Đặt kích thước cụm theo byte.
h. get_burst_size: In thông tin kích thước cụm.
Kiểm tra thành công in thông báo HW_TEST:PASS. Dưới đây là tiêu chí vượt qua để chạy thử:
- Không có lỗi cho CRC32, CRC24 và trình kiểm tra.
- Các SOP và EOP được truyền phải khớp với các SOP nhận được.
Các s sau đâyampđầu ra le minh họa quá trình chạy thử thành công ở chế độ Interlaken:
THÔNG TIN: THÔNG TIN: Dừng tạo gói
==== BÁO CÁO TÌNH TRẠNG ====
TXKHz: 402813
RX KHz: 402813
Tần số khóa: 0x0000ff
Khóa PLL TX: 0x000001
Căn chỉnh: 0x00c10f
Rx LOA: 0x000000
Tx LOA : 0x000000
khóa từ: 0x0000ff
khóa đồng bộ: 0x0000ff
Lỗi CRC32: 0
Lỗi CRC24: 0
Lỗi kiểm tra: 0
Cờ lỗi FIFO: 0x000000
SOP được truyền: 1087913770
EOP được truyền: 1087913770
SOP đã nhận: 1087913770
EOP đã nhận được: 1087913770
ECC đã sửa: 0
Lỗi ECC: 0
Đã trôi qua 161 giây kể từ khi bật nguồn
HW_TEST : ĐẠT
Kiểm tra thành công in thông báo HW_TEST : PASS. Dưới đây là tiêu chí vượt qua để chạy thử:
- Không có lỗi cho CRC32, CRC24 và trình kiểm tra.
- Các SOP và EOP được truyền phải khớp với các SOP nhận được.
Các s sau đâyampđầu ra le minh họa quá trình chạy thử thành công ở chế độ Interlaken Lookaside:
THÔNG TIN: THÔNG TIN: Dừng tạo gói
==== BÁO CÁO TÌNH TRẠNG ====
TXKHz: 402813
RX KHz: 402812
Tần số khóa: 0x000fff
Khóa PLL TX: 0x000001
Căn chỉnh: 0x00c10f
Rx LOA: 0x000000
Tx LOA : 0x000000
khóa từ: 0x000fff
khóa đồng bộ: 0x000fff
Lỗi CRC32: 0
Lỗi CRC24: 0
Lỗi kiểm tra: 0
SOP được truyền: 461
EOP được truyền: 461
SOP đã nhận: 461
EOP đã nhận được: 461
Đã trôi qua 171 giây kể từ khi bật nguồn
HW_TEST : ĐẠT
Thiết kế Example Mô tả
thiết kế cũamptập tin thể hiện các chức năng của lõi IP Interlaken.
Thông tin liên quan
Hướng dẫn sử dụng IP FPGA Interlaken (thế hệ 2)
2.1. Thiết kế cũamphành vi
Để kiểm tra thiết kế trong phần cứng, hãy nhập các lệnh sau trong Bảng điều khiển hệ thống::
- Nguồn thiết lập file:
% nguồnample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Chạy thử nghiệm:
% run_example_design - Thiết kế phần cứng Interlaken (Thế hệ thứ 2) cũample hoàn thành các bước sau:
một. Đặt lại IP Interlaken (Thế hệ thứ 2).
b. Định cấu hình IP Interlaken (Thế hệ thứ 2) ở chế độ loopback nội bộ.
c. Gửi một luồng gói Interlaken với dữ liệu được xác định trước trong tải trọng tới giao diện truyền dữ liệu người dùng TX của lõi IP.
d. Kiểm tra các gói đã nhận và báo cáo trạng thái. Trình kiểm tra gói được bao gồm trong thiết kế phần cứng cũample cung cấp các khả năng kiểm tra gói cơ bản sau:
• Kiểm tra xem chuỗi gói được truyền có đúng không.
• Kiểm tra xem dữ liệu nhận được có khớp với các giá trị dự kiến hay không bằng cách đảm bảo cả số lượng bắt đầu gói (SOP) và kết thúc gói (EOP) đều thẳng hàng trong khi dữ liệu được truyền và nhận.
2.2. Tín hiệu giao diện
Bảng 5. Thiết kế Example Tín hiệu giao diện
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| mgmt_clk | Đầu vào | 1 | Đầu vào đồng hồ hệ thống. Tần số đồng hồ phải là 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Đầu vào | 2-Tháng XNUMX | Đồng hồ tham chiếu thu phát. Ổ đĩa CD RX PLL. |
| Tên cổng | Phương hướng | Chiều rộng (Bit) | Sự miêu tả |
| pll_ref_clk[1] chỉ khả dụng khi bạn bật bảo quản chưa sử dụng Ghi chú: kênh thu phát cho PAM4 tham số trong các biến thể IP của chế độ E-tile PAM4. |
|||
| rx_pin | Đầu vào | Số làn đường | Chân dữ liệu SERDES của máy thu. |
| tx_pin | Đầu ra | Số làn đường | Truyền pin dữ liệu SERDES. |
| rx_pin_n | Đầu vào | Số làn đường | Chân dữ liệu SERDES của máy thu. Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ E-tile PAM4. |
| tx_pin_n | Đầu ra | Số làn đường | Truyền pin dữ liệu SERDES. Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ E-tile PAM4. |
| mac_clk_pll_ref | Đầu vào | 1 | Tín hiệu này phải được điều khiển bởi PLL và phải sử dụng cùng một nguồn đồng hồ điều khiển pll_ref_clk. Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ E-tile PAM4. |
| usr_pb_reset_n | Đầu vào | 1 | Thiết lập lại hệ thống. |
Thông tin liên quan
Tín hiệu giao diện
2.3. Đăng ký bản đồ
Ghi chú:
- Thiết kế Exampđịa chỉ thanh ghi le bắt đầu bằng 0x20** trong khi địa chỉ thanh ghi lõi IP Interlaken bắt đầu bằng 0x10**.
- Mã truy cập: RO — Chỉ đọc và RW — Đọc / Ghi.
- Bảng điều khiển hệ thống đọc thiết kế cũample đăng ký và báo cáo trạng thái kiểm tra trên màn hình.
Bảng 6. Thiết kế Example Đăng ký bản đồ cho Interlaken Design Example
| Bù lại | Tên | Truy cập | Sự miêu tả |
| 8'h00 | Kín đáo | ||
| 8'h01 | Kín đáo | ||
| 8'h02 | Đặt lại PLL hệ thống | RO | Các bit sau chỉ ra yêu cầu đặt lại PLL của hệ thống và giá trị cho phép: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | Làn đường RX được căn chỉnh | RO | Cho biết căn chỉnh làn đường RX. |
| 8'h04 | WORD bị khóa | RO | [NUM_LANES – 1: 0] - Nhận dạng ranh giới từ (khối). |
(2) Khi bạn bật Bảo toàn các kênh thu phát không sử dụng cho tham số PAM4, một cổng đồng hồ tham chiếu bổ sung sẽ được thêm vào để bảo toàn kênh phụ PAM4 không sử dụng.
| Bù lại | Tên | Truy cập | Sự miêu tả |
| 8'h05 | Đã khóa đồng bộ hóa | RO | [NUM_LANES–1:0] – Đồng bộ hóa siêu khung. |
| 8'h06 - 8'h09 | Số lỗi CRC32 | RO | Cho biết số lỗi CRC32. |
| 8'h0A | Số lỗi CRC24 | RO | Cho biết số lỗi CRC24. |
| 8'h0B | Tín hiệu tràn / tràn | RO | Các bit sau chỉ ra: • Bit [3] – Tín hiệu tràn TX • Bit [2] – Tín hiệu tràn TX • Bit [1] – Tín hiệu tràn RX |
| 8'h0C | Số lượng SOP | RO | Cho biết số lượng SOP. |
| 8'h0D | Số lượng EOP | RO | Cho biết số lượng EOP |
| 8'h0E | Số lỗi | RO | Cho biết số lỗi sau: • Mất sự căn chỉnh làn đường • Từ điều khiển trái luật • Mẫu đóng khung không hợp lệ • Thiếu chỉ báo SOP hoặc EOP |
| 8'h0F | gửi_data_mm_clk | RW | Ghi 1 vào bit [0] để bật tín hiệu máy phát. |
| 8'h10 | lỗi trình kiểm tra | Cho biết lỗi của người kiểm tra. (Lỗi dữ liệu SOP, lỗi số kênh và lỗi dữ liệu PLD) | |
| 8'h11 | Hệ thống khóa PLL | RO | Bit [0] chỉ báo khóa PLL. |
| 8'h14 | số lượng TX SOP | RO | Cho biết số lượng SOP được tạo bởi trình tạo gói. |
| 8'h15 | số lượng TX EOP | RO | Cho biết số lượng EOP được tạo bởi trình tạo gói. |
| 8'h16 | gói liên tục | RW | Ghi 1 vào bit [0] để kích hoạt gói liên tục. |
| 8'h39 | Số lỗi ECC | RO | Cho biết số lỗi ECC. |
| 8'h40 | Số lượng lỗi đã sửa ECC | RO | Cho biết số lỗi ECC đã sửa. |
Bảng 7. Thiết kế Example Đăng ký bản đồ cho Interlaken Look-aside Design Example
Sử dụng bản đồ đăng ký này khi bạn tạo thiết kế cũamptập tin đã bật thông số chế độ Enable Interlaken Look-aside.
| Bù lại | Tên | Truy cập | Sự miêu tả |
| 8'h00 | Kín đáo | ||
| 8'h01 | Thiết lập lại bộ đếm | RO | Ghi 1 vào bit [0] để xóa bit của bộ đếm TX và RX bằng nhau. |
| 8'h02 | Đặt lại PLL hệ thống | RO | Các bit sau chỉ ra yêu cầu đặt lại PLL của hệ thống và giá trị cho phép: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | Làn đường RX được căn chỉnh | RO | Cho biết căn chỉnh làn đường RX. |
| 8'h04 | WORD bị khóa | RO | [NUM_LANES – 1: 0] - Nhận dạng ranh giới từ (khối). |
| 8'h05 | Đã khóa đồng bộ hóa | RO | [NUM_LANES–1:0] – Đồng bộ hóa siêu khung. |
| 8'h06 - 8'h09 | Số lỗi CRC32 | RO | Cho biết số lỗi CRC32. |
| 8'h0A | Số lỗi CRC24 | RO | Cho biết số lỗi CRC24. |
| Bù lại | Tên | Truy cập | Sự miêu tả |
| 8'h0B | Kín đáo | ||
| 8'h0C | Số lượng SOP | RO | Cho biết số lượng SOP. |
| 8'h0D | Số lượng EOP | RO | Cho biết số lượng EOP |
| 8'h0E | Số lỗi | RO | Cho biết số lỗi sau: • Mất sự căn chỉnh làn đường • Từ điều khiển trái luật • Mẫu đóng khung không hợp lệ • Thiếu chỉ báo SOP hoặc EOP |
| 8'h0F | gửi_data_mm_clk | RW | Ghi 1 vào bit [0] để bật tín hiệu máy phát. |
| 8'h10 | lỗi trình kiểm tra | RO | Cho biết lỗi của người kiểm tra. (Lỗi dữ liệu SOP, lỗi số kênh và lỗi dữ liệu PLD) |
| 8'h11 | Hệ thống khóa PLL | RO | Bit [0] chỉ báo khóa PLL. |
| 8'h13 | đếm độ trễ | RO | Cho biết số lượng độ trễ. |
| 8'h14 | số lượng TX SOP | RO | Cho biết số lượng SOP được tạo bởi trình tạo gói. |
| 8'h15 | số lượng TX EOP | RO | Cho biết số lượng EOP được tạo bởi trình tạo gói. |
| 8'h16 | gói liên tục | RO | Ghi 1 vào bit [0] để kích hoạt gói liên tục. |
| 8'h17 | Bộ đếm TX và RX bằng nhau | RW | Cho biết bộ đếm TX và RX bằng nhau. |
| 8'h23 | Bật độ trễ | WO | Ghi 1 vào bit [0] để kích hoạt phép đo độ trễ. |
| 8'h24 | độ trễ đã sẵn sàng | RO | Cho biết phép đo độ trễ đã sẵn sàng. |
Interlaken (Thế hệ thứ 2) Intel Agilex FPGA IP Design Example Hướng dẫn sử dụng Lưu trữ
Để biết các phiên bản mới nhất và trước đây của hướng dẫn sử dụng này, hãy tham khảo Interlaken (thứ 2 Thế hệ) Intel Agilex FPGA IP Design Example Hướng dẫn sử dụng Phiên bản HTML. Chọn phiên bản và nhấp vào Tải xuống. Nếu IP hoặc phiên bản phần mềm không được liệt kê thì hướng dẫn sử dụng cho phiên bản IP hoặc phần mềm trước đó sẽ được áp dụng.
Phiên bản IP giống với phiên bản phần mềm Intel Quartus Prime Design Suite cho đến phiên bản 19.1. Từ phần mềm Intel Quartus Prime Design Suite phiên bản 19.2 trở lên, lõi IP có sơ đồ lập phiên bản IP mới.
Lịch sử sửa đổi tài liệu cho Interlaken (thế hệ thứ 2) Intel Agilex FPGA IP Design Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2022.08.03 | 21.3 | 20.0.1 | Đã sửa lỗi OPN của thiết bị cho Bộ công cụ phát triển SoC thu phát sê-ri Agilex F của Intel. |
| 2021.10.04 | 21.3 | 20.0.1 | • Đã thêm hỗ trợ cho trình giả lập QuestaSim. • Đã xóa hỗ trợ cho trình mô phỏng NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Đã thêm thông tin về việc duy trì kênh thu phát không được sử dụng cho PAM4 trong phần: Thiết kế phần cứng Example Thành phần. • Đã thêm mô tả tín hiệu pll_ref_clk[1] trong phần: Tín hiệu giao diện. |
| 2020.12.14 | 20.4 | 20.0.0 | • Đã cập nhậtamptập tin đầu ra kiểm tra phần cứng cho chế độ Interlaken và chế độ Interlaken Look-aside trong phần Kiểm tra thiết kế phần cứng Examplà. • Đã cập nhật bản đồ đăng ký cho thiết kế Interlaken Look-aside cũamptập tin ở phần Đăng ký Map. • Đã thêm tiêu chí đạt để chạy thử nghiệm phần cứng thành công trong phần Kiểm tra thiết kế phần cứng Examplà. |
| 2020.10.16 | 20.2 | 19.3.0 | Đã sửa lệnh để chạy hiệu chỉnh thích ứng ban đầu ở phía RX trong Kiểm tra thiết kế phần cứng Exampphần le. |
| 2020.06.22 | 20.2 | 19.3.0 | • Thiết kế cũampTập tin có sẵn cho chế độ Interlaken Look-aside. • Kiểm tra phần cứng của thiết kế cũamptập tin có sẵn cho các biến thể thiết bị Intel Agilex. • Đã thêm Hình: Sơ đồ khối cấp cao cho thiết kế Interlaken (thế hệ thứ 2) Examplà. • Đã cập nhật các phần sau: – Yêu cầu phần cứng và phần mềm - Cấu trúc thư mục • Sửa đổi các số liệu sau để bao gồm bản cập nhật liên quan đến Interlaken Look-side: – Hình: Ex thiết kế phần cứng Interlaken (thế hệ 2)ample cao Sơ đồ khối cấp độ cho các biến thể chế độ NRZ của ô E – Hình: Ex thiết kế phần cứng Interlaken (thế hệ 2)ample Sơ đồ khối cấp cao cho các biến thể chế độ PAM4 của ô xếp điện tử • Cập nhật hình: Trình soạn thảo thông số IP. • Đã thêm thông tin về cài đặt tần số trong ứng dụng điều khiển đồng hồ trong phần Biên soạn và định cấu hình Design Examptập tin trong Phần cứng. |
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
|
• Đã thêm kết quả chạy thử nghiệm cho Interlaken Look-side trong các phần sau: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Đã xóa clk100. mgmt_clk đóng vai trò là đồng hồ tham chiếu cho IO PLL sau: |
| 2019.07.01 | 19.2 | 19.2 | Phiên bản phát hành đầu tiên. |
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Tiêu chuẩn ISO
9001:2015
Đăng ký
Interlaken (thế hệ thứ 2) Intel® Agilex™ FPGA IP Design Example Hướng dẫn sử dụng
Phiên bản trực tuyến
Gửi phản hồi
Mã số: 683800
UG-20239
Phiên bản: 2022.08.03
Tài liệu / Tài nguyên
 |
intel Interlaken (Thế hệ thứ 2) Agilex FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng Thiết kế IP FPGA Agilex thế hệ thứ 2 của Interlakenample, Interlaken, Thiết kế IP FPGA Agilex thế hệ thứ 2amptập tin Thiết kế IP Agilex FPGA Example, Thiết kế IP Example |
