Interlaken (2. Generation) Intel ®
Agilex™ FPGA IP Design Example
Benutzerhandbuch

Kurzanleitung

Der FPGA-IP-Core von Interlaken (2. Generation) bietet eine Simulationstestbench und ein Hardware-Design-ExampDatei, die Kompilierung und Hardwaretests unterstützt. Wenn Sie das Design generieren, zample erstellt der Parametereditor automatisch die fileEs ist notwendig, das Design in Hardware zu simulieren, zu kompilieren und zu testen. Das Design zample ist auch für die Look-Aside-Funktion von Interlaken verfügbar.
Die Testbench und Design example unterstützt NRZ- und PAM4-Modus für E-Tile-Geräte. Der Interlaken (2. Generation) FPGA IP-Kern generiert Design-ExampDateien für alle unterstützten Kombinationen aus Anzahl der Lanes und Datenraten.

Abbildung 1. Entwicklungsschritte für das Design Example

Das IP-Core-Design von Interlaken (2. Generation) example unterstützt die folgenden Funktionen:

• Interner serieller Loopback-Modus von TX zu RX
• Generiert automatisch Pakete mit fester Größe
• Grundlegende Paketprüffunktionen
• Möglichkeit, die Systemkonsole zu verwenden, um das Design für erneute Testzwecke zurückzusetzen
• PMA-Anpassung

Abbildung 2. Übersichtliches Blockdiagramm für Interlaken (2. Generation) Design Example

Zugehörige Informationen

• Interlaken (2. Generation) FPGA IP-Benutzerhandbuch
• Interlaken (2. Generation) Intel FPGA IP Versionshinweise

1.1. Hardware- und Softwareanforderungen
Ex testenample design verwenden Sie folgende Hard- und Software:

• Intel® Prime Pro Edition-Softwareversion 21.3
• Systemkonsole
• Unterstützte Simulatoren:
  — Siemens* EDA ModelSim* SE oder QuestaSim*
  — Synopsys* VCS*
  — Kadenz* Xcelium*
• Intel Agilex® Quartus™ F-Serie Transceiver-SoC-Entwicklungskit (AGFB014R24A2E2V)

Zugehörige Informationen
Benutzerhandbuch für das Intel Agilex F-Series Transceiver-SoC Development Kit
1.2. Verzeichnisstruktur
Das IP-Core-Design von Interlaken (2. Generation) example file Verzeichnisse enthalten die folgenden generierten files für das Design example.
Abbildung 3. Verzeichnisstruktur des generierten Interlaken (2. Generation) Bspampdas Design

Hardwarekonfiguration, Simulation und Test files befinden sich inample_installation_dir>/uflex_ilk_0_example_design.
Tabelle 1. IP-Core-Hardwaredesign von Interlaken (2. Generation) Bspample File Beschreibungen
Diese files sind in derample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus-Verzeichnis.

File Namen	Beschreibung
example_design.qpf	Intel Quartus Prime-Projekt file.
example_design.qsf	Intel Quartus Prime-Projekteinstellungen file
example_design.sdc jtag_timing_template.sdc	Synopsys-Entwurfseinschränkung file. Sie können für Ihr eigenes Design kopieren und modifizieren.
sysconsole_testbench.tcl	Hauptsächlich file für den Zugriff auf die Systemkonsole

Tabelle 2. Interlaken (2. Generation) IP Core Testbench File Beschreibung
Das file ist in demample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl-Verzeichnis.

File Name	Beschreibung
top_tb.sv	Prüfstand auf höchstem Niveau file.

Tabelle 3. nterlaken (2. Generation) IP Core Testbench-Skripte
Diese files sind in derample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench-Verzeichnis.

File Name	Beschreibung
vcstest.sh	Das VCS-Skript zum Ausführen der Testbench.
vlog_pro.do	Das ModelSim SE- oder QuestaSim-Skript zum Ausführen der Testbench.
xcelium.sh	Das Xcelium-Skript zum Ausführen der Testbench.

1.3. Hardware-Design Bspample Komponenten
Der Example design verbindet System- und PLL-Referenztakte und erforderliche Designkomponenten. Die Example design konfiguriert den IP-Core im internen Loopback-Modus und generiert Pakete auf der IP-Core-TX-Benutzerdatentransferschnittstelle. Der IP-Core sendet diese Pakete auf dem internen Loopback-Pfad durch den Transceiver.
Nachdem der IP-Core-Empfänger die Pakete auf dem Loopback-Pfad empfangen hat, verarbeitet er die Interlaken-Pakete und überträgt sie auf die RX-Benutzerdatentransferschnittstelle. Die Example design überprüft, ob die empfangenen und gesendeten Pakete übereinstimmen.
Die Hardware zample-Design enthält externe PLLs. Sie können den Klartext prüfen files zu view sample-Code, der eine mögliche Methode implementiert, um externe PLLs mit dem Interlaken (2nd Generation) FPGA IP zu verbinden.
Das Hardware-Design von Interlaken (2. Generation) zample enthält die folgenden Komponenten:

1. Interlaken (2. Generation) FPGA IP
2. Paketgenerator und Paketprüfer
3. JTAG Controller, der mit der Systemkonsole kommuniziert. Sie kommunizieren mit der Clientlogik über die Systemkonsole.

Abbildung 4. Hardwaredesign von Interlaken (2. Generation) Bspample High-Level-Blockdiagramm für E-Kachel-NRZ-Modus-Variationen

Das Hardware-Design von Interlaken (2. Generation) zample, die auf Variationen im E-tile-PAM4-Modus abzielt, erfordert einen zusätzlichen Takt mac_clkin, den die IO-PLL generiert. Dieser PLL muss denselben Referenztakt verwenden, der den pll_ref_clk treibt.

Abbildung 5. Hardwaredesign von Interlaken (2. Generation) Bspampdas hohe Niveau
Blockdiagramm für E-Tile PAM4-Modusvarianten

Wenn Sie für E-tile PAM4-Modusvarianten den Parameter „Ungenutzte Transceiverkanäle für PAM4 beibehalten“ aktivieren, wird ein zusätzlicher Referenztakt-Port hinzugefügt (pll_ref_clk [1]). Dieser Port muss mit derselben Frequenz betrieben werden, die im IP-Parametereditor definiert ist (Referenztaktfrequenz für beibehaltene Kanäle). Die Option „Ungenutzte Transceiverkanäle für PAM4 beibehalten“ ist optional. Der Pin und die damit verbundenen Einschränkungen, die diesem Takt zugewiesen sind, sind im QSF sichtbar, wenn Sie Intel Stratix® 10 oder Intel Agilex Development Kit für die Designgenerierung auswählen.
Für Design zample-Simulation definiert die Testbench immer die gleiche Frequenz für pll_ref_clk[0] und pll_ref_clk[1].
Zugehörige Informationen
Benutzerhandbuch für das Intel Agilex F-Series Transceiver-SoC Development Kit
1.4. Generieren des Designs

Abbildung 6. Verfahren

Befolgen Sie diese Schritte, um die Hardware-Ex zu generierenampDateidesign und Testbench:

1. Klicken Sie in der Intel Quartus Prime Pro Edition-Software auf File ➤ New Project Wizard, um ein neues Intel Quartus Prime-Projekt zu erstellen, oder klicken Sie auf File ➤ Projekt öffnen, um ein vorhandenes Intel Quartus Prime-Projekt zu öffnen. Der Assistent fordert Sie auf, ein Gerät anzugeben.
2. Geben Sie die Gerätefamilie Agilex an und wählen Sie ein Gerät für Ihr Design aus.
3. Suchen Sie im IP-Katalog Interlaken (2nd Generation) Intel FPGA IP und doppelklicken Sie darauf. Das Fenster Neue IP-Variante wird angezeigt.
4. Geben Sie einen Namen der obersten Ebene an für Ihre benutzerdefinierte IP-Variation. Der Parametereditor speichert die IP-Variationseinstellungen in a file genannt .ip.
5. OK klicken. Der Parametereditor erscheint.
   Abbildung 7. Bspample Design Tab im Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. Geben Sie auf der Registerkarte IP die Parameter für Ihre IP-Core-Variation an.
7. Geben Sie auf der Registerkarte „PMA-Anpassung“ die PMA-Anpassungsparameter an, wenn Sie die PMA-Anpassung für Ihre E-Tile-Gerätevarianten verwenden möchten.
   Dieser Schritt ist optional:
   • Wählen Sie die Option „Adaption laden Soft-IP aktivieren“.
   Hinweis: Sie müssen die Option „Native PHY Debug Master Endpoint (NPDME) aktivieren“ auf der Registerkarte „IP“ aktivieren, wenn die PMA-Anpassung aktiviert ist.
   • Wählen Sie eine PMA-Adaption-Vorgabe für den PMA-Adaption-Auswahlparameter.
   • Klicken Sie auf „PMA Adaptation Preload“, um die anfänglichen und kontinuierlichen Adaptionsparameter zu laden.
   • Geben Sie mit dem Parameter „Anzahl der PMA-Konfigurationen“ die Anzahl der zu unterstützenden PMA-Konfigurationen an, wenn mehrere PMA-Konfigurationen aktiviert sind.
   • Wählen Sie mit „Wählen Sie eine zu ladende oder zu speichernde PMA-Konfiguration aus“, welche PMA-Konfiguration geladen oder gespeichert werden soll.
   • Klicken Sie auf Anpassung aus ausgewählter PMA-Konfiguration laden, um die ausgewählten PMA-Konfigurationseinstellungen zu laden.
   Weitere Informationen zu den PMA-Anpassungsparametern finden Sie im E-tile Transceiver PHY User Guide.
8. Auf der ExampWählen Sie auf der Registerkarte „Entwurf“ die Option „Simulation“, um die Testbench zu generieren, und wählen Sie die Option „Synthese“, um die Hardware-Ex zu generierenampDesign.
   Hinweis: Sie müssen mindestens eine der Optionen Simulation oder Synthese auswählen, um das Beispiel zu generieren.ampdas Design Files.
9. Für das generierte HDL-Format ist nur Verilog verfügbar.
10. Wählen Sie für Target Development Kit die entsprechende Option aus.
    Hinweis: Die Option „Intel Agilex F-Series Transceiver SoC Development Kit“ ist nur verfügbar, wenn Ihr Projekt einen Intel Agilex-Gerätenamen angibt, der mit AGFA012 oder AGFA014 beginnt. Wenn Sie die Option „Development Kit“ auswählen, werden die Pin-Zuweisungen gemäß der Geräteteilnummer AGFB014R24A2E2V des Intel Agilex Development Kit festgelegt und können von Ihrem ausgewählten Gerät abweichen. Wenn Sie das Design auf Hardware auf einer anderen Leiterplatte testen möchten, wählen Sie die Option „Kein Development Kit“ und nehmen Sie die entsprechenden Pin-Zuweisungen in der .qsf-Datei vor. file.
11. Klicken Sie auf Bsp generierenample Design. Das ausgewählte ExampDas Fenster „Designverzeichnis“ wird angezeigt.
12. Wenn Sie das Design ändern möchten, zample Verzeichnispfad oder -name von den angezeigten Voreinstellungen (uflex_ilk_0_example_design), navigieren Sie zum neuen Pfad und geben Sie das neue Design ein, zample Verzeichnisname.
13. Klicken Sie auf „OK“.

Zugehörige Informationen

• Benutzerhandbuch für das Intel Agilex F-Series Transceiver-SoC Development Kit
• E-tile Transceiver PHY-Benutzerhandbuch

1.5. Simulation des Designs Bspampdie Testbench
Siehe Interlaken (2. Generation) Hardware Design Example High Level Block für E-tile NRZ Mode Variations und Interlaken (2nd Generation) Hardware Design Example High Level Block for E-tile PAM4 Mode Variations Blockdiagramme der Simulationstestbench.

Abbildung 8. Verfahren

Gehen Sie folgendermaßen vor, um die Testbench zu simulieren:

1. Wechseln Sie an der Eingabeaufforderung in das Simulationsverzeichnis der Testbench. Das Verzeichnis istample_installation_dir>/example_design/Testbench für Intel Agilex-Geräte.
2. Führen Sie das Simulationsskript für den unterstützten Simulator Ihrer Wahl aus. Das Skript kompiliert und führt die Testbench im Simulator aus. Ihr Skript sollte überprüfen, ob die SOP- und EOP-Zähler nach Abschluss der Simulation übereinstimmen. Siehe Tabelle Schritte zum Ausführen der Simulation.
   Tabelle 4. Schritte zum Ausführen der Simulation

   Simulator	Anweisungen
   ModelSim SE oder QuestaSim	Geben Sie in der Befehlszeile -do vlog_pro.do ein. Wenn Sie die Simulation lieber ohne Aufruf der ModelSim-Benutzeroberfläche durchführen möchten, geben Sie vsim -c -do vlog_pro.do ein.
   VCS	Geben Sie in der Befehlszeile sh vcstest.sh ein
   Xcelium	Geben Sie in der Befehlszeile sh xcelium.sh ein

3. Analysieren Sie die Ergebnisse. Eine erfolgreiche Simulation sendet und empfängt Pakete und zeigt „Test BESTANDEN“ an.

Die Testbench für das Design example erledigt die folgenden Aufgaben:

• Instanziiert die Interlaken (2. Generation) Intel FPGA IP.
• Druckt den PHY-Status.
• Überprüft Metaframe-Synchronisation (SYNC_LOCK) und Wort-(Block-)Grenzen (WORD_LOCK).
• Wartet darauf, dass einzelne Fahrspuren gesperrt und ausgerichtet werden.
• Beginnt mit der Übertragung von Paketen.
• Prüft Paketstatistiken:
  — CRC24-Fehler
  – SOPs
  – EOPs

Die folgendenample-Ausgabe zeigt einen erfolgreichen Simulationstestlauf im Interlaken-Modus:
*****************************************
INFO: Warten auf die Ausrichtung der Fahrspuren.
Alle Empfangsspuren sind ausgerichtet und bereit, Verkehr aufzunehmen.
************************************************** *
************************************************** *
INFO: Beginnen Sie mit der Paketübertragung
************************************************** *
************************************************** *
INFO: Paketübertragung beenden
************************************************** *
************************************************** *
INFO: Paketstatistiken werden geprüft
************************************************** *
Gemeldete CRC 24-Fehler: 0
Übermittelte SOPs: 100
Übermittelte EOPs: 100
Erhaltene SOPs: 100
Erhaltene EOPs: 100
Anzahl der ECC-Fehler: 0
************************************************** *
INFO: Test BESTANDEN
************************************************** *
Notiz: Das Interlaken-Design example simulation testbench sendet 100 Pakete und empfängt 100 Pakete.
Die folgendenampDie folgende Ausgabe zeigt einen erfolgreichen Simulationstestlauf im Look-aside-Modus von Interlaken:
Überprüfen Sie, ob TX- und RX-Zähler gleich sind oder nicht.
———————————————————-
READ_MM: Adresse 4000014 = 00000001.
———————————————————-
Gleichheitsbit des Zählers deaktivieren.
———————————————————-
WRITE_MM: Adresse 4000001 erhält 00000001.
WRITE_MM: Adresse 4000001 erhält 00000000.
———————————————————-
RX_SOP-ZÄHLER.
———————————————————-
READ_MM: Adresse 400000c = 0000006a.
———————————————————-
RX_EOP-ZÄHLER.
READ_MM: Adresse 400000d = 0000006a.
———————————————————-
READ_MM: Adresse 4000010 = 00000000.
———————————————————-
Abschlussbericht anzeigen.
———————————————————-
0 Erkannter Fehler
0 CRC24-Fehler gemeldet
106 SOPs übermittelt
106 EOPs übermittelt
106 SOPs erhalten
106 EOPs erhalten
———————————————————-
Simulation beenden
———————————————————-
TEST BESTANDEN
———————————————————-
Notiz: Die Anzahl der Pakete (SOPs und EOPs) variiert pro Lane im Interlaken Lookaside Design example Simulation sample Ausgabe.
Zugehörige Informationen
Hardware-Design Bspample Komponenten auf Seite 6
1.6. Kompilieren und Konfigurieren des Designs BspampDatei in Hardware

Abbildung 9. Verfahren

Zum Kompilieren und Ausführen eines Demonstrationstests auf der Hardware example design, folgen Sie diesen Schritten:

1. Stellen Sie sicher, dass die Hardware exampDie Design-Generierung ist abgeschlossen.
2. Öffnen Sie in der Intel Quartus Prime Pro Edition-Software das Intel Quartus Prime-Projektample_installation_dir>/example_design/quartus/example_design.qpf>.
3. Klicken Sie im Menü Verarbeitung auf Kompilierung starten.
4. Nach erfolgreicher Kompilierung wird eine .sof file ist in Ihrem angegebenen Verzeichnis verfügbar.
   Befolgen Sie diese Schritte, um die Hardware zu programmieren, zampDateidesign auf dem Intel Agilex-Gerät:
5. Verbinden Sie das Intel Agilex F-Series Transceiver-SoC Development Kit mit dem Hostcomputer.
   b. Starten Sie die Clock Control-Anwendung, die Teil des Entwicklungskits ist, und legen Sie neue Frequenzen für das Design ex festample. Unten ist die Frequenzeinstellung in der Clock Control-Anwendung:
   • Si5338 (U37), CLK1-100 MHz
   • Si5338 (U36), CLK2-153.6 MHz
   • Si549 (Y2), OUT - Stellen Sie diesen Wert gemäß Ihren Designanforderungen auf pll_ref_clk (1) ein.
   c. Klicken Sie im Menü Extras auf Programmierer.
   d. Klicken Sie im Programmer auf Hardware Setup.
   e. Wählen Sie ein Programmiergerät aus.
   f. Wählen Sie das Intel Agilex F-Series Transceiver-SoC Development Kit aus und fügen Sie es hinzu, mit dem Ihre Intel Quartus Prime-Sitzung eine Verbindung herstellen kann.
   g. Stellen Sie sicher, dass Modus auf J eingestellt istTAG.
   h. Wählen Sie das Intel Agilex-Gerät aus und klicken Sie auf Gerät hinzufügen. Der Programmierer zeigt ein Blockdiagramm der Verbindungen zwischen den Geräten auf Ihrer Platine an.
   ich. Aktivieren Sie in der Zeile mit Ihrer .sof-Datei das Kontrollkästchen für die .sof-Datei.
   j. Aktivieren Sie das Kontrollkästchen in der Spalte Programm/Konfigurieren.
   k. Klicken Sie auf Starten.

Zugehörige Informationen

• Programmieren von Intel FPGA-Geräten auf Seite 0
• Analysieren und Debuggen von Designs mit der Systemkonsole
• Benutzerhandbuch für das Intel Agilex F-Series Transceiver-SoC Development Kit

1.7. Testen des Hardwaredesigns Bspample
Nachdem Sie das Interlaken (2. Generation) Intel FPGA IP-Core-Design kompiliert haben, zample speichern und Ihr Gerät konfigurieren, können Sie die Systemkonsole verwenden, um den IP-Core und seine eingebetteten nativen PHY-IP-Core-Register zu programmieren.
Befolgen Sie diese Schritte, um die Systemkonsole aufzurufen und das Hardwaredesign zu testen, zampauf:

1. Klicken Sie in der Intel Quartus Prime Pro Edition-Software im Menü Tools auf System Debugging Tools ➤ System Console.
2. Wechseln Sie in dieample_installation_dir>zBample_design/hwtest-Verzeichnis.
3. Um eine Verbindung zum JTAG master, geben Sie den folgenden Befehl ein: source sysconsole_testbench.tcl
4. Sie können den internen seriellen Loopback-Modus mit dem folgenden Design aktivieren, zample-Befehle:
   a. stat: Druckt allgemeine Statusinformationen.
   b. sys_reset: Setzt das System zurück.
   c. loop_on: Schaltet den internen seriellen Loopback ein.
   D. run_example_design: Führt das Design ex ausample.
   Hinweis: Sie müssen den Befehl loop_on vor run_ex ausführenample_design-Befehl.
   Der run_example_design führt die folgenden Befehle nacheinander aus:
   sys_reset->stat->gen_on->stat->gen_off.
   Hinweis: Wenn Sie die Option Enable adaptation load soft IP auswählen, wird der run_exampDer Befehl le_design führt die anfängliche Anpassungskalibrierung auf der RX-Seite durch Ausführen des Befehls run_load_PMA_configuration durch.
5. Sie können den internen seriellen Loopback-Modus mit dem folgenden Design ausschalten, zample befehl:
   a. loop_off: Schaltet den internen seriellen Loopback aus.
6. Sie können den IP-Core mit dem folgenden zusätzlichen Design programmieren, zample-Befehle:
   a. gen_on: Aktiviert den Paketgenerator.
   b. gen_off: Deaktiviert den Paketgenerator.
   c. run_test_loop: Führt den Test für aus Zeiten für E-tile NRZ und PAM4 Variationen.
   d. clear_err: Löscht alle Sticky-Error-Bits.
   e. set_test_mode : Richtet den Test so ein, dass er in einem bestimmten Modus ausgeführt wird.
   f. get_test_mode: Druckt den aktuellen Testmodus.
   g. set_burst_size : Legt die Burst-Größe in Bytes fest.
   h. get_burst_size: Druckt Burst-Größeninformationen.

Der erfolgreiche Test gibt die Meldung HW_TEST:PASS aus. Nachfolgend finden Sie die Bestehenskriterien für einen Testlauf:

• Keine Fehler für CRC32, CRC24 und Checker.
• Übertragene SOPs und EOPs sollten mit empfangenen übereinstimmen.

Die folgendenample-Ausgabe zeigt einen erfolgreichen Testlauf im Interlaken-Modus:
INFO: INFO: Keine Paketgenerierung mehr
==== STATUSBERICHT ====
TX-KHz: 402813
Empfangs-KHz: 402813
Frequenzsperren: 0x0000ff
TX PLL-Sperre: 0x000001
Ausrichtung: 0x00c10f
Rx-LOA: 0x000000
Tx-LOA: 0x000000
Wortsperre: 0x0000ff
Synchronisierungssperre: 0x0000ff
CRC32-Fehler: 0
CRC24-Fehler: 0
Checker-Fehler: 0
FIFO-Fehlerflags: 0x000000
Übermittelte SOPs: 1087913770
Übermittelte EOPs: 1087913770
Erhaltene SOPs: 1087913770
Erhaltene EOPs: 1087913770
ECC korrigiert: 0
ECC-Fehler: 0
Verstrichene 161 Sekunden seit dem Einschalten
HW_TEST: BESTANDEN
Der erfolgreiche Test gibt die Meldung HW_TEST : PASS aus. Nachfolgend finden Sie die Bestehenskriterien für einen Testlauf:

• Keine Fehler für CRC32, CRC24 und Checker.
• Übertragene SOPs und EOPs sollten mit empfangenen übereinstimmen.

Die folgendenampDie Ausgabe von le zeigt einen erfolgreichen Testlauf im Lookaside-Modus von Interlaken:
INFO: INFO: Keine Paketgenerierung mehr
==== STATUSBERICHT ====
TX-KHz: 402813
Empfangs-KHz: 402812
Frequenzsperren: 0x000fff
TX PLL-Sperre: 0x000001
Ausrichtung: 0x00c10f
Rx-LOA: 0x000000
Tx-LOA: 0x000000
Wortsperre: 0x000fff
Synchronisierungssperre: 0x000fff
CRC32-Fehler: 0
CRC24-Fehler: 0
Checker-Fehler: 0
Übermittelte SOPs: 461
Übermittelte EOPs: 461
Erhaltene SOPs: 461
Erhaltene EOPs: 461
Verstrichene 171 Sekunden seit dem Einschalten
HW_TEST: BESTANDEN

Design Bspample Beschreibung

Das Design zample demonstriert die Funktionalitäten des Interlaken IP-Cores.
Zugehörige Informationen
Interlaken (2. Generation) FPGA IP-Benutzerhandbuch
2.1. Design Bspampdas Verhalten
Um das Design in der Hardware zu testen, geben Sie die folgenden Befehle in der Systemkonsole ein:

1. Quelle das Setup file:
   % Quelleample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Führen Sie den Test aus:
   % run_example_design
3. Das Hardware-Design von Interlaken (2. Generation) zample führt die folgenden Schritte aus:
   a. Setzt die IP von Interlaken (2. Generation) zurück.
   b. Konfiguriert die IP von Interlaken (2. Generation) im internen Loopback-Modus.
   c. Sendet einen Strom von Interlaken-Paketen mit vordefinierten Daten in der Nutzlast an die TX-Benutzerdaten-Übertragungsschnittstelle des IP-Kerns.
   d. Überprüft die empfangenen Pakete und meldet den Status. Der im Hardwaredesign enthaltene Paketprüfer zample bietet die folgenden grundlegenden Paketprüffunktionen:
   • Überprüft, ob die übertragene Paketsequenz korrekt ist.
   • Überprüft, ob die empfangenen Daten mit den erwarteten Werten übereinstimmen, indem sichergestellt wird, dass sowohl die Start-of-Packet- (SOP) als auch die End-of-Packet-Zähler (EOP) übereinstimmen, während Daten gesendet und empfangen werden.

2.2. Schnittstellensignale
Tabelle 5. Design Bspample Schnittstellensignale

Anschlussname	Richtung	Breite (Bits)	Beschreibung
mgmt_clk	Eingang	1	Systemuhreingang. Die Taktfrequenz muss 100 MHz betragen.
pll_ref_clk /pll_ref_clk[1:0] (2)	Eingang	2. Januar	Transceiver-Referenzuhr. Treibt die RX CDR PLL an.

Anschlussname	Richtung	Breite (Bits)	Beschreibung
			pll_ref_clk[1] ist nur verfügbar, wenn Sie es aktivieren Unbenutzt aufbewahren Notiz: Transceiver-Kanäle für PAM4 Parameter im E-Kachel-PAM4-Modus IP-Variationen.
rx_pin	Eingang	Anzahl der Fahrspuren	SERDES-Daten-Pin des Empfängers.
tx_pin	Ausgabe	Anzahl der Fahrspuren	SERDES-Daten-Pin übertragen.
rx_pin_n	Eingang	Anzahl der Fahrspuren	SERDES-Daten-Pin des Empfängers. Dieses Signal ist nur in E-Tile-PAM4-Modus-Gerätevariationen verfügbar.
tx_pin_n	Ausgabe	Anzahl der Fahrspuren	SERDES-Daten-Pin übertragen. Dieses Signal ist nur in E-Tile-PAM4-Modus-Gerätevariationen verfügbar.
mac_clk_pll_ref	Eingang	1	Dieses Signal muss von einer PLL angesteuert werden und dieselbe Taktquelle verwenden, die pll_ref_clk ansteuert. Dieses Signal ist nur in E-Tile-PAM4-Modus-Gerätevariationen verfügbar.
usr_pb_reset_n	Eingang	1	Systemzurücksetzung.

Zugehörige Informationen
Schnittstellensignale
2.3. Karte registrieren
Notiz:

• Design BspampDie Registeradresse beginnt mit 0x20**, während die Interlaken-IP-Core-Registeradresse mit 0x10** beginnt.
• Zugriffscode: RO – Nur Lesen und RW – Lesen/Schreiben.
• Die Systemkonsole liest das Design example registriert und meldet den Teststatus auf dem Bildschirm.

Tabelle 6. Design Bspample Registerkarte für Interlaken Design Example

Versatz	Name	Zugang	Beschreibung
8'h00	Reserviert
8'h01	Reserviert
8'h02	Zurücksetzen der System-PLL	RO	Die folgenden Bits zeigen die System-PLL-Reset-Anforderung und den Aktivierungswert an: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX-Spur ausgerichtet	RO	Zeigt die Ausrichtung der RX-Spur an.
8'h04	WORT gesperrt	RO	[NUM_LANES–1:0] – Erkennung von Wort-(Block-)Grenzen.

(2) Wenn Sie den Parameter „Ungenutzte Transceiver-Kanäle für PAM4 erhalten“ aktivieren, wird ein zusätzlicher Referenztakt-Port hinzugefügt, um den ungenutzten PAM4-Slave-Kanal beizubehalten.

Versatz	Name	Zugang	Beschreibung
8'h05	Synchronisierung gesperrt	RO	[NUM_LANES–1:0] – Metaframe-Synchronisation.
8'h06 – 8'h09	CRC32-Fehlerzähler	RO	Zeigt den CRC32-Fehlerzähler an.
8'h0A	CRC24-Fehlerzähler	RO	Zeigt den CRC24-Fehlerzähler an.
8'h0B	Überlauf-/Unterlaufsignal	RO	Folgende Bits zeigen an: • Bit [3] – TX-Unterlaufsignal • Bit [2] – TX-Überlaufsignal • Bit [1] – RX-Überlaufsignal
8'h0C	SOP-Zählung	RO	Gibt die Nummer der SOP an.
8'h0D	EOP-Zählung	RO	Gibt die Anzahl der EOP an
8'h0E	Fehleranzahl	RO	Gibt die Anzahl der folgenden Fehler an: • Verlust der Fahrspurausrichtung • Unzulässiges Steuerwort • Unzulässiges Framing-Muster • Fehlender SOP- oder EOP-Indikator
8'h0F	send_data_mm_clk	RW	Schreiben Sie 1 in Bit [0], um das Generatorsignal zu aktivieren.
8'h10	Checker-Fehler		Zeigt den Checker-Fehler an. (SOP-Datenfehler, Kanalnummernfehler und PLD-Datenfehler)
8'h11	System-PLL-Verriegelung	RO	Bit [0] zeigt eine PLL-Verriegelungsanzeige an.
8'h14	TX-SOP-Zähler	RO	Zeigt die Anzahl der vom Paketgenerator generierten SOP an.
8'h15	TX EOP-Zähler	RO	Zeigt die Anzahl der vom Paketgenerator generierten EOP an.
8'h16	Kontinuierliches Paket	RW	Schreiben Sie 1 in Bit [0], um das kontinuierliche Paket zu aktivieren.
8'h39	ECC-Fehlerzähler	RO	Zeigt die Anzahl der ECC-Fehler an.
8'h40	ECC korrigierte Fehleranzahl	RO	Zeigt die Anzahl der korrigierten ECC-Fehler an.

Tabelle 7. Design Bspample Registrieren Karte für Interlaken Look-aside Design Example
Verwenden Sie diese Registerkarte, wenn Sie das Design ex generierenampDatei mit aktiviertem Parameter „Interlaken-Look-Aside-Modus aktivieren“.

Versatz	Name	Zugang	Beschreibung
8'h00	Reserviert
8'h01	Zähler zurückgesetzt	RO	Schreiben Sie 1 in Bit [0], um das gleiche Bit des TX- und RX-Zählers zu löschen.
8'h02	Zurücksetzen der System-PLL	RO	Die folgenden Bits zeigen die System-PLL-Reset-Anforderung und den Aktivierungswert an: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX-Spur ausgerichtet	RO	Zeigt die Ausrichtung der RX-Spur an.
8'h04	WORT gesperrt	RO	[NUM_LANES–1:0] – Erkennung von Wort-(Block-)Grenzen.
8'h05	Synchronisierung gesperrt	RO	[NUM_LANES–1:0] – Metaframe-Synchronisation.
8'h06 – 8'h09	CRC32-Fehlerzähler	RO	Zeigt den CRC32-Fehlerzähler an.
8'h0A	CRC24-Fehlerzähler	RO	Zeigt den CRC24-Fehlerzähler an.

Versatz	Name	Zugang	Beschreibung
8'h0B	Reserviert
8'h0C	SOP-Zählung	RO	Gibt die Nummer der SOP an.
8'h0D	EOP-Zählung	RO	Gibt die Anzahl der EOP an
8'h0E	Fehleranzahl	RO	Gibt die Anzahl der folgenden Fehler an: • Verlust der Fahrspurausrichtung • Unzulässiges Steuerwort • Unzulässiges Framing-Muster • Fehlender SOP- oder EOP-Indikator
8'h0F	send_data_mm_clk	RW	Schreiben Sie 1 in Bit [0], um das Generatorsignal zu aktivieren.
8'h10	Checker-Fehler	RO	Zeigt den Checker-Fehler an. (SOP-Datenfehler, Kanalnummernfehler und PLD-Datenfehler)
8'h11	System-PLL-Verriegelung	RO	Bit [0] zeigt eine PLL-Verriegelungsanzeige an.
8'h13	Latenzzahl	RO	Zeigt die Anzahl der Latenzzeiten an.
8'h14	TX-SOP-Zähler	RO	Zeigt die Anzahl der vom Paketgenerator generierten SOP an.
8'h15	TX EOP-Zähler	RO	Zeigt die Anzahl der vom Paketgenerator generierten EOP an.
8'h16	Kontinuierliches Paket	RO	Schreiben Sie 1 in Bit [0], um das kontinuierliche Paket zu aktivieren.
8'h17	TX- und RX-Zähler gleich	RW	Zeigt an, dass TX- und RX-Zähler gleich sind.
8'h23	Latenz aktivieren	WO	Schreiben Sie 1 in Bit [0], um die Latenzmessung zu aktivieren.
8'h24	Latenz bereit	RO	Zeigt an, dass die Latenzmessung bereit ist.

Interlaken (2. Generation) Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs

Die neuesten und vorherigen Versionen dieses Benutzerhandbuchs finden Sie im Interlaken (2. Generation) Intel Agilex FPGA IP Design Example Benutzerhandbuch HTML-Version. Wählen Sie die Version aus und klicken Sie auf Herunterladen. Wenn eine IP- oder Softwareversion nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP- oder Softwareversion.
Die IP-Versionen sind die gleichen wie die Softwareversionen der Intel Quartus Prime Design Suite bis v19.1. Ab Intel Quartus Prime Design Suite-Softwareversion 19.2 oder höher haben IP-Kerne ein neues IP-Versionierungsschema.

Dokumentrevisionsverlauf für Interlaken (2. Generation) Intel Agilex FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2022.08.03	21.3	20.0.1	Das Geräte-OPN für das Transceiver-SoC-Entwicklungskit der Intel Agilex F-Serie wurde korrigiert.
2021.10.04	21.3	20.0.1	• Unterstützung für den QuestaSim-Simulator hinzugefügt. • Unterstützung für den NCSim-Simulator entfernt.
2021.02.24	20.4	20.0.1	• Informationen zum Erhalten des ungenutzten Transceiver-Kanals für PAM4 hinzugefügt im Abschnitt: Hardware Design Example-Komponenten. • Die Signalbeschreibung pll_ref_clk[1] wurde im Abschnitt „Schnittstellensignale“ hinzugefügt.
2020.12.14	20.4	20.0.0	• Aktualisierte sampHardware-Testausgabe für Interlaken-Modus und Interlaken Look-aside-Modus im Abschnitt Testen des Hardware-Designs Beispielample. • Aktualisierte Registerkarte für Interlaken Look-aside Design exampDatei im Abschnitt „Karte registrieren“. • Im Abschnitt Testen des Hardware-Designs wurde ein Kriterium für einen erfolgreichen Hardware-Testlauf hinzugefügt.ample.
2020.10.16	20.2	19.3.0	Korrigierter Befehl zum Ausführen der anfänglichen Anpassungskalibrierung auf der RX-Seite beim Testen des Hardwaredesigns Example Abschnitt.
2020.06.22	20.2	19.3.0	• Das Design example ist für den Lookaside-Modus von Interlaken verfügbar. • Hardware-Tests des Designs zBample ist für Intel Agilex-Gerätevariationen verfügbar. • Abbildung hinzugefügt: Übersichtliches Blockdiagramm für Interlaken (2. Generation) Design Example. • Folgende Abschnitte wurden aktualisiert: – Hardware- und Softwareanforderungen - Verzeichnisaufbau • Die folgenden Zahlen wurden geändert, um das mit Interlaken Look-aside verbundene Update einzuschließen: – Abbildung: Interlaken (2. Generation) Hardware Design Example Hoch Ebenenblockdiagramm für E-Tile-NRZ-Modusvariationen – Abbildung: Interlaken (2. Generation) Hardware Design Example High-Level-Blockdiagramm für E-Kachel-PAM4-Modus-Variationen • Aktualisierte Abbildung: IP-Parameter-Editor. • Informationen zu den Frequenzeinstellungen in der Taktsteuerungsanwendung im Abschnitt Kompilieren und Konfigurieren des Design-Ex hinzugefügtampDatei in Hardware.

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
			• Testlauf-Ausgaben für den Interlaken Look-Aside in den folgenden Abschnitten hinzugefügt: – Simulation des Designs Beispielampdie Testbench – Testen des Hardware-Designs Bsp.ample • Folgende neue Signale wurden im Abschnitt „Schnittstellensignale“ hinzugefügt: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Registerkarte für Interlaken Look-aside Design hinzugefügt, z. B.ampDatei im Abschnitt: Karte registrieren.
2019.09.30	19.3	19.2.1	clk100 entfernt. Der mgmt_clk dient im Folgenden als Referenztakt für die IO-PLL: • Abbildung: Interlaken (2. Generation) Hardware-Design-Beispielample Hochrangiges Blockdiagramm für E-tile NRZ-Modusvariationen. • Abbildung: Interlaken (2. Generation) Hardware-Design-Beispielample High-Level-Blockdiagramm für E-tile PAM4-Modusvariationen.
2019.07.01	19.2	19.2	Erstveröffentlichung.

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*Andere Namen und Marken können Eigentum Dritter sein.
ISO
9001:2015
Eingetragen
Interlaken (2. Generation) Intel® Agilex™ FPGA IP Design Example Benutzerhandbuch

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Artikel-Nr.: 683800
UG-20239
Version: 2022.08.03

Dokumente / Ressourcen

Intel Interlaken (2. Generation) Agilex FPGA IP Design Example [pdf] Benutzerhandbuch Interlaken 2. Generation Agilex FPGA IP Design Example, Interlaken, 2. Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Bspample, IP-Design-Example

Verweise

• Bedienungsanleitung