Interlaken (Generasi Kedua) Intel ®
Agilex™ FPGA IP Reka Bentuk Example
Panduan Pengguna

Panduan Mula Pantas

Teras IP FPGA Interlaken (Generasi Kedua) menyediakan meja ujian simulasi dan reka bentuk perkakasan example yang menyokong kompilasi dan ujian perkakasan. Apabila anda menjana reka bentuk exampOleh itu, editor parameter secara automatik mencipta files perlu untuk mensimulasikan, menyusun dan menguji reka bentuk dalam perkakasan. Reka bentuk example juga tersedia untuk ciri Interlaken Look-aside.
Meja ujian dan reka bentuk example menyokong mod NRZ dan PAM4 untuk peranti E-jubin. Teras IP FPGA Interlaken (Generasi Kedua) menjana reka bentuk examples untuk semua gabungan bilangan lorong dan kadar data yang disokong.

Rajah 1. Langkah Pembangunan untuk Reka Bentuk Cthample

Reka bentuk teras IP Interlaken (Generasi Kedua) example menyokong ciri berikut:

• Mod gelung balik bersiri TX ke RX dalaman
• Menjana paket saiz tetap secara automatik
• Keupayaan semakan paket asas
• Keupayaan untuk menggunakan Konsol Sistem untuk menetapkan semula reka bentuk untuk tujuan ujian semula
• Penyesuaian PMA

Rajah 2. Rajah Blok Aras Tinggi untuk Reka Bentuk Interlaken (Generasi Kedua) Cthample

Maklumat Berkaitan

• Panduan Pengguna IP FPGA Interlaken (Generasi Kedua).
• Nota Keluaran IP Intel FPGA Interlaken (Generasi Kedua).

1.1. Keperluan Perkakasan dan Perisian
Untuk menguji bekasampreka bentuk, gunakan perkakasan dan perisian berikut:

• Perisian Intel® Prime Pro Edition versi 21.3
• Konsol Sistem
• Simulator yang disokong:
  — Siemens* EDA ModelSim* SE atau QuestaSim*
  — Synopsys* VCS*
  — Irama* Xcelium*
• Kit Pembangunan Intel Agilex® Quartus™ F-Series Transceiver-SoC (AGFB014R24A2E2V)

Maklumat Berkaitan
Panduan Pengguna Kit Pembangunan Transceiver-SoC Intel Agilex F-Series Transceiver-SoC
1.2. Struktur Direktori
Reka bentuk teras IP Interlaken (Generasi Kedua) example file direktori mengandungi yang dijana berikut files untuk reka bentuk example.
Rajah 3. Struktur Direktori Interlaken Terhasil (Generasi Kedua) Cthample Reka bentuk

Konfigurasi perkakasan, simulasi dan ujian files terletak diample_installation_dir>/uflex_ilk_0_example_design.
Jadual 1. Reka Bentuk Perkakasan Teras IP Interlaken (Generasi Kedua) Cthample File Penerangan
Ini files berada dalamample_installation_dir>/uflex_ilk_0_example_design/ exampdirektori le_design/quartus.

File Nama	Penerangan
example_design.qpf	Projek Intel Quartus Prime file.
example_design.qsf	Tetapan projek Intel Quartus Prime file
example_design.sdc jtag_template_masa.sdc	Kekangan Reka Bentuk Synopsys file. Anda boleh menyalin dan mengubah suai untuk reka bentuk anda sendiri.
sysconsole_testbench.tcl	Utama file untuk mengakses Konsol Sistem

Jadual 2. Interlaken (Generasi ke-2) Meja Ujian Teras IP File Penerangan
ini file berada dalamample_installation_dir>/uflex_ilk_0_example_design/ exampdirektori le_design/rtl.

File Nama	Penerangan
top_tb.sv	Meja ujian peringkat atas file.

Jadual 3. nterlaken (Generasi ke-2) Skrip Bangku Ujian Teras IP
Ini files berada dalamample_installation_dir>/uflex_ilk_0_example_design/ exampdirektori le_design/testbench.

File Nama	Penerangan
vcstest.sh	Skrip VCS untuk menjalankan testbench.
vlog_pro.do	Skrip ModelSim SE atau QuestaSim untuk menjalankan testbench.
xcelium.sh	Skrip Xcelium untuk menjalankan testbench.

1.3. Reka Bentuk Perkakasan Cthample Komponen
bekas ituampreka bentuk menghubungkan sistem dan jam rujukan PLL dan komponen reka bentuk yang diperlukan. bekas ituampreka bentuk mengkonfigurasi teras IP dalam mod gelung balik dalaman dan menjana paket pada antara muka pemindahan data pengguna teras IP TX. Teras IP menghantar paket ini pada laluan gelung balik dalaman melalui transceiver.
Selepas penerima teras IP menerima paket pada laluan loopback, ia memproses paket Interlaken dan menghantarnya pada antara muka pemindahan data pengguna RX. bekas ituampreka bentuk menyemak bahawa paket yang diterima dan dihantar sepadan.
Perkakasan exampreka bentuk termasuk PLL luaran. Anda boleh meneliti teks yang jelas files kepada view sampkod yang melaksanakan satu kaedah yang mungkin untuk menyambungkan PLL luaran ke IP FPGA Interlaken (Generasi Kedua).
Reka bentuk perkakasan Interlaken (Generasi Kedua) example termasuk komponen berikut:

1. Interlaken (Generasi Kedua) FPGA IP
2. Penjana Paket dan Penyemak Paket
3. JTAG pengawal yang berkomunikasi dengan Konsol Sistem. Anda berkomunikasi dengan logik pelanggan melalui Konsol Sistem.

Rajah 4. Reka Bentuk Perkakasan Interlaken (Generasi Kedua) CthampRajah Blok Aras Tinggi untuk Variasi Mod NRZ E-jubin

Reka bentuk perkakasan Interlaken (Generasi Kedua) exampyang menyasarkan variasi mod E-jubin PAM4 memerlukan mac_clkin jam tambahan yang IO PLL jana. PLL ini mesti menggunakan jam rujukan yang sama yang memacu pll_ref_clk.

Rajah 5. Reka Bentuk Perkakasan Interlaken (Generasi Kedua) Cthample Tahap Tinggi
Gambarajah Blok untuk Variasi Mod PAM4 E-jubin

Untuk variasi mod E-jubin PAM4, apabila anda mendayakan Kekalkan saluran transceiver yang tidak digunakan untuk parameter PAM4, port jam rujukan tambahan ditambah (pll_ref_clk [1]). Port ini mesti didorong pada frekuensi yang sama seperti yang ditakrifkan dalam editor parameter IP (Frekuensi jam rujukan untuk saluran yang dipelihara). Kekalkan saluran transceiver yang tidak digunakan untuk PAM4 adalah pilihan. Pin dan kekangan berkaitan yang diberikan kepada jam ini kelihatan dalam QSF apabila anda memilih kit pembangunan Intel Stratix® 10 atau Intel Agilex untuk penjanaan reka bentuk.
Untuk reka bentuk exampDalam simulasi, meja ujian sentiasa mentakrifkan kekerapan yang sama untuk pll_ref_clk[0] dan pll_ref_clk[1].
Maklumat Berkaitan
Panduan Pengguna Kit Pembangunan Transceiver-SoC Intel Agilex F-Series Transceiver-SoC
1.4. Menjana Reka Bentuk

Rajah 6. Prosedur

Ikuti langkah ini untuk menjana perkakasan exampreka bentuk dan meja ujian:

1. Dalam perisian Intel Quartus Prime Pro Edition, klik File ➤ Wizard Projek Baharu untuk mencipta projek Intel Quartus Prime baharu, atau klik File ➤ Open Project untuk membuka projek Intel Quartus Prime sedia ada. Wizard menggesa anda untuk menentukan peranti.
2. Tentukan keluarga peranti Agilex dan pilih peranti untuk reka bentuk anda.
3. Dalam Katalog IP, cari dan klik dua kali Interlaken (Generasi Kedua) Intel FPGA IP. Tetingkap Varian IP Baharu muncul.
4. Tentukan nama peringkat teratas untuk variasi IP tersuai anda. Editor parameter menyimpan tetapan variasi IP dalam a file bernama .ip.
5. Klik OK. Editor parameter muncul.
   Rajah 7. CthampTab Reka Bentuk dalam Interlaken (Generasi Kedua) Intel FPGA IP Editor Parameter
6. Pada tab IP, nyatakan parameter untuk variasi teras IP anda.
7. Pada tab Penyesuaian PMA, nyatakan parameter penyesuaian PMA jika anda bercadang untuk menggunakan penyesuaian PMA untuk variasi peranti E-jubin anda.
   Langkah ini adalah pilihan:
   • Pilih Dayakan pilihan IP lembut beban penyesuaian.
   Nota: Anda mesti mendayakan pilihan Native PHY Debug Master Endpoint (NPDME) pada tab IP apabila penyesuaian PMA didayakan.
   • Pilih pratetap penyesuaian PMA untuk parameter Pilih penyesuaian PMA.
   • Klik Pramuat Penyesuaian PMA untuk memuatkan parameter penyesuaian awal dan berterusan.
   • Tentukan bilangan konfigurasi PMA untuk disokong apabila berbilang konfigurasi PMA didayakan menggunakan parameter konfigurasi Bilangan PMA.
   • Pilih konfigurasi PMA yang hendak dimuatkan atau disimpan menggunakan Pilih konfigurasi PMA untuk dimuatkan atau disimpan.
   • Klik Muatkan penyesuaian daripada konfigurasi PMA yang dipilih untuk memuatkan tetapan konfigurasi PMA yang dipilih.
   Untuk maklumat lanjut tentang parameter penyesuaian PMA, rujuk Panduan Pengguna E-tile Transceiver PHY.
8. Pada Examptab Reka Bentuk, pilih pilihan Simulasi untuk menjana meja ujian, dan pilih pilihan Sintesis untuk menjana perkakasan exampreka bentuk.
   Nota: Anda mesti memilih sekurang-kurangnya satu daripada pilihan Simulasi atau Sintesis menjana Example Reka bentuk Files.
9. Untuk Format HDL Dijana, hanya Verilog tersedia.
10. Untuk Kit Pembangunan Sasaran pilih pilihan yang sesuai.
    Nota: Pilihan Kit Pembangunan SoC Transceiver Intel Agilex F-Series hanya tersedia apabila projek anda menentukan nama peranti Intel Agilex bermula dengan AGFA012 atau AGFA014. Apabila anda memilih pilihan Development Kit, penetapan pin ditetapkan mengikut nombor bahagian peranti Intel Agilex Development Kit AGFB014R24A2E2V dan mungkin berbeza daripada peranti pilihan anda. Jika anda berhasrat untuk menguji reka bentuk pada perkakasan pada PCB yang berbeza, pilih Tiada pilihan kit pembangunan dan buat penetapan pin yang sesuai dalam .qsf file.
11. Klik Jana Example Reka bentuk. Pilihan Examptetingkap Direktori Reka Bentuk muncul.
12. Jika anda ingin mengubah suai reka bentuk examplaluan atau nama direktori daripada lalai yang dipaparkan (uflex_ilk_0_example_design), semak imbas ke laluan baharu dan taip ex reka bentuk baharuample nama direktori.
13. Klik OK.

Maklumat Berkaitan

• Panduan Pengguna Kit Pembangunan Transceiver-SoC Intel Agilex F-Series Transceiver-SoC
• Panduan Pengguna E-tile Transceiver PHY

1.5. Mensimulasikan Reka Bentuk Cthample Testbench
Rujuk Reka Bentuk Perkakasan Interlaken (Generasi Kedua) Cthample Blok Aras Tinggi untuk Variasi Mod NRZ E-jubin dan Reka Bentuk Perkakasan Interlaken (Generasi Kedua) CthampBlok Aras Tinggi untuk E-jubin Mod PAM4 Variasi gambar rajah blok meja ujian simulasi.

Rajah 8. Prosedur

Ikuti langkah ini untuk mensimulasikan testbench:

1. Pada gesaan arahan, tukar kepada direktori simulasi testbench. Direktori adalahample_installation_dir>/example_design/ testbench untuk peranti Intel Agilex.
2. Jalankan skrip simulasi untuk simulator yang disokong pilihan anda. Skrip menyusun dan menjalankan testbench dalam simulator. Skrip anda hendaklah menyemak sama ada kiraan SOP dan EOP sepadan selepas simulasi selesai. Rujuk jadual Langkah-langkah Menjalankan Simulasi.
   Jadual 4. Langkah Menjalankan Simulasi

   Simulator	Arahan
   ModelSim SE atau QuestaSim	Dalam baris arahan, taip -do vlog_pro.do. Jika anda lebih suka mensimulasikan tanpa memaparkan GUI ModelSim, taip vsim -c -do vlog_pro.do
   VCS	Dalam baris arahan, taip sh vcstest.sh
   Xcelium	Dalam baris arahan, taip sh xcelium.sh

3. Menganalisis keputusan. Simulasi yang berjaya menghantar dan menerima paket, dan memaparkan "Ujian LULUS".

Meja ujian untuk reka bentuk example menyelesaikan tugasan berikut:

• Menghidupkan Interlaken (Generasi Kedua) Intel FPGA IP.
• Mencetak status PHY.
• Menyemak penyegerakan metaframe (SYNC_LOCK) dan sempadan perkataan (blok) (WORD_LOCK).
• Menunggu lorong individu dikunci dan dijajarkan.
• Mula menghantar paket.
• Menyemak statistik paket:
  — Ralat CRC24
  - SOP
  - EOP

S berikutampoutput menggambarkan ujian simulasi yang berjaya dijalankan dalam mod Interlaken:
*******************************************
INFO: Menunggu lorong dijajarkan.
Semua lorong penerima dijajarkan dan bersedia untuk menerima lalu lintas.
*************************************************** *
*************************************************** *
INFO: Mula menghantar paket
*************************************************** *
*************************************************** *
INFO: Berhenti menghantar paket
*************************************************** *
*************************************************** *
INFO: Menyemak statistik paket
*************************************************** *
Ralat CRC 24 dilaporkan: 0
SOP dihantar: 100
EOP dihantar: 100
SOP yang diterima: 100
EOP yang diterima: 100
Kiraan ralat ECC: 0
*************************************************** *
INFO: Ujian LULUS
*************************************************** *
Nota: Reka bentuk Interlaken example simulation testbench menghantar 100 paket dan menerima 100 paket.
S berikutampoutput menggambarkan ujian simulasi yang berjaya dijalankan dalam mod Interlaken Look-aside:
Semak TX dan RX Counter sama atau tidak.
———————————————————-
READ_MM: alamat 4000014 = 00000001.
———————————————————-
Nyahtegaskan Kaunter bit yang sama.
———————————————————-
WRITE_MM: alamat 4000001 mendapat 00000001.
WRITE_MM: alamat 4000001 mendapat 00000000.
———————————————————-
KAUNTER RX_SOP.
———————————————————-
READ_MM: alamat 400000c = 0000006a.
———————————————————-
KAUNTER RX_EOP.
READ_MM: alamat 400000d = 0000006a.
———————————————————-
READ_MM: alamat 4000010 = 00000000.
———————————————————-
Paparkan Laporan Akhir.
———————————————————-
0 Ralat Dikesan
0 ralat CRC24 dilaporkan
106 SOP dihantar
106 EOP dihantar
106 SOP diterima
106 EOP diterima
———————————————————-
Selesai Simulasi
———————————————————-
UJIAN LULUS
———————————————————-
Nota: Bilangan paket (SOP dan EOP) berbeza setiap lorong dalam reka bentuk Interlaken Lookaside example simulasi sampkeluaran le.
Maklumat Berkaitan
Reka Bentuk Perkakasan Cthample Komponen di muka surat 6
1.6. Menyusun dan Mengkonfigurasi Reka Bentuk Cthample dalam Perkakasan

Rajah 9. Prosedur

Untuk menyusun dan menjalankan ujian demonstrasi pada perkakasan exampreka bentuk, ikuti langkah berikut:

1. Pastikan perkakasan cthamppenjanaan reka bentuk selesai.
2. Dalam perisian Intel Quartus Prime Pro Edition, buka projek Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Pada menu Pemprosesan, klik Mulakan Penyusunan.
4. Selepas penyusunan berjaya, .sof file tersedia dalam direktori yang anda tentukan.
   Ikuti langkah-langkah ini untuk memprogram perkakasan exampreka bentuk pada peranti Intel Agilex:
5. Sambung Intel Agilex F-Series Transceiver-SoC Development Kit ke komputer hos.
   b. Lancarkan aplikasi Kawalan Jam, yang merupakan sebahagian daripada kit pembangunan, dan tetapkan frekuensi baharu untuk bekas reka bentukample. Di bawah ialah tetapan kekerapan dalam aplikasi Kawalan Jam:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Tetapkan kepada nilai pll_ref_clk (1) mengikut keperluan reka bentuk anda.
   c. Pada menu Alat, klik Pengaturcara.
   d. Dalam Pengaturcara, klik Persediaan Perkakasan.
   e. Pilih peranti pengaturcaraan.
   f. Pilih dan tambah Kit Pembangunan Intel Agilex F-Series Transceiver-SoC yang boleh disambungkan kepada sesi Intel Quartus Prime anda.
   g. Pastikan Mod ditetapkan kepada JTAG.
   h. Pilih peranti Intel Agilex dan klik Tambah Peranti. Pengaturcara memaparkan gambarajah blok sambungan antara peranti pada papan anda.
   i. Dalam baris dengan .sof anda, tandai kotak untuk .sof.
   j. Tandakan kotak dalam lajur Program/Konfigurasi.
   k. Klik Mula.

Maklumat Berkaitan

• Pengaturcaraan Peranti FPGA Intel di muka surat 0
• Menganalisis dan Menyahpepijat Reka Bentuk dengan Konsol Sistem
• Panduan Pengguna Kit Pembangunan Transceiver-SoC Intel Agilex F-Series Transceiver-SoC

1.7. Menguji Reka Bentuk Perkakasan Cthample
Selepas anda menyusun reka bentuk teras Interlaken (Generasi Kedua) Intel FPGA IP exampdan konfigurasikan peranti anda, anda boleh menggunakan Konsol Sistem untuk memprogramkan teras IP dan daftar teras IP Asli PHY yang dibenamkan.
Ikuti langkah ini untuk memaparkan Konsol Sistem dan menguji reka bentuk perkakasan example:

1. Dalam perisian Intel Quartus Prime Pro Edition, pada menu Tools, klik System Debugging Tools ➤ System Console.
2. Tukar kepadaample_installation_dir>cthampdirektori le_design/ hwtest.
3. Untuk membuka sambungan ke JTAG tuan, taip arahan berikut: source sysconsole_testbench.tcl
4. Anda boleh menghidupkan mod gelung balik bersiri dalaman dengan contoh reka bentuk berikutample perintah:
   a. stat: Mencetak maklumat status umum.
   b. sys_reset: Menetapkan semula sistem.
   c. loop_on: Menghidupkan gelung balik bersiri dalaman.
   d. run_example_design: Menjalankan reka bentuk example.
   Nota: Anda mesti menjalankan perintah loop_on sebelum run_examparahan le_design.
   run_example_design menjalankan perintah berikut dalam urutan:
   sys_reset->stat->gen_on->stat->gen_off.
   Nota: Apabila anda memilih pilihan Dayakan muatkan penyesuaian IP lembut, run_exampPerintah le_design melaksanakan penentukuran penyesuaian awal pada sisi RX dengan menjalankan perintah run_load_PMA_configuration.
5. Anda boleh mematikan mod gelung balik bersiri dalaman dengan contoh reka bentuk berikutampperintah:
   a. loop_off: Mematikan gelung balik bersiri dalaman.
6. Anda boleh memprogramkan teras IP dengan reka bentuk tambahan berikutample perintah:
   a. gen_on: Mendayakan penjana paket.
   b. gen_off: Melumpuhkan penjana paket.
   c. run_test_loop: Menjalankan ujian untuk kali untuk variasi E-tile NRZ dan PAM4.
   d. clear_err: Membersihkan semua bit ralat melekit.
   e. set_test_mod : Sediakan ujian untuk dijalankan dalam mod tertentu.
   f. get_test_mode: Mencetak mod ujian semasa.
   g. set_burst_size : Menetapkan saiz pecah dalam bait.
   h. get_burst_size: Mencetak maklumat saiz pecah.

Ujian yang berjaya mencetak mesej HW_TEST:PASS. Di bawah ialah kriteria lulus untuk larian ujian:

• Tiada ralat untuk CRC32, CRC24 dan penyemak.
• SOP dan EOP yang dihantar hendaklah sepadan dengan yang diterima.

S berikutampoutput menggambarkan ujian yang berjaya dijalankan dalam mod Interlaken:
INFO: INFO: Berhenti menjana pek
==== LAPORAN STATUS ====
TX KHz : 402813
RX KHz : 402813
Kunci kekerapan : 0x0000ff
Kunci TX PLL : 0x000001
Jajarkan : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
kunci perkataan : 0x0000ff
kunci penyegerakan : 0x0000ff
Ralat CRC32: 0
Ralat CRC24: 0
Ralat penyemak: 0
Bendera ralat FIFO : 0x000000
SOP dihantar : 1087913770
EOP dihantar : 1087913770
SOP diterima : 1087913770
EOP diterima : 1087913770
ECC dibetulkan : 0
Ralat ECC: 0
Berlalu 161 saat sejak powerup
HW_TEST : LULUS
Ujian yang berjaya mencetak mesej HW_TEST : LULUS. Di bawah ialah kriteria lulus untuk larian ujian:

• Tiada ralat untuk CRC32, CRC24 dan penyemak.
• SOP dan EOP yang dihantar hendaklah sepadan dengan yang diterima.

S berikutampoutput menggambarkan ujian yang berjaya dijalankan dalam mod Interlaken Lookaside:
INFO: INFO: Berhenti menjana pek
==== LAPORAN STATUS ====
TX KHz : 402813
RX KHz : 402812
Kunci kekerapan : 0x000fff
Kunci TX PLL : 0x000001
Jajarkan : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
kunci perkataan : 0x000fff
kunci penyegerakan : 0x000fff
Ralat CRC32: 0
Ralat CRC24: 0
Ralat penyemak: 0
SOP dihantar : 461
EOP dihantar : 461
SOP diterima : 461
EOP diterima : 461
Berlalu 171 saat sejak powerup
HW_TEST : LULUS

Reka Bentuk Cthample Huraian

Reka bentuk example menunjukkan kefungsian teras IP Interlaken.
Maklumat Berkaitan
Panduan Pengguna IP FPGA Interlaken (Generasi Kedua).
2.1. Reka Bentuk Cthample Tingkah laku
Untuk menguji reka bentuk dalam perkakasan, taip arahan berikut dalam Konsol Sistem::

1. Sumber persediaan file:
   % sumberample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Jalankan ujian:
   % run_example_design
3. Reka bentuk perkakasan Interlaken (Generasi Kedua) example melengkapkan langkah-langkah berikut:
   a. Menetapkan semula IP Interlaken (Generasi Kedua).
   b. Mengkonfigurasi IP Interlaken (Generasi Kedua) dalam mod gelung balik dalaman.
   c. Menghantar aliran paket Interlaken dengan data pratakrif dalam muatan ke antara muka pemindahan data pengguna TX teras IP.
   d. Menyemak paket yang diterima dan melaporkan status. Penyemak paket disertakan dalam reka bentuk perkakasan cthample menyediakan keupayaan semakan paket asas berikut:
   • Semak sama ada urutan paket yang dihantar adalah betul.
   • Semak bahawa data yang diterima sepadan dengan nilai yang dijangkakan dengan memastikan kedua-dua kiraan permulaan paket (SOP) dan penghujung paket (EOP) sejajar semasa data dihantar dan diterima.

2.2. Isyarat Antara Muka
Jadual 5. Reka Bentuk Cthample Isyarat Antara Muka

Nama Pelabuhan	Arah	Lebar (Bit)	Penerangan
mgmt_clk	Input	1	Input jam sistem. Kekerapan jam mestilah 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-Jan	Jam rujukan transceiver. Memacu RX CDR PLL.

Nama Pelabuhan	Arah	Lebar (Bit)	Penerangan
			pll_ref_clk[1] hanya tersedia apabila anda mendayakan Simpan yang tidak digunakan Nota: saluran transceiver untuk PAM4 parameter dalam variasi IP mod PAM4 E-jubin.
rx_pin	Input	Bilangan lorong	Pin data penerima SERDES.
tx_pin	Keluaran	Bilangan lorong	Hantar pin data SERDES.
rx_pin_n	Input	Bilangan lorong	Pin data penerima SERDES. Isyarat ini hanya tersedia dalam variasi peranti mod E-jubin PAM4.
tx_pin_n	Keluaran	Bilangan lorong	Hantar pin data SERDES. Isyarat ini hanya tersedia dalam variasi peranti mod E-jubin PAM4.
mac_clk_pll_ref	Input	1	Isyarat ini mesti dipacu oleh PLL dan mesti menggunakan sumber jam yang sama yang memacu pll_ref_clk. Isyarat ini hanya tersedia dalam variasi peranti mod E-jubin PAM4.
usr_pb_reset_n	Input	1	Tetapan semula sistem.

Maklumat Berkaitan
Isyarat Antara Muka
2.3. Daftar Peta
Nota:

• Reka Bentuk Cthampalamat daftar le bermula dengan 0x20** manakala alamat daftar teras IP Interlaken bermula dengan 0x10**.
• Kod akses: RO—Baca Sahaja, dan RW—Baca/Tulis.
• Konsol sistem membaca reka bentuk example mendaftar dan melaporkan status ujian pada skrin.

Jadual 6. Reka Bentuk CthampPeta Daftar untuk Reka Bentuk Interlaken Cthample

Offset	Nama	Akses	Penerangan
8'h00	Terpelihara
8'h01	Terpelihara
8'h02	Tetapan semula PLL sistem	RO	Bit berikut menunjukkan permintaan tetapan semula PLL sistem dan dayakan nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Lorong RX dijajarkan	RO	Menunjukkan penjajaran lorong RX.
8'h04	WORD dikunci	RO	[NUM_LANES–1:0] – Pengecaman sempadan perkataan (blok).

(2) Apabila anda mendayakan Kekalkan saluran transceiver yang tidak digunakan untuk parameter PAM4, port jam rujukan tambahan ditambah untuk mengekalkan saluran hamba PAM4 yang tidak digunakan.

Offset	Nama	Akses	Penerangan
8'h05	Penyegerakan dikunci	RO	[NUM_LANES–1:0] – Penyegerakan bingkai meta.
8'h06 - 8'h09	Kiraan ralat CRC32	RO	Menunjukkan kiraan ralat CRC32.
8'h0A	Kiraan ralat CRC24	RO	Menunjukkan kiraan ralat CRC24.
8'h0B	Isyarat limpahan/aliran bawah	RO	Bit berikut menunjukkan: • Bit [3] – Isyarat aliran bawah TX • Bit [2] – isyarat limpahan TX • Bit [1] – Isyarat limpahan RX
8'h0C	kiraan SOP	RO	Menunjukkan bilangan SOP.
8'h0D	kiraan EOP	RO	Menunjukkan bilangan EOP
8'h0E	Kiraan ralat	RO	Menunjukkan bilangan ralat berikut: • Kehilangan jajaran lorong • Kata kawalan haram • Corak pembingkaian yang tidak sah • Tiada penunjuk SOP atau EOP
8'h0F	hantar_data_mm_clk	RW	Tulis 1 hingga bit [0] untuk membolehkan isyarat penjana.
8'h10	Ralat pemeriksa		Menunjukkan ralat penyemak. (Ralat data SOP, ralat nombor saluran dan ralat data PLD)
8'h11	Kunci PLL sistem	RO	Bit [0] menunjukkan petunjuk kunci PLL.
8'h14	Kiraan SOP TX	RO	Menunjukkan bilangan SOP yang dijana oleh penjana paket.
8'h15	Kiraan TX EOP	RO	Menunjukkan bilangan EOP yang dijana oleh penjana paket.
8'h16	Paket berterusan	RW	Tulis 1 hingga bit [0] untuk membolehkan paket berterusan.
8'h39	kiraan ralat ECC	RO	Menunjukkan bilangan ralat ECC.
8'h40	ECC membetulkan kiraan ralat	RO	Menunjukkan bilangan ralat ECC yang diperbetulkan.

Jadual 7. Reka Bentuk CthampPeta Daftar untuk Interlaken Look-Aside Design Example
Gunakan peta daftar ini apabila anda menjana bekas reka bentukample dengan Dayakan parameter mod Pandang-ketepi Interlaken dihidupkan.

Offset	Nama	Akses	Penerangan
8'h00	Terpelihara
8'h01	Tetapan semula balas	RO	Tulis 1 hingga bit [0] untuk mengosongkan pembilang TX dan RX yang sama bit.
8'h02	Tetapan semula PLL sistem	RO	Bit berikut menunjukkan permintaan tetapan semula PLL sistem dan dayakan nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Lorong RX dijajarkan	RO	Menunjukkan penjajaran lorong RX.
8'h04	WORD dikunci	RO	[NUM_LANES–1:0] – Pengecaman sempadan perkataan (blok).
8'h05	Penyegerakan dikunci	RO	[NUM_LANES–1:0] – Penyegerakan bingkai meta.
8'h06 - 8'h09	Kiraan ralat CRC32	RO	Menunjukkan kiraan ralat CRC32.
8'h0A	Kiraan ralat CRC24	RO	Menunjukkan kiraan ralat CRC24.

Offset	Nama	Akses	Penerangan
8'h0B	Terpelihara
8'h0C	kiraan SOP	RO	Menunjukkan bilangan SOP.
8'h0D	kiraan EOP	RO	Menunjukkan bilangan EOP
8'h0E	Kiraan ralat	RO	Menunjukkan bilangan ralat berikut: • Kehilangan jajaran lorong • Kata kawalan haram • Corak pembingkaian yang tidak sah • Tiada penunjuk SOP atau EOP
8'h0F	hantar_data_mm_clk	RW	Tulis 1 hingga bit [0] untuk membolehkan isyarat penjana.
8'h10	Ralat pemeriksa	RO	Menunjukkan ralat penyemak. (Ralat data SOP, ralat nombor saluran dan ralat data PLD)
8'h11	Kunci PLL sistem	RO	Bit [0] menunjukkan petunjuk kunci PLL.
8'h13	Kiraan latensi	RO	Menunjukkan bilangan kependaman.
8'h14	Kiraan SOP TX	RO	Menunjukkan bilangan SOP yang dijana oleh penjana paket.
8'h15	Kiraan TX EOP	RO	Menunjukkan bilangan EOP yang dijana oleh penjana paket.
8'h16	Paket berterusan	RO	Tulis 1 hingga bit [0] untuk membolehkan paket berterusan.
8'h17	Kaunter TX dan RX sama	RW	Menunjukkan pembilang TX dan RX adalah sama.
8'h23	Dayakan kependaman	WO	Tulis 1 hingga bit [0] untuk membolehkan pengukuran kependaman.
8'h24	Latensi sedia	RO	Menunjukkan ukuran latensi sedia.

Interlaken (Generasi Kedua) Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna

Untuk versi terkini dan sebelumnya bagi panduan pengguna ini, rujuk kepada Interlaken (ke-2 Penjanaan) Intel Agilex FPGA IP Design Example Panduan Pengguna versi HTML. Pilih versi dan klik Muat turun. Jika IP atau versi perisian tidak disenaraikan, panduan pengguna untuk IP atau versi perisian sebelumnya terpakai.
Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu.

Sejarah Semakan Dokumen untuk Interlaken (Generasi Kedua) Intel Agilex FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2022.08.03	21.3	20.0.1	Membetulkan OPN peranti untuk Kit Pembangunan Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• Menambah sokongan untuk simulator QuestaSim. • Mengalih keluar sokongan untuk simulator NCSim.
2021.02.24	20.4	20.0.1	• Menambah maklumat tentang memelihara saluran transceiver yang tidak digunakan untuk PAM4 dalam bahagian: Reka Bentuk Perkakasan Cthample Komponen. • Menambah penerangan isyarat pll_ref_clk[1] dalam bahagian: Isyarat Antara Muka.
2020.12.14	20.4	20.0.0	• Dikemas kini sampoutput ujian perkakasan untuk mod Interlaken dan mod Interlaken Tengok-ketepi dalam bahagian Menguji Reka Bentuk Perkakasan Cthample. • Peta daftar yang dikemas kini untuk reka bentuk Interlaken Look-aside example dalam bahagian Daftar Peta. • Menambah kriteria lulus untuk ujian perkakasan yang berjaya dijalankan dalam bahagian Menguji Reka Bentuk Perkakasan Cthample.
2020.10.16	20.2	19.3.0	Perintah yang diperbetulkan untuk menjalankan penentukuran penyesuaian awal pada bahagian RX dalam Menguji Reka Bentuk Perkakasan Exampbahagian le.
2020.06.22	20.2	19.3.0	• Reka bentuk example tersedia untuk mod Interlaken Look-side. • Ujian perkakasan reka bentuk cthample tersedia untuk variasi peranti Intel Agilex. • Rajah Ditambah: Rajah Blok Aras Tinggi untuk Reka Bentuk Interlaken (Generasi Kedua) Example. • Mengemas kini bahagian berikut: – Keperluan Perkakasan dan Perisian – Struktur Direktori • Mengubah suai angka berikut untuk memasukkan kemas kini berkaitan Interlaken Look-aside: – Rajah: Reka Bentuk Perkakasan Interlaken (Generasi Kedua) Cthample Tinggi Rajah Blok Aras untuk Variasi Mod NRZ E-jubin – Rajah: Reka Bentuk Perkakasan Interlaken (Generasi Kedua) CthampRajah Blok Aras Tinggi untuk E- jubin Mod PAM4 Variasi • Rajah Dikemaskini: Editor Parameter IP. • Menambah maklumat tentang tetapan kekerapan dalam aplikasi kawalan jam dalam bahagian Menyusun dan Mengkonfigurasi Cth Reka Bentukample dalam Perkakasan.

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
			• Menambahkan output ujian untuk Interlaken Look- diketepikan dalam bahagian berikut: – Mensimulasikan Reka Bentuk Cthample Testbench – Menguji Reka Bentuk Perkakasan Cthample • Ditambah mengikut isyarat baharu dalam bahagian Isyarat Antara Muka: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Menambahkan peta daftar untuk reka bentuk Interlaken Look-aside example dalam bahagian: Daftar Peta.
2019.09.30	19.3	19.2.1	Dialih keluar clk100. mgmt_clk berfungsi sebagai jam rujukan kepada IO PLL dalam perkara berikut: • Rajah: Reka Bentuk Perkakasan Interlaken (Generasi Kedua) CthampRajah Blok Aras Tinggi untuk Variasi Mod NRZ E-jubin. • Rajah: Reka Bentuk Perkakasan Interlaken (Generasi Kedua) CthampRajah Blok Aras Tinggi untuk Variasi Mod PAM4 E-jubin.
2019.07.01	19.2	19.2	Keluaran awal.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan.
*Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.
ISO
9001:2015
Berdaftar
Interlaken (Generasi Kedua) Intel® Agilex™ FPGA IP Reka Bentuk Example Panduan Pengguna

Versi Dalam Talian
Hantar Maklum Balas
ID: 683800
UG-20239
Versi: 2022.08.03

Dokumen / Sumber

intel Interlaken (Generasi Kedua) Agilex FPGA IP Design Example [pdf] Panduan Pengguna Interlaken Generasi Kedua Agilex FPGA IP Reka Bentuk Example, Interlaken, Reka Bentuk IP Agilex FPGA Generasi Kedua Example, Agilex FPGA IP Design Example, Reka Bentuk IP Cthample

Rujukan

• Manual Pengguna