Interlaken (2il Genhedlaeth) Intel ®
Agilex™ FPGA IP Design Example
Canllaw Defnyddiwr

Canllaw Cychwyn Cyflym

Mae craidd IP FPGA Interlaken (2il Genhedlaeth) yn darparu mainc brawf efelychu a dyluniad caledwedd blaenorolample sy'n cefnogi llunio a phrofi caledwedd. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd. Mae'r dyluniad cynampMae le hefyd ar gael ar gyfer nodwedd Edrych o'r neilltu Interlaken.
Mae'r fainc brawf a dyluniad cynample yn cefnogi modd NRZ a PAM4 ar gyfer dyfeisiau E-deils. Mae craidd IP FPGA Interlaken (2il Genhedlaeth) yn cynhyrchu dyluniad cynamples ar gyfer pob cyfuniad a gefnogir o nifer y lonydd a chyfraddau data.

Ffigur 1. Camau Datblygu ar gyfer y Dyluniad Example

Dyluniad craidd IP Interlaken (2il Genhedlaeth) cynampMae le yn cefnogi'r nodweddion canlynol:

• Modd dolen cyfresol TX i RX mewnol
• Yn cynhyrchu pecynnau maint sefydlog yn awtomatig
• Galluoedd gwirio pecynnau sylfaenol
• Y gallu i ddefnyddio Consol System i ailosod y dyluniad at ddiben ail-brofi
• Addasiad PMA

Ffigur 2. Diagram Bloc Lefel Uchel ar gyfer Dyluniad Interlaken (2il Genhedlaeth) E.eample

Gwybodaeth Gysylltiedig

• Interlaken (2il genhedlaeth) Canllaw Defnyddiwr IP FPGA
• Interlaken (2il genhedlaeth) Nodiadau Rhyddhau IP Intel FPGA

1.1. Gofynion Caledwedd a Meddalwedd
I brofi y cynampGyda dylunio, defnyddiwch y caledwedd a'r meddalwedd canlynol:

• Fersiwn meddalwedd Intel® Prime Pro Edition 21.3
• Consol System
• Efelychwyr â chymorth:
  — Siemens* EDA ModelSim* SE neu QuestaSim*
  — Synopsys* VCS*
  — Diweddeb* Xcelium*
• Pecyn Datblygu Trosglwyddydd-SoC Cyfres-F Intel Agilex® Quartus™ (AGFB014R24A2E2V)

Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex F-Series Transceiver-SoC
1.2. Strwythur Cyfeiriadur
Dyluniad craidd IP Interlaken (2il Genhedlaeth) cynample file cyfeirlyfrau yn cynnwys y canlynol a gynhyrchwyd files ar gyfer y cynllun example.
Ffigur 3. Strwythur Cyfeirlyfr yr Interlaken a Gynhyrchir (2il Genhedlaeth) Example Dylunio

Cyfluniad caledwedd, efelychiad, a phrawf files wedi eu lleoli ynample_installation_dir>/uflex_ilk_0_example_dylunio.
Tabl 1. Interlaken (2il Genhedlaeth) Dylunio Caledwedd Craidd IP Example File Disgrifiadau
rhain files yn yample_installation_dir>/uflex_ilk_0_example_dylunio/ exampcyfeiriadur le_design/quartus.

File Enwau	Disgrifiad
example_design.qpf	Prosiect Intel Quartus Prime file.
example_design.qsf	Gosodiadau prosiect Intel Quartus Prime file
example_design.sdc jtag_amseru_templed.sdc	Cyfyngiad Dylunio Synopsys file. Gallwch gopïo ac addasu ar gyfer eich dyluniad eich hun.
sysconsole_testbench.tcl	Prif file ar gyfer cyrchu System Console

Tabl 2. Mainc Prawf Craidd IP Interlaken (2il Genhedlaeth). File Disgrifiad
hwn file yn yample_installation_dir>/uflex_ilk_0_example_dylunio/ exampcyfeiriadur le_design/rtl.

File Enw	Disgrifiad
top_tb.sv	Mainc brawf lefel uchaf file.

Tabl 3. Sgriptiau Testbench Craidd IP nterlaken (2il Genhedlaeth).
rhain files yn yample_installation_dir>/uflex_ilk_0_example_dylunio/ exampcyfeiriadur le_design/testbench.

File Enw	Disgrifiad
vcstest.sh	Y sgript VCS i redeg y fainc brawf.
vlog_pro.do	Y sgript ModelSim SE neu QuestaSim i redeg y fainc brawf.
xcelium.sh	Y sgript Xcelium i redeg y fainc brawf.

1.3. Dylunio Caledwedd Cynample Cydrannau
Mae'r cynampMae dylunio yn cysylltu clociau cyfeirio system a PLL a chydrannau dylunio gofynnol. Mae'r cynampMae le design yn ffurfweddu'r craidd IP yn y modd loopback mewnol ac yn cynhyrchu pecynnau ar ryngwyneb trosglwyddo data defnyddiwr craidd IP TX. Mae'r craidd IP yn anfon y pecynnau hyn ar y llwybr dolennu mewnol trwy'r trosglwyddydd.
Ar ôl i'r derbynnydd craidd IP dderbyn y pecynnau ar y llwybr loopback, mae'n prosesu'r pecynnau Interlaken ac yn eu trosglwyddo ar ryngwyneb trosglwyddo data defnyddiwr RX. Mae'r cynampMae'r dyluniad yn gwirio bod y pecynnau a dderbyniwyd ac a drosglwyddir yn cyfateb.
Mae'r caledwedd exampMae dyluniad yn cynnwys PLLs allanol. Gallwch archwilio'r testun clir files i view sample cod sy'n gweithredu un dull posibl i gysylltu PLLs allanol i'r Interlaken (2il Genhedlaeth) FPGA IP.
Dyluniad caledwedd Interlaken (2il genhedlaeth) cynampMae le yn cynnwys y cydrannau canlynol:

1. Interlaken (2il genhedlaeth) FPGA IP
2. Cynhyrchydd Pecyn a Gwiriwr Pecyn
3. JTAG rheolydd sy'n cyfathrebu â System Consol. Rydych chi'n cyfathrebu â rhesymeg y cleient trwy'r Consol System.

Ffigur 4. Dyluniad Caledwedd Interlaken (2il Genhedlaeth) Example Diagram Bloc Lefel Uchel ar gyfer Amrywiadau Modd NRZ E-deils

Dyluniad caledwedd Interlaken (2il genhedlaeth) cynampMae hynny'n targedu amrywiadau modd PAM4 E-deils yn gofyn am mac_clkin cloc ychwanegol y mae'r IO PLL yn ei gynhyrchu. Rhaid i'r PLL hwn ddefnyddio'r un cloc cyfeirio sy'n gyrru'r pll_ref_clk.

Ffigur 5. Dyluniad Caledwedd Interlaken (2il Genhedlaeth) Exampgyda Lefel Uchel
Diagram Bloc ar gyfer Amrywiadau Modd PAM4 E-deils

Ar gyfer amrywiadau modd E-tile PAM4, pan fyddwch yn galluogi Cadw sianeli transceiver heb eu defnyddio ar gyfer paramedr PAM4, ychwanegir porth cloc cyfeirio ychwanegol (pll_ref_clk [1]). Rhaid gyrru'r porthladd hwn ar yr un amledd ag a ddiffinnir yn y golygydd paramedr IP (Amlder cloc cyfeirio ar gyfer sianeli cadw). Mae'r Cadw sianeli transceiver heb eu defnyddio ar gyfer PAM4 yn ddewisol. Mae'r pin a'r cyfyngiadau cysylltiedig a neilltuwyd i'r cloc hwn i'w gweld yn y QSF pan fyddwch yn dewis Intel Stratix® 10 neu becyn datblygu Intel Agilex ar gyfer cynhyrchu dyluniad.
Ar gyfer dylunio exampGyda'r efelychiad, mae'r fainc brawf bob amser yn diffinio'r un amledd ar gyfer pll_ref_clk[0] a pll_ref_clk[1].
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex F-Series Transceiver-SoC
1.4. Cynhyrchu'r Dyluniad

Ffigur 6. Gweithdrefn

Dilynwch y camau hyn i gynhyrchu'r caledwedd exampdylunio a mainc brawf:

1. Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Intel Quartus Prime newydd, neu cliciwch File ➤ Prosiect Agored i agor prosiect Intel Quartus Prime sy'n bodoli eisoes. Mae'r dewin yn eich annog i nodi dyfais.
2. Nodwch y teulu dyfais Agilex a dewiswch ddyfais ar gyfer eich dyluniad.
3. Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar Interlaken (2nd Generation) Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
4. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
5. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
   Ffigur 7. Example Design Tab yn y Interlaken (2il Genhedlaeth) Intel FPGA IP Golygydd Paramedr
6. Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
7. Ar y tab Addasu PMA, nodwch y paramedrau addasu PMA os ydych chi'n bwriadu defnyddio addasiad PMA ar gyfer eich amrywiadau dyfais E-deils.
   Mae'r cam hwn yn ddewisol:
   • Dewiswch Galluogi addasu llwyth IP meddal opsiwn.
   Nodyn: Rhaid i chi alluogi opsiwn Galluogi PHY Debug Master Endpoint (NPDME) Brodorol ar y tab IP pan fydd addasiad PMA wedi'i alluogi.
   • Dewiswch ragosodiad addasu PMA ar gyfer addasiad PMA Dewiswch baramedr.
   • Cliciwch PMA Adaptation Preload i lwytho'r paramedrau addasu cychwynnol a pharhaus.
   • Nodwch nifer y ffurfweddiadau PMA i'w cefnogi pan fydd ffurfweddiadau PMA lluosog yn cael eu galluogi gan ddefnyddio Nifer y paramedr cyfluniad PMA.
   • Dewiswch pa ffurfwedd PMA i'w lwytho neu ei storio gan ddefnyddio Dewiswch ffurfwedd PMA i'w lwytho neu ei storio.
   • Cliciwch Llwytho addasiad o ffurfweddiad PMA dethol i lwytho'r gosodiadau ffurfweddu PMA a ddewiswyd.
   Am ragor o wybodaeth am baramedrau addasu PMA, cyfeiriwch at Ganllaw Defnyddiwr PHY Transceiver E-tile.
8. Ar yr Example Design tab, dewiswch yr opsiwn Efelychu i gynhyrchu'r fainc brawf, a dewiswch yr opsiwn Synthesis i gynhyrchu'r caledwedd exampdylunio.
   Nodyn: Rhaid i chi ddewis o leiaf un o'r opsiynau Efelychu neu Synthesis cynhyrchu'r Example Dylunio Files.
9. Ar gyfer Fformat HDL Wedi'i Gynhyrchu, dim ond Verilog sydd ar gael.
10. Ar gyfer Pecyn Datblygu Targed dewiswch yr opsiwn priodol.
    Nodyn: Dim ond pan fydd eich prosiect yn nodi enw dyfais Intel Agilex gan ddechrau gydag AGFA012 neu AGFA014 y mae opsiwn Pecyn Datblygu SoC Transceiver SoC Intel Agilex F-Series ar gael. Pan fyddwch chi'n dewis yr opsiwn Pecyn Datblygu, mae'r aseiniadau pin yn cael eu gosod yn ôl rhif rhan dyfais Pecyn Datblygu Intel Agilex AGFB014R24A2E2V a gallant fod yn wahanol i'ch dyfais ddewisol. Os ydych yn bwriadu profi'r dyluniad ar galedwedd ar PCB gwahanol, dewiswch yr opsiwn Dim pecyn datblygu a gwnewch yr aseiniadau pin priodol yn y .qsf file.
11. Cliciwch Generate Example Dylunio. Mae'r Select Example Design Directory ffenestr yn ymddangos.
12. Os ydych chi am addasu'r dyluniad example llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (uflex_ilk_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd example enw cyfeiriadur.
13. Cliciwch OK.

Gwybodaeth Gysylltiedig

• Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex F-Series Transceiver-SoC
• Canllaw Defnyddiwr PHY Transceiver E-tile

1.5. Efelychu'r Dyluniad Example Testbench
Cyfeiriwch at Interlaken (2nd Generation) Hardware Design Example Bloc Lefel Uchel ar gyfer Amrywiadau Modd NRZ E-deils a Interlaken (2il Genhedlaeth) Dylunio Caledwedd Example Bloc Lefel Uchel ar gyfer E-deils PAM4 Amrywiadau Modd diagramau bloc o'r fainc prawf efelychu.

Ffigur 8. Gweithdrefn

Dilynwch y camau hyn i efelychu'r fainc brawf:

1. Yn yr anogwr gorchymyn, newidiwch i'r cyfeiriadur efelychu testbench. Mae'r cyfeiriadur ynample_installation_dir>/example_design/ testbench ar gyfer dyfeisiau Intel Agilex.
2. Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd. Dylai eich sgript wirio bod y cyfrif SOP ac EOP yn cyfateb ar ôl cwblhau'r efelychiad. Cyfeiriwch at y tabl Camau i Redeg Efelychu.
   Tabl 4. Camau i Redeg Efelychu

   Efelychydd	Cyfarwyddiadau
   ModelSim SE neu QuestaSim	Yn y llinell orchymyn, teipiwch -do vlog_pro.do. Os yw'n well gennych efelychu heb fagu'r ModelSim GUI, teipiwch vsim -c -do vlog_pro.do
   VCS	Yn y llinell orchymyn, teipiwch sh vcstest.sh
   Xceliwm	Yn y llinell orchymyn, teipiwch sh xcelium.sh

3. Dadansoddwch y canlyniadau. Mae efelychiad llwyddiannus yn anfon ac yn derbyn pecynnau, ac yn dangos “Test PASSED”.

Y fainc brawf ar gyfer y dyluniad cynampMae le yn cwblhau'r tasgau canlynol:

• Yn cychwyn yr Interlaken (2il Genhedlaeth) Intel FPGA IP.
• Yn argraffu statws PHY.
• Yn gwirio cydamseriad metaffrâm (SYNC_LOCK) a ffiniau geiriau (bloc) (WORD_LOCK).
• Aros i lonydd unigol gael eu cloi a'u halinio.
• Yn dechrau trosglwyddo pecynnau.
• Yn gwirio ystadegau pecynnau:
  — gwallau CRC24
  — SOPs
  — EOPs

Mae'r sampMae allbwn le yn dangos rhediad prawf efelychu llwyddiannus yn y modd Interlaken:
******************************************
GWYBODAETH: Aros i lonydd gael eu halinio.
Mae pob un o'r lonydd derbyn wedi'u halinio ac yn barod i dderbyn traffig.
***********************************************
***********************************************
GWYBODAETH: Dechreuwch drosglwyddo pecynnau
***********************************************
***********************************************
GWYBODAETH: Rhoi'r gorau i drosglwyddo pecynnau
***********************************************
***********************************************
GWYBODAETH: Gwirio ystadegau pecynnau
***********************************************
Adroddwyd am 24 gwall CRC: 0
SOPs a drosglwyddir: 100
EOPs a drosglwyddir: 100
SOPs a dderbyniwyd: 100
Derbyniwyd EOPs: 100
Cyfrif gwallau ECC: 0
***********************************************
GWYBODAETH: Prawf wedi'i basio
***********************************************
Nodyn: Mae dyluniad Interlaken cynampMae testbench efelychu yn anfon 100 o becynnau ac yn derbyn 100 o becynnau.
Mae'r sampMae allbwn yn dangos rhediad prawf efelychu llwyddiannus yn y modd Edrych o'r neilltu Interlaken:
Gwiriwch TX a RX Counter gyfartal neu beidio.
—————————————————-
READ_MM: cyfeiriad 4000014 = 00000001.
—————————————————-
Dad-haeru Cownter did cyfartal.
—————————————————-
WRITE_MM: cyfeiriad 4000001 yn cael 00000001.
WRITE_MM: cyfeiriad 4000001 yn cael 00000000.
—————————————————-
RX_SOP COUNTER.
—————————————————-
READ_MM: cyfeiriad 400000c = 0000006a.
—————————————————-
RX_EOP COUNTER.
READ_MM: cyfeiriad 400000d = 0000006a.
—————————————————-
READ_MM: cyfeiriad 4000010 = 00000000.
—————————————————-
Arddangos Adroddiad Terfynol.
—————————————————-
0 Gwall Wedi'i Ganfod
0 gwall CRC24 wedi eu hadrodd
106 SOPs wedi'u trosglwyddo
Trosglwyddwyd 106 EOPs
Derbyniwyd 106 o SOPs
Derbyniwyd 106 o EOPs
—————————————————-
Gorffen Efelychu
—————————————————-
PRAWF A basiwyd
—————————————————-
Nodyn: Mae nifer y pecynnau (SOPs ac EOPs) yn amrywio fesul lôn yn nyluniad Interlaken Lookaside exampefelychiad sampallbwn le.
Gwybodaeth Gysylltiedig
Dylunio Caledwedd Cynample Cydrannau ar dudalen 6
1.6. Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd

Ffigur 9. Gweithdrefn

I lunio a rhedeg prawf arddangos ar y caledwedd exampWrth ddylunio, dilynwch y camau hyn:

1. Sicrhau caledwedd example dylunio cynhyrchu yn gyflawn.
2. Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Ar y ddewislen Prosesu, cliciwch ar Start Compilation.
4. Ar ôl crynhoad llwyddiannus, a .sof file ar gael yn eich cyfeiriadur penodedig.
   Dilynwch y camau hyn i raglennu'r caledwedd exampdylunio ar ddyfais Intel Agilex:
5. Cysylltwch Pecyn Datblygu Transceiver-SoC Intel Agilex F-Series i'r cyfrifiadur gwesteiwr.
   b. Lansio'r cymhwysiad Rheoli Cloc, sy'n rhan o'r pecyn datblygu, a gosod amlder newydd ar gyfer y dyluniad example. Isod mae'r gosodiad amledd yn y cymhwysiad Rheoli Cloc:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Wedi'i osod i werth pll_ref_clk (1) fesul eich gofyniad dylunio.
   c. Ar y ddewislen Offer, cliciwch Rhaglennydd.
   d. Yn y Rhaglennydd, cliciwch Gosod Caledwedd.
   e. Dewiswch ddyfais rhaglennu.
   dd. Dewiswch ac ychwanegwch Becyn Datblygu Transceiver-SoC Cyfres-F Intel Agilex y gall eich sesiwn Intel Quartus Prime gysylltu ag ef.
   g. Sicrhewch fod y Modd wedi'i osod i JTAG.
   h. Dewiswch y ddyfais Intel Agilex a chliciwch Ychwanegu Dyfais. Mae'r Rhaglennydd yn dangos diagram bloc o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
   ff. Yn y rhes gyda'ch .sof, gwiriwch y blwch ar gyfer y .sof.
   j. Ticiwch y blwch yn y golofn Rhaglen/Ffurfweddu.
   k. Cliciwch Cychwyn.

Gwybodaeth Gysylltiedig

• Rhaglennu Dyfeisiau FPGA Intel ar dudalen 0
• Dadansoddi a Dadfygio Dyluniadau gyda Consol System
• Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex F-Series Transceiver-SoC

1.7. Profi'r Dyluniad Caledwedd Example
Ar ôl i chi lunio'r Interlaken (2il Genhedlaeth) Intel FPGA IP craidd dylunio exampLe a ffurfweddu'ch dyfais, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP a'i gofrestrau craidd IP PHY Brodorol wedi'u mewnosod.
Dilynwch y camau hyn i godi'r Consol System a phrofi'r dyluniad caledwedd example:

1. Yn y meddalwedd Intel Quartus Prime Pro Edition, ar y ddewislen Tools, cliciwch System Debugging Tools ➤ System Consol.
2. Newid i'rample_installation_dir>exampcyfeiriadur le_design/ hwtest.
3. I agor cysylltiad â'r JTAG meistr, teipiwch y gorchymyn canlynol: ffynhonnell sysconsole_testbench.tcl
4. Gallwch chi droi'r modd dolen cyfresol fewnol ymlaen gyda'r dyluniad canlynol, cynampgyda gorchmynion:
   a. stat: Yn argraffu gwybodaeth statws cyffredinol.
   b. sys_reset : Yn ailosod y system.
   c. loop_on: Yn troi loopback cyfresol mewnol ymlaen.
   d. rhedeg_example_design: Yn rhedeg y dyluniad example.
   Nodyn: Rhaid i chi redeg gorchymyn loop_on cyn run_exampgorchymyn le_design.
   Mae'r rhedeg_exampMae le_design yn rhedeg y gorchmynion canlynol mewn dilyniant:
   sys_reset-> stat-> gen_on-> stat-> gen_off.
   Nodyn: Pan fyddwch chi'n dewis yr opsiwn Galluogi addasu llwyth IP meddal, mae'r run_exampmae gorchymyn le_design yn perfformio'r graddnodi addasiad cychwynnol ar ochr RX trwy redeg y gorchymyn run_load_PMA_configuration.
5. Gallwch ddiffodd y modd dolen cyfresol fewnol gyda'r dyluniad a ganlyn, cynampgorchymyn:
   a. loop_off: Yn diffodd loopback cyfresol mewnol.
6. Gallwch raglennu'r craidd IP gyda'r dyluniad ychwanegol canlynol, cynampgyda gorchmynion:
   a. gen_on : Yn galluogi generadur pecynnau.
   b. gen_off : Yn analluogi generadur pecynnau.
   c. run_test_loop : Yn rhedeg y prawf ar gyfer amseroedd ar gyfer amrywiadau E-deils NRZ a PAM4.
   d. clear_err: Yn clirio pob did gwall gludiog.
   e. set_modd_prawf : Yn sefydlu prawf i redeg mewn modd penodol.
   dd. get_test_mode : Yn argraffu'r modd prawf cyfredol.
   g. set_burst_size : Yn gosod maint byrstio mewn bytes.
   h. get_burst_size : Yn argraffu gwybodaeth maint byrstio.

Mae'r prawf llwyddiannus yn argraffu neges HW_TEST:PASS. Isod mae'r meini prawf pasio ar gyfer rhediad prawf:

• Dim gwallau ar gyfer CRC32, CRC24, a gwiriwr.
• Dylai SOPs ac EOPs a drosglwyddir gael eu paru â'u derbyn.

Mae'r sampMae allbwn le yn dangos rhediad prawf llwyddiannus yn y modd Interlaken:
GWYBODAETH: INFO: Rhoi'r gorau i gynhyrchu pacedi
==== ADRODDIAD STATWS ====
TX KHz: 402813
RX KHz: 402813
Cloeon Freq: 0x0000ff
Clo TX PLL: 0x000001
Alinio: 0x00c10f
LOA Rx: 0x000000
Tx LOA: 0x000000
clo geiriau: 0x0000ff
clo cysoni: 0x0000ff
Gwallau CRC32 : 0
Gwallau CRC24 : 0
Gwallau gwiriwr: 0
Baneri gwall FIFO: 0x000000
SOPs a drosglwyddir: 1087913770
EOPs a drosglwyddwyd: 1087913770
SOPs a dderbyniwyd: 1087913770
EOPs a dderbyniwyd: 1087913770
ECC wedi'i gywiro: 0
Gwall ECC: 0
Wedi mynd heibio 161 eiliad ers powerup
HW_TEST : PASS
Mae'r prawf llwyddiannus yn argraffu neges HW_TEST : PASS. Isod mae'r meini prawf pasio ar gyfer rhediad prawf:

• Dim gwallau ar gyfer CRC32, CRC24, a gwiriwr.
• Dylai SOPs ac EOPs a drosglwyddir gael eu paru â'u derbyn.

Mae'r sampMae allbwn yn dangos rhediad prawf llwyddiannus yn y modd Interlaken Lookaside:
GWYBODAETH: INFO: Rhoi'r gorau i gynhyrchu pacedi
==== ADRODDIAD STATWS ====
TX KHz: 402813
RX KHz: 402812
Cloeon Freq: 0x000fff
Clo TX PLL: 0x000001
Alinio: 0x00c10f
LOA Rx: 0x000000
Tx LOA: 0x000000
clo geiriau: 0x000fff
clo cysoni: 0x000fff
Gwallau CRC32 : 0
Gwallau CRC24 : 0
Gwallau gwiriwr: 0
SOPs a drosglwyddir: 461
EOPs a drosglwyddwyd: 461
SOPs a dderbyniwyd: 461
EOPs a dderbyniwyd: 461
Wedi mynd heibio 171 eiliad ers powerup
HW_TEST : PASS

Dylunio Cynample Disgrifiad

Mae'r dyluniad cynampMae le yn dangos swyddogaethau craidd IP Interlaken.
Gwybodaeth Gysylltiedig
Interlaken (2il genhedlaeth) Canllaw Defnyddiwr IP FPGA
2.1. Dyluniad Example Ymddygiad
I brofi'r dyluniad mewn caledwedd, teipiwch y gorchmynion canlynol yn y Consol System::

1. Dewch o hyd i'r gosodiad file:
   ffynhonnell %ample>uflex_ilk_0_example_dylunio/example_design/hwtest/sysconsole_testbench.tcl
2. Rhedeg y prawf:
   % run_example_dylunio
3. Dyluniad caledwedd Interlaken (2il genhedlaeth) cynample yn cwblhau'r camau canlynol:
   a. Yn ailosod IP Interlaken (2il Genhedlaeth).
   b. Ffurfweddu'r Interlaken (2il Genhedlaeth) IP yn y modd loopback mewnol.
   c. Yn anfon llif o becynnau Interlaken gyda data wedi'i ddiffinio ymlaen llaw yn y llwyth tâl i ryngwyneb trosglwyddo data defnyddiwr TX y craidd IP.
   d. Yn gwirio'r pecynnau a dderbyniwyd ac yn adrodd ar y statws. Mae'r gwiriwr pecyn sydd wedi'i gynnwys yn y dyluniad caledwedd exampMae le yn darparu'r galluoedd gwirio pecynnau sylfaenol canlynol:
   • Gwirio bod dilyniant y pecyn a drosglwyddir yn gywir.
   • Gwirio bod y data a dderbyniwyd yn cyfateb i'r gwerthoedd disgwyliedig trwy sicrhau bod cyfrifiadau dechrau'r pecyn (SOP) a diwedd pecynnau (EOP) yn gyson wrth i ddata gael ei drosglwyddo a'i dderbyn.

2.2. Arwyddion Rhyngwyneb
Tabl 5. Dyluniad Example Arwyddion Rhyngwyneb

Enw Porthladd	Cyfeiriad	Lled (Darnau)	Disgrifiad
mgmt_clk	Mewnbwn	1	Mewnbwn cloc system. Rhaid i amlder cloc fod yn 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Mewnbwn	2-Ionawr	Cloc cyfeirio transceiver. Yn gyrru'r RX CDR PLL.

Enw Porthladd	Cyfeiriad	Lled (Darnau)	Disgrifiad
			Mae pll_ref_clk[1] ond ar gael pan fyddwch yn galluogi Cadw heb ei ddefnyddio Nodyn: sianeli transceiver ar gyfer PAM4 paramedr mewn amrywiadau IP modd E-deils PAM4.
rx_pin	Mewnbwn	Nifer y lonydd	Pin data derbynnydd SERDES.
tx_pin	Allbwn	Nifer y lonydd	Trosglwyddo pin data SERDES.
rx_pin_n	Mewnbwn	Nifer y lonydd	Pin data derbynnydd SERDES. Dim ond mewn amrywiadau dyfais modd PAM4 E-deils y mae'r signal hwn ar gael.
tx_pin_n	Allbwn	Nifer y lonydd	Trosglwyddo pin data SERDES. Dim ond mewn amrywiadau dyfais modd PAM4 E-deils y mae'r signal hwn ar gael.
mac_clk_pll_ref	Mewnbwn	1	Rhaid i'r signal hwn gael ei yrru gan PLL a rhaid iddo ddefnyddio'r un ffynhonnell cloc sy'n gyrru'r pll_ref_clk. Dim ond mewn amrywiadau dyfais modd PAM4 E-deils y mae'r signal hwn ar gael.
usr_pb_reset_n	Mewnbwn	1	Ailosod system.

Gwybodaeth Gysylltiedig
Arwyddion Rhyngwyneb
2.3. Cofrestru Map
Nodyn:

• Dylunio CynampMae cyfeiriad cofrestr yn dechrau gyda 0x20** tra bod cyfeiriad cofrestr craidd IP Interlaken yn dechrau gyda 0x10**.
• Cod mynediad: RO — Darllen yn Unig, ac RW — Darllen/Ysgrifennu.
• Mae consol system yn darllen y dyluniad cynample yn cofrestru ac yn adrodd ar statws y prawf ar y sgrin.

Tabl 6. Dyluniad Example Cofrestru Map ar gyfer Interlaken Design Example

Gwrthbwyso	Enw	Mynediad	Disgrifiad
8'h00	Wedi'i gadw
8'h01	Wedi'i gadw
8'h02	System PLL ailosod	RO	Mae'r darnau canlynol yn nodi cais ailosod system PLL a galluogi gwerth: • Did [0] – sys_pll_rst_req • Did [1] – sys_pll_rst_cy
8'h03	Lôn RX wedi'i halinio	RO	Yn dangos aliniad lôn RX.
8'h04	GAIR dan glo	RO	[NUM_LANES–1:0] – Dull adnabod ffiniau geiriau (bloc).

(2) Pan fyddwch yn galluogi Cadw sianeli transceiver nas defnyddiwyd ar gyfer paramedr PAM4, ychwanegir porth cloc cyfeirio ychwanegol i gadw'r sianel caethweision PAM4 nas defnyddiwyd.

Gwrthbwyso	Enw	Mynediad	Disgrifiad
8'h05	Cysoni wedi'i gloi	RO	[NUM_LANES–1:0] – Cydamseru Metaframe.
8'h06 – 8'h09	Cyfrif gwall CRC32	RO	Yn dangos y cyfrif gwallau CRC32.
8'h0A	Cyfrif gwall CRC24	RO	Yn dangos y cyfrif gwallau CRC24.
8'h0B	Signal gorlif/tanlif	RO	Mae'r darnau canlynol yn nodi: • Did [3] – signal tanlif TX • Did [2] – signal gorlif TX • Did [1] – signal gorlif RX
8'h0C	Cyfrif SOP	RO	Yn dangos nifer y SOP.
8'h0D	Cyfrif EOP	RO	Yn dangos nifer yr EOP
8'h0E	Cyfrif gwall	RO	Yn nodi nifer y gwallau canlynol: • Colli aliniad lôn • Gair rheoli anghyfreithlon • Patrwm fframio anghyfreithlon • SOP neu EOP dangosydd ar goll
8'h0F	anfon_data_mm_clk	RW	Ysgrifennwch 1 i did [0] i alluogi signal y generadur.
8'h10	Gwall gwiriwr		Yn dynodi gwall y gwiriwr. (Gwall data SOP, gwall rhif Sianel, a gwall data PLD)
8'h11	Clo system PLL	RO	Mae did [0] yn dynodi arwydd clo PLL.
8'h14	TX cyfrif SOP	RO	Yn dangos nifer y SOP a gynhyrchir gan y generadur pecynnau.
8'h15	TX EOP cyfrif	RO	Yn dangos nifer yr EOP a gynhyrchir gan y generadur pecynnau.
8'h16	Pecyn parhaus	RW	Ysgrifennwch 1 i did [0] i alluogi'r pecyn di-dor.
8'h39	Cyfrif gwallau ECC	RO	Yn dangos nifer y gwallau ECC.
8'h40	Cywiro cyfrif gwallau ECC	RO	Yn dangos nifer y gwallau ECC wedi'u cywiro.

Tabl 7. Dyluniad Example Cofrestru Map ar gyfer Interlaken Look-aside Design Example
Defnyddiwch y map cofrestr hwn pan fyddwch chi'n cynhyrchu'r dyluniad example gyda'r paramedr modd Galluogi Interlaken Look-aside wedi'i droi ymlaen.

Gwrthbwyso	Enw	Mynediad	Disgrifiad
8'h00	Wedi'i gadw
8'h01	Ailosod cownter	RO	Ysgrifennwch 1 i ddid [0] i glirio rhifydd TX ac RX yn gyfartal.
8'h02	System PLL ailosod	RO	Mae'r darnau canlynol yn nodi cais ailosod system PLL a galluogi gwerth: • Did [0] – sys_pll_rst_req • Did [1] – sys_pll_rst_cy
8'h03	Lôn RX wedi'i halinio	RO	Yn dangos aliniad lôn RX.
8'h04	GAIR dan glo	RO	[NUM_LANES–1:0] – Dull adnabod ffiniau geiriau (bloc).
8'h05	Cysoni wedi'i gloi	RO	[NUM_LANES–1:0] – Cydamseru Metaframe.
8'h06 – 8'h09	Cyfrif gwall CRC32	RO	Yn dangos y cyfrif gwallau CRC32.
8'h0A	Cyfrif gwall CRC24	RO	Yn dangos y cyfrif gwallau CRC24.

Gwrthbwyso	Enw	Mynediad	Disgrifiad
8'h0B	Wedi'i gadw
8'h0C	Cyfrif SOP	RO	Yn dangos nifer y SOP.
8'h0D	Cyfrif EOP	RO	Yn dangos nifer yr EOP
8'h0E	Cyfrif gwall	RO	Yn nodi nifer y gwallau canlynol: • Colli aliniad lôn • Gair rheoli anghyfreithlon • Patrwm fframio anghyfreithlon • SOP neu EOP dangosydd ar goll
8'h0F	anfon_data_mm_clk	RW	Ysgrifennwch 1 i did [0] i alluogi signal y generadur.
8'h10	Gwall gwiriwr	RO	Yn dynodi gwall y gwiriwr. (Gwall data SOP, gwall rhif Sianel, a gwall data PLD)
8'h11	Clo system PLL	RO	Mae did [0] yn dynodi arwydd clo PLL.
8'h13	Cyfrif hwyrni	RO	Yn dangos nifer yr hwyrni.
8'h14	TX cyfrif SOP	RO	Yn dangos nifer y SOP a gynhyrchir gan y generadur pecynnau.
8'h15	TX EOP cyfrif	RO	Yn dangos nifer yr EOP a gynhyrchir gan y generadur pecynnau.
8'h16	Pecyn parhaus	RO	Ysgrifennwch 1 i did [0] i alluogi'r pecyn di-dor.
8'h17	TX a RX cownter cyfartal	RW	Yn dangos bod rhifydd TX a RX yn gyfartal.
8'h23	Galluogi hwyrni	WO	Ysgrifennwch 1 i did [0] i alluogi mesur hwyrni.
8'h24	latency yn barod	RO	Yn dangos bod mesuriad hwyrni yn barod.

Interlaken (2il genhedlaeth) Intel Agilex FPGA IP Design Example Archifau Canllaw Defnyddwyr

Am y fersiynau diweddaraf a blaenorol o'r canllaw defnyddiwr hwn, cyfeiriwch at y Interlaken (2il Cynhyrchu) Intel Agilex FPGA IP Design Exampgyda Canllaw Defnyddiwr Fersiwn HTML. Dewiswch y fersiwn a chliciwch ar Lawrlwytho. Os nad yw fersiwn IP neu feddalwedd wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn IP neu feddalwedd blaenorol yn berthnasol.
Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.

Hanes Adolygu Dogfennau ar gyfer Interlaken (2il Genhedlaeth) Intel Agilex FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2022.08.03	21.3	20.0.1	Cywiro'r ddyfais OPN ar gyfer Pecyn Datblygu Transceiver-SoC Cyfres F Intel Agilex.
2021.10.04	21.3	20.0.1	• Ychwanegwyd cefnogaeth ar gyfer efelychydd QuestaSim. • Cael gwared ar gefnogaeth ar gyfer efelychydd NCSim.
2021.02.24	20.4	20.0.1	• Ychwanegwyd gwybodaeth am gadw'r sianel transceiver nas defnyddiwyd ar gyfer PAM4 yn yr adran: Hardware Design Example Cydrannau. • Wedi ychwanegu'r disgrifiad signal pll_ref_clk[1] yn yr adran: Signalau Rhyngwyneb.
2020.12.14	20.4	20.0.0	• Diweddarwyd sample allbwn prawf caledwedd ar gyfer modd Interlaken a modd Edrych o'r neilltu Interlaken yn yr adran Profi'r Dylunio Caledwedd Example. • Map cofrestr wedi'i ddiweddaru ar gyfer Interlaken Look-side design example yn yr adran Map Cofrestr. • Wedi ychwanegu maen prawf pasio ar gyfer rhediad prawf caledwedd llwyddiannus yn yr adran Profi'r Dylunio Caledwedd Example.
2020.10.16	20.2	19.3.0	Gorchymyn cywir i redeg y graddnodi addasiad cychwynnol ar ochr RX yn Profi'r Hardware Design Exampadran le.
2020.06.22	20.2	19.3.0	• Mae'r dyluniad cynampMae le ar gael ar gyfer modd Interlaken Look-side. • Profi caledwedd o'r dyluniad cynampMae le ar gael ar gyfer amrywiadau dyfais Intel Agilex. • Ffigur Ychwanegwyd: Diagram Bloc Lefel Uchel ar gyfer Dyluniad Interlaken (2il Genhedlaeth) E.eample. • Diweddarwyd yr adrannau canlynol: - Gofynion Caledwedd a Meddalwedd – Strwythur Cyfeiriadur • Addasu'r ffigurau canlynol i gynnwys diweddariad yn ymwneud ag Edrych o'r neilltu gan Interlaken: – Ffigur: Interlaken (2il genhedlaeth) Dylunio Caledwedd Example Uchel Diagram Bloc Lefel ar gyfer Amrywiadau Modd NRZ E- deils – Ffigur: Interlaken (2il genhedlaeth) Dylunio Caledwedd Example Diagram Bloc Lefel Uchel ar gyfer Amrywiadau Modd E- deils PAM4 • Ffigur wedi'i Ddiweddaru: Golygydd Paramedr IP. • Ychwanegwyd gwybodaeth am y gosodiadau amledd yn y rhaglen rheoli cloc yn yr adran Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd.

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
			• Ychwanegwyd allbynnau rhediad prawf ar gyfer yr Interlaken Look-side yn yr adrannau canlynol: – Efelychu'r Dyluniad Example Testbench - Profi'r Dyluniad Caledwedd Example • Ychwanegwyd y signalau newydd canlynol yn yr adran Signalau Rhyngwyneb: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Ychwanegwyd map cofrestr ar gyfer Interlaken Look-side design example yn yr adran: Map Cofrestru.
2019.09.30	19.3	19.2.1	Wedi tynnu clk100. Mae'r mgmt_clk yn cloc cyfeirio i'r IO PLL yn y canlynol: • Ffigur: Interlaken (2il genhedlaeth) Dylunio Caledwedd Example Diagram Bloc Lefel Uchel ar gyfer Amrywiadau Modd NRZ E-deils. • Ffigur: Interlaken (2il genhedlaeth) Dylunio Caledwedd Example Diagram Bloc Lefel Uchel ar gyfer Amrywiadau Modd PAM4 E-deils.
2019.07.01	19.2	19.2	Rhyddhad cychwynnol.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO
9001:2015
Wedi cofrestru
Interlaken (2il genhedlaeth) Intel® Agilex™ FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn Ar-lein
Anfon Adborth
ID: 683800
UG-20239
Fersiwn: 2022.08.03

Dogfennau / Adnoddau

intel Interlaken (2il genhedlaeth) Agilex FPGA IP Design Example [pdfCanllaw Defnyddiwr Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2il Genhedlaeth Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, Dylunio IP Example

Cyfeiriadau

• Llawlyfr Defnyddiwr