Interlaken (2. generacija) Intel®
Agilex™ FPGA IP dizajn Example
Upute za korištenje

Kratki vodič za početak

Interlaken (druga generacija) FPGA IP jezgra pruža simulacijski testni stol i dizajn hardvera npr.ampdatoteka koja podržava kompilaciju i testiranje hardvera. Kada generirate dizajn nprample, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru. Dizajn prample je također dostupan za Interlaken značajku Pogled sa strane.
Ispitni stol i dizajn prample podržava NRZ i PAM4 način rada za E-tile uređaje. Interlaken (2. generacija) FPGA IP jezgra generira dizajn exampdatoteke za sve podržane kombinacije broja staza i brzina prijenosa podataka.

Slika 1. Razvojni koraci za dizajn Example

Dizajn jezgre IP-a Interlaken (2. generacije) nprample podržava sljedeće značajke:

• Interni TX u RX serijski način povratne petlje
• Automatski generira pakete fiksne veličine
• Osnovne mogućnosti provjere paketa
• Mogućnost korištenja System Console za poništavanje dizajna u svrhu ponovnog testiranja
• PMA adaptacija

Slika 2. Blok dijagram visoke razine za dizajn Interlakena (2. generacije) Nprample

Povezane informacije

• Interlaken (2. generacija) FPGA IP korisnički priručnik
• Interlaken (2. generacija) Intel FPGA IP bilješke o izdanju

1.1. Hardverski i softverski zahtjevi
Za testiranje bivšegampdizajn, koristite sljedeći hardver i softver:

• Inačica softvera Intel® Prime Pro Edition 21.3
• Konzola sustava
• Podržani simulatori:
  — Siemens* EDA ModelSim* SE ili QuestaSim*
  — Synopsys* VCS*
  — Kadenca* Xcelium*
• Intel Agilex® Quartus™ F-serija primopredajnika-SoC razvojni komplet (AGFB014R24A2E2V)

Povezane informacije
Korisnički priručnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC
1.2. Struktura imenika
Dizajn jezgre IP-a Interlaken (2. generacije) nprample file imenici sadrže sljedeće generirane files za dizajn nprample.
Slika 3. Struktura imenika generiranog Interlakena (2. generacija) Nprample Dizajn

Konfiguracija hardvera, simulacija i testiranje files nalaze se uample_installation_dir>/uflex_ilk_0_example_dizajn.
Tablica 1. Interlaken (2. generacija) IP Core Hardware Design Example File Opisi
ove files su uample_installation_dir>/uflex_ilk_0_example_design/ prampdirektorij le_design/quartus.

File Imena	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Postavke projekta Intel Quartus Prime file
example_design.sdc jtag_template_template.sdc	Ograničenje dizajna Synopsys file. Možete kopirati i modificirati za vlastiti dizajn.
sysconsole_testbench.tcl	Glavni file za pristup konzoli sustava

Tablica 2. Interlaken (2. generacija) IP Core Testbench File Opis
Ovaj file je uample_installation_dir>/uflex_ilk_0_example_design/ prampdirektorij le_design/rtl.

File Ime	Opis
vrh_tb.sv	Ispitni stol najviše razine file.

Tablica 3. nterlaken (2. generacija) IP Core Testbench skripte
ove files su uample_installation_dir>/uflex_ilk_0_example_design/ prampdirektorij le_design/testbench.

File Ime	Opis
vcstest.sh	VCS skripta za pokretanje testnog stola.
vlog_pro.do	ModelSim SE ili QuestaSim skripta za pokretanje testnog stola.
xcelium.sh	Xcelium skripta za pokretanje testnog stola.

1.3. Dizajn hardvera Nprample Komponente
Bivšiample design povezuje sustav i PLL referentne satove i potrebne komponente dizajna. Bivšiample design konfigurira IP jezgru u internom povratnom načinu rada i generira pakete na sučelju za prijenos korisničkih podataka IP jezgre TX. IP jezgra šalje te pakete internom povratnom putanjom kroz primopredajnik.
Nakon što primatelj IP jezgre primi pakete na putu povratne petlje, on obrađuje Interlaken pakete i šalje ih na RX korisničko sučelje za prijenos podataka. Bivšiample dizajn provjerava podudaraju li se primljeni i poslani paketi.
Hardver exampdizajn uključuje vanjske PLL-ove. Možete pregledati čisti tekst files to view sampkod koji implementira jednu moguću metodu za povezivanje vanjskih PLL-ova na Interlaken (2. generacija) FPGA IP.
Dizajn hardvera Interlaken (2. generacije) prample uključuje sljedeće komponente:

1. Interlaken (2. generacija) FPGA IP
2. Generator paketa i alat za provjeru paketa
3. JTAG kontroler koji komunicira sa konzolom sustava. Vi komunicirate s logikom klijenta putem konzole sustava.

Slika 4. Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije NRZ načina E-pločice

Dizajn hardvera Interlaken (2. generacije) prampdatoteka koja cilja na varijacije načina rada PAM4 E-pločice zahtijeva dodatni takt mac_clkin koji generira IO PLL. Ovaj PLL mora koristiti isti referentni sat koji pokreće pll_ref_clk.

Slika 5. Interlaken (2. generacija) dizajn hardvera Example Visoka razina
Blok dijagram za varijacije načina rada E-tile PAM4

Za varijante načina rada E-pločica PAM4, kada omogućite parametar Sačuvaj neiskorištene kanale primopredajnika za PAM4, dodaje se dodatni port referentnog sata (pll_ref_clk [1]). Ovaj priključak mora raditi na istoj frekvenciji kao što je definirano u uređivaču IP parametara (referentna taktna frekvencija za sačuvane kanale). Sačuvaj neiskorištene kanale primopredajnika za PAM4 nije obavezno. Pin i srodna ograničenja dodijeljena ovom satu vidljiva su u QSF-u kada odaberete Intel Stratix® 10 ili Intel Agilex razvojni komplet za generiranje dizajna.
Za dizajn nprampU simulaciji, ispitni uređaj uvijek definira istu frekvenciju za pll_ref_clk[0] i pll_ref_clk[1].
Povezane informacije
Korisnički priručnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC
1.4. Generiranje dizajna

Slika 6. Postupak

Slijedite ove korake za generiranje hardverskog exampdizajn datoteke i testni stol:

1. U softveru Intel Quartus Prime Pro Edition kliknite File ➤ New Project Wizard za stvaranje novog Intel Quartus Prime projekta ili kliknite File ➤ Otvori projekt za otvaranje postojećeg Intel Quartus Prime projekta. Čarobnjak od vas traži da navedete uređaj.
2. Navedite obitelj uređaja Agilex i odaberite uređaj za svoj dizajn.
3. U IP katalogu pronađite i dvaput kliknite Interlaken (2nd Generation) Intel FPGA IP. Pojavljuje se prozor New IP Variant.
4. Navedite naziv najviše razine za vašu prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file imenovani .ip.
5. Pritisnite OK. Pojavljuje se uređivač parametara.
   Slika 7. Primample Kartica Dizajn u Interlaken (2. generacija) Intel FPGA IP Parameter Editor
6. Na kartici IP odredite parametre za svoju varijaciju IP jezgre.
7. Na kartici Prilagodba PMA odredite parametre prilagodbe PMA ako planirate koristiti prilagodbu PMA za varijacije uređaja E-pločice.
   Ovaj korak nije obavezan:
   • Odaberite opciju Enable adaptation load soft IP.
   Napomena: morate omogućiti opciju Enable Native PHY Debug Master Endpoint (NPDME) na kartici IP kada je PMA adaptacija omogućena.
   • Odaberite unaprijed podešenu PMA prilagodbu za PMA prilagodbu Odaberite parametar.
   • Pritisnite PMA Adaptation Preload za učitavanje početnih i kontinuiranih parametara prilagodbe.
   • Odredite broj PMA konfiguracija za podršku kada je omogućeno više PMA konfiguracija pomoću parametra Broj PMA konfiguracije.
   • Odaberite koju PMA konfiguraciju učitati ili pohraniti koristeći Odaberite PMA konfiguraciju za učitavanje ili pohranjivanje.
   • Pritisnite Učitaj prilagodbu iz odabrane PMA konfiguracije za učitavanje odabranih postavki PMA konfiguracije.
   Za više informacija o parametrima prilagodbe PMA, pogledajte korisnički priručnik E-tile Transceiver PHY.
8. Na Example karticu Dizajn, odaberite opciju Simulacija za generiranje ispitnog stola i odaberite opciju Sinteza za generiranje hardverske exampoblikovati.
   Napomena: Morate odabrati barem jednu od opcija Simulacije ili Sinteze za generiranje Example Dizajn Files.
9. Za generirani HDL format dostupan je samo Verilog.
10. Za Target Development Kit odaberite odgovarajuću opciju.
    Napomena: opcija Intel Agilex F-Series Transceiver SoC Development Kit dostupna je samo kada vaš projekt navodi Intel Agilex naziv uređaja koji počinje s AGFA012 ili AGFA014. Kada odaberete opciju Development Kit, dodjele pinova postavljaju se prema broju dijela uređaja Intel Agilex Development Kit AGFB014R24A2E2V i mogu se razlikovati od vašeg odabranog uređaja. Ako namjeravate testirati dizajn na hardveru na drugom PCB-u, odaberite opciju No development kit i izvršite odgovarajuće dodjele pinova u .qsf file.
11. Pritisnite Generate Example Dizajn. Odaberite Example Design Directory prozor se pojavljuje.
12. Ako želite izmijeniti dizajn nprample putanja direktorija ili naziv iz prikazanih zadanih vrijednosti (uflex_ilk_0_example_design), potražite novi put i upišite novi dizajn nprampime imenika.
13. Pritisnite OK.

Povezane informacije

• Korisnički priručnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC
• E-tile primopredajnik PHY Korisnički priručnik

1.5. Simulacija dizajna Nprample Testbench
Pogledajte Interlaken (2nd Generation) Hardware Design Example Blok visoke razine za E-tile NRZ varijacije načina i Interlaken (2. generacija) dizajn hardvera Example Blok visoke razine za E-pločicu PAM4 Mode Variations blok dijagrami ispitnog stola za simulaciju.

Slika 8. Postupak

Slijedite ove korake za simulaciju ispitnog stola:

1. U naredbenom retku prijeđite u direktorij simulacije testnog stola. Imenik jeample_installation_dir>/example_design/ testni stol za Intel Agilex uređaje.
2. Pokrenite skriptu simulacije za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testni stol u simulatoru. Vaša bi skripta trebala provjeriti podudaraju li se brojevi SOP-a i EOP-a nakon završetka simulacije. Pogledajte tablicu Koraci za pokretanje simulacije.
   Tablica 4. Koraci za pokretanje simulacije

   Simulator	upute
   ModelSim SE ili QuestaSim	U naredbeni redak upišite -do vlog_pro.do. Ako radije simulirate bez otvaranja ModelSim GUI, upišite vsim -c -do vlog_pro.do
   VCS	U naredbeni redak upišite sh vcstest.sh
   Xcelium	U naredbeni redak upišite sh xcelium.sh

3. Analizirajte rezultate. Uspješna simulacija šalje i prima pakete i prikazuje "Test PASSED".

Ispitni stol za dizajn nprample obavlja sljedeće zadatke:

• Instancira Interlaken (2. generacija) Intel FPGA IP.
• Ispisuje PHY status.
• Provjerava sinkronizaciju metaokvira (SYNC_LOCK) i granice riječi (blokova) (WORD_LOCK).
• Čeka da se pojedinačne trake zaključaju i poravnaju.
• Započinje slanje paketa.
• Provjerava statistiku paketa:
  — CRC24 pogreške
  — SOP-ovi
  — EOP-ovi

Sljedeći sampizlaz ilustrira uspješnu probu simulacije u Interlaken modu:
*****************************************
INFO: Čeka se usklađivanje traka.
Sve prihvatne trake su usklađene i spremne za prihvat prometa.
***************************************************
***************************************************
INFO: Počnite slati pakete
***************************************************
***************************************************
INFO: Zaustavite slanje paketa
***************************************************
***************************************************
INFO: Provjera statistike paketa
***************************************************
Prijavljene pogreške CRC 24: 0
Preneseni SOP-ovi: 100
Poslani EOP-ovi: 100
Primljeni SOP-ovi: 100
Primljeni EOP-ovi: 100
ECC broj pogrešaka: 0
***************************************************
INFO: Test POLOŽEN
***************************************************
Bilješka: Interlaken dizajn example simulation testbench šalje 100 paketa i prima 100 paketa.
Sljedeći sampispis datoteke ilustrira uspješnu probu simulacije u Interlaken načinu rada sa strane:
Provjerite je li TX i RX brojač jednak ili ne.
————————————————————-
READ_MM: adresa 4000014 = 00000001.
————————————————————-
De-assert Brojač jednak bit.
————————————————————-
WRITE_MM: adresa 4000001 dobiva 00000001.
WRITE_MM: adresa 4000001 dobiva 00000000.
————————————————————-
RX_SOP BROJAČ.
————————————————————-
READ_MM: adresa 400000c = 0000006a.
————————————————————-
RX_EOP BROJAČ.
READ_MM: adresa 400000d = 0000006a.
————————————————————-
READ_MM: adresa 4000010 = 00000000.
————————————————————-
Prikaz završnog izvješća.
————————————————————-
0 Otkrivena pogreška
0 prijavljenih pogrešaka CRC24
106 SOP-ova preneseno
Poslano 106 EOP-ova
Primljeno 106 SOP-ova
Primljeno je 106 EOP-ova
————————————————————-
Završi simulaciju
————————————————————-
TEST POLOŽEN
————————————————————-
Bilješka: Broj paketa (SOP i EOP) varira po stazi u dizajnu Interlaken Lookaside npr.ample simulacija sample izlaz.
Povezane informacije
Dizajn hardvera Nprample Komponente na stranici 6
1.6. Sastavljanje i konfiguriranje dizajna Nprample u hardveru

Slika 9. Postupak

Za kompajliranje i pokretanje demonstracijskog testa na hardveru nprampdizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneriranje dizajna je završeno.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekt Intel Quartus Primeample_installation_dir>/example_design/quartus/ prample_design.qpf>.
3. Na izborniku Obrada kliknite Započni kompilaciju.
4. Nakon uspješne kompilacije, .sof file dostupan je u vašem navedenom imeniku.
   Slijedite ove korake za programiranje hardvera exampdizajn datoteke na Intel Agilex uređaju:
5. Spojite Intel Agilex F-Series Transceiver-SoC Development Kit na glavno računalo.
   b. Pokrenite aplikaciju Clock Control, koja je dio razvojnog kompleta, i postavite nove frekvencije za dizajn example. Ispod je postavka frekvencije u aplikaciji Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Postavite na vrijednost pll_ref_clk (1) prema vašim zahtjevima dizajna.
   c. Na izborniku Alati kliknite Programer.
   d. U programatoru kliknite Postavljanje hardvera.
   e. Odaberite uređaj za programiranje.
   f. Odaberite i dodajte Intel Agilex F-Series Transceiver-SoC Development Kit na koji se može povezati vaša Intel Quartus Prime sesija.
   g. Provjerite je li način rada postavljen na JTAG.
   h. Odaberite Intel Agilex uređaj i kliknite Dodaj uređaj. Programator prikazuje blok dijagram veza između uređaja na vašoj ploči.
   ja U redu s vašim .sof označite okvir za .sof.
   j. Označite okvir u stupcu Program/Konfiguracija.
   k. Pritisnite Start.

Povezane informacije

• Programiranje Intel FPGA uređaja na stranici 0
• Analiza i otklanjanje pogrešaka dizajna pomoću konzole sustava
• Korisnički priručnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC

1.7. Testiranje dizajna hardvera Nprample
Nakon što kompajlirate Interlaken (2. generacija) Intel FPGA IP dizajn jezgre nprampAko i konfigurirate svoj uređaj, možete koristiti System Console za programiranje IP jezgre i njenih ugrađenih Native PHY IP jezgri registara.
Slijedite ove korake da otvorite System Console i testirate dizajn hardvera nprampono:

1. U softveru Intel Quartus Prime Pro Edition, na izborniku Alati kliknite Alati za otklanjanje pogrešaka sustava ➤ Konzola sustava.
2. Promjena uample_installation_dir>nprampdirektorij le_design/ hwtest.
3. Za otvaranje veze s JTAG master, upišite sljedeću naredbu: izvor sysconsole_testbench.tcl
4. Možete uključiti način interne serijske petlje sa sljedećim dizajnom, nprample naredbe:
   a. stat: Ispisuje informacije o općem statusu.
   b. sys_reset: Resetira sustav.
   c. loop_on: Uključuje internu serijsku povratnu petlju.
   d. run_example_design: Pokreće dizajn prample.
   Napomena: Morate pokrenuti naredbu loop_on prije run_example_design naredba.
   Run_example_design pokreće sljedeće naredbe u nizu:
   sys_reset->stat->gen_on->stat->gen_off.
   Napomena: Kada odaberete opciju Enable adaptation load soft IP, run_exampNaredba le_design izvodi početnu kalibraciju prilagodbe na RX strani pokretanjem naredbe run_load_PMA_configuration.
5. Možete isključiti interni serijski povratni način sa sljedećim dizajnom nprample naredba:
   a. loop_off: Isključuje unutarnju serijsku povratnu petlju.
6. Možete programirati IP jezgru sa sljedećim dodatnim dizajnom nprample naredbe:
   a. gen_on: Omogućuje generator paketa.
   b. gen_off: Onemogućuje generator paketa.
   c. run_test_loop: Pokreće test za vremena za varijacije E-pločica NRZ i PAM4.
   d. clear_err: Briše sve ljepljive bitove pogreške.
   e. set_test_mode : Postavlja test za izvođenje u određenom načinu rada.
   f. get_test_mode: ispisuje trenutni način testiranja.
   g. postavi_veličinu_praska : Postavlja veličinu niza u bajtovima.
   h. get_burst_size: Ispisuje informacije o veličini praska.

Uspješan test ispisuje poruku HW_TEST:PASS. Ispod su kriteriji prolaznosti za testiranje:

• Nema grešaka za CRC32, CRC24 i alat za provjeru.
• Preneseni SOP i EOP trebaju se podudarati s primljenim.

Sljedeći sampizlaz ilustrira uspješan testni rad u Interlaken modu:
INFO: INFO: Prestanite generirati pakete
==== IZVJEŠĆE O STANJU ====
TX KHz: 402813
RX KHz: 402813
Zaključavanje frekvencije: 0x0000ff
TX PLL zaključavanje: 0x000001
Poravnaj: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
zaključavanje riječi: 0x0000ff
zaključavanje sinkronizacije: 0x0000ff
CRC32 pogreške: 0
CRC24 pogreške: 0
Pogreške u provjeri: 0
Oznake pogreške FIFO: 0x000000
SOP poslani: 1087913770
Poslani EOP-ovi: 1087913770
Primljeni SOP-ovi: 1087913770
Primljeni EOP-ovi: 1087913770
ECC ispravljen: 0
ECC pogreška: 0
Prošla je 161 sekunda od uključivanja
HW_TEST : PROŠAO
Uspješan test ispisuje poruku HW_TEST : PASS. Ispod su kriteriji prolaznosti za testiranje:

• Nema grešaka za CRC32, CRC24 i alat za provjeru.
• Preneseni SOP i EOP trebaju se podudarati s primljenim.

Sljedeći sampizlaz ilustrira uspješno testiranje u načinu rada Interlaken Lookaside:
INFO: INFO: Prestanite generirati pakete
==== IZVJEŠĆE O STANJU ====
TX KHz: 402813
RX KHz: 402812
Zaključavanje frekvencije: 0x000fff
TX PLL zaključavanje: 0x000001
Poravnaj: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
zaključavanje riječi: 0x000fff
zaključavanje sinkronizacije: 0x000fff
CRC32 pogreške: 0
CRC24 pogreške: 0
Pogreške u provjeri: 0
SOP poslani: 461
Poslani EOP-ovi: 461
Primljeni SOP-ovi: 461
Primljeni EOP-ovi: 461
Prošla je 171 sekunda od uključivanja
HW_TEST : PROŠAO

Dizajn Example Opis

Dizajn prample demonstrira funkcionalnost Interlaken IP jezgre.
Povezane informacije
Interlaken (2. generacija) FPGA IP korisnički priručnik
2.1. Dizajn Example Ponašanje
Za testiranje dizajna u hardveru, upišite sljedeće naredbe u System Console::

1. Izvor postavke file:
   % izvorample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Pokrenite test:
   % run_example_dizajn
3. Dizajn hardvera Interlaken (2. generacije) prample dovršava sljedeće korake:
   a. Poništava Interlaken (2. generacija) IP.
   b. Konfigurira Interlaken (2. generacija) IP u internom načinu povratne petlje.
   c. Šalje tok Interlaken paketa s predefiniranim podacima u sadržaju na TX korisničko sučelje za prijenos podataka IP jezgre.
   d. Provjerava primljene pakete i javlja status. Provjera paketa uključena u dizajn hardvera nprample pruža sljedeće osnovne mogućnosti provjere paketa:
   • Provjerava je li poslani slijed paketa točan.
   • Provjerava odgovaraju li primljeni podaci očekivanim vrijednostima osiguravajući usklađivanje broja početka paketa (SOP) i kraja paketa (EOP) dok se podaci prenose i primaju.

2.2. Signali sučelja
Tablica 5. Dizajn Example Signali sučelja

Naziv priključka	Smjer	Širina (bitovi)	Opis
mgmt_clk	Ulazni	1	Ulaz sistemskog sata. Frekvencija takta mora biti 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Ulazni	2. siječnja	Referentni sat primopredajnika. Pokreće RX CDR PLL.

Naziv priključka	Smjer	Širina (bitovi)	Opis
			pll_ref_clk[1] je dostupan samo kada omogućite Čuvati neiskorišteno Bilješka: primopredajni kanali za PAM4 parametar u načinu rada E-pločica PAM4 IP varijacije.
rx_pin	Ulazni	Broj traka	Podatkovni pin SERDES prijemnika.
tx_pin	Izlaz	Broj traka	Prijenos SERDES podatkovnog pina.
rx_pin_n	Ulazni	Broj traka	Podatkovni pin SERDES prijemnika. Ovaj signal je dostupan samo u varijantama uređaja u načinu E-tile PAM4.
tx_pin_n	Izlaz	Broj traka	Prijenos SERDES podatkovnog pina. Ovaj signal je dostupan samo u varijantama uređaja u načinu E-tile PAM4.
mac_clk_pll_ref	Ulazni	1	Ovaj signal mora pokretati PLL i mora koristiti isti izvor takta koji pokreće pll_ref_clk. Ovaj signal je dostupan samo u varijantama uređaja u načinu E-tile PAM4.
usr_pb_reset_n	Ulazni	1	Resetiranje sustava.

Povezane informacije
Signali sučelja
2.3. Registrirajte kartu
Bilješka:

• Dizajn Exampadresa registra počinje s 0x20** dok adresa Interlaken IP jezgre registra počinje s 0x10**.
• Pristupni kod: RO—samo čitanje i RW—čitanje/pisanje.
• Konzola sustava čita dizajn example registrira i prikazuje status testa na ekranu.

Tablica 6. Dizajn Example Registrirajte kartu za Interlaken Design Example

Pomak	Ime	Pristup	Opis
8'00	Rezervirano
8'01	Rezervirano
8'02	Ponovno postavljanje PLL sustava	RO	Sljedeći bitovi označavaju zahtjev za poništavanje PLL sustava i vrijednost omogućavanja: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX traka usklađena	RO	Označava poravnanje vozne trake RX.
8'04	WORD je zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (blokova).

(2) Kada omogućite Sačuvaj neiskorištene kanale primopredajnika za parametar PAM4, dodaje se dodatni port referentnog sata za očuvanje neiskorištenog podređenog kanala PAM4.

Pomak	Ime	Pristup	Opis
8'05	Sinkronizacija zaključana	RO	[NUM_LANES–1:0] – Metaframe sinkronizacija.
8'06 – 8'09	CRC32 broj pogrešaka	RO	Označava broj pogrešaka CRC32.
8'h0A	CRC24 broj pogrešaka	RO	Označava broj pogrešaka CRC24.
8'h0B	Signal preljeva/donjeg preljeva	RO	Sljedeći bitovi pokazuju: • Bit [3] – TX signal ispod protoka • Bit [2] – TX signal prekoračenja • Bit [1] – RX signal prekoračenja
8'h0C	broj SOP-a	RO	Označava broj SOP-a.
8'h0D	EOP broj	RO	Označava broj EOP-a
8'h0E	Broj pogrešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedopuštena kontrolna riječ • Ilegalni uzorak okvira • Nedostaje indikator SOP ili EOP
8'h0F	poslati_podatke_mm_clk	RW	Zapišite 1 u bit [0] da omogućite signal generatora.
8'10	Pogreška provjere		Označava pogrešku provjere. (SOP pogreška podataka, pogreška broja kanala i pogreška PLD podataka)
8'11	PLL zaključavanje sustava	RO	Bit [0] označava indikaciju PLL zaključavanja.
8'14	TX SOP broj	RO	Označava broj SOP-a koje je generirao generator paketa.
8'15	TX EOP broj	RO	Označava broj EOP-a koje je generirao generator paketa.
8'16	Kontinuirani paket	RW	Zapišite 1 u bit [0] da biste omogućili kontinuirani paket.
8'39	ECC broj pogrešaka	RO	Označava broj ECC pogrešaka.
8'40	ECC ispravljen broj pogrešaka	RO	Označava broj ispravljenih ECC pogrešaka.

Tablica 7. Dizajn Example Registrirajte kartu za Interlaken Look-aside Design Example
Upotrijebite ovu kartu registara kada generirate dizajn nprample s uključenim parametrom Enable Interlaken Look-side mode.

Pomak	Ime	Pristup	Opis
8'00	Rezervirano
8'01	Ponovno postavljanje brojača	RO	Zapišite 1 u bit [0] za brisanje jednakog bita brojača TX i RX.
8'02	Ponovno postavljanje PLL sustava	RO	Sljedeći bitovi označavaju zahtjev za poništavanje PLL sustava i vrijednost omogućavanja: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX traka usklađena	RO	Označava poravnanje vozne trake RX.
8'04	WORD je zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (blokova).
8'05	Sinkronizacija zaključana	RO	[NUM_LANES–1:0] – Metaframe sinkronizacija.
8'06 – 8'09	CRC32 broj pogrešaka	RO	Označava broj pogrešaka CRC32.
8'h0A	CRC24 broj pogrešaka	RO	Označava broj pogrešaka CRC24.

Pomak	Ime	Pristup	Opis
8'h0B	Rezervirano
8'h0C	broj SOP-a	RO	Označava broj SOP-a.
8'h0D	EOP broj	RO	Označava broj EOP-a
8'h0E	Broj pogrešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedopuštena kontrolna riječ • Ilegalni uzorak okvira • Nedostaje indikator SOP ili EOP
8'h0F	poslati_podatke_mm_clk	RW	Zapišite 1 u bit [0] da omogućite signal generatora.
8'10	Pogreška provjere	RO	Označava pogrešku provjere. (SOP pogreška podataka, pogreška broja kanala i pogreška PLD podataka)
8'11	PLL zaključavanje sustava	RO	Bit [0] označava indikaciju PLL zaključavanja.
8'13	Broj latencije	RO	Označava broj latencije.
8'14	TX SOP broj	RO	Označava broj SOP-a koje je generirao generator paketa.
8'15	TX EOP broj	RO	Označava broj EOP-a koje je generirao generator paketa.
8'16	Kontinuirani paket	RO	Zapišite 1 u bit [0] da biste omogućili kontinuirani paket.
8'17	Brojač TX i RX jednak	RW	Označava da su TX i RX brojač jednaki.
8'23	Omogući kašnjenje	WO	Zapišite 1 u bit [0] da biste omogućili mjerenje latencije.
8'24	Latencija spremna	RO	Pokazuje da je mjerenje latencije spremno.

Interlaken (2. generacija) Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika

Najnoviju i prethodnu verziju ovog korisničkog priručnika potražite u Interlaken (2 Generation) Intel Agilex FPGA IP Design Example Korisnički priručnik HTML verzija. Odaberite verziju i kliknite Preuzmi. Ako IP ili verzija softvera nisu navedeni, primjenjuje se korisnički priručnik za prethodni IP ili verziju softvera.
IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.

Povijest revizija dokumenta za Interlaken (2. generacija) Intel Agilex FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.08.03	21.3	20.0.1	Ispravljen je OPN uređaja za Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Dodana podrška za QuestaSim simulator. • Uklonjena podrška za NCSim simulator.
2021.02.24	20.4	20.0.1	• Dodane informacije o očuvanju neiskorištenog primopredajnog kanala za PAM4 u odjeljku: Dizajn hardvera Example Komponente. • Dodan je opis signala pll_ref_clk[1] u odjeljku: Signali sučelja.
2020.12.14	20.4	20.0.0	• Ažurirano sample izlaz testa hardvera za Interlaken mod i Interlaken Look-side mod u odjeljku Testiranje dizajna hardvera Example. • Ažurirana mapa registra za Interlaken Pogled sa strane dizajn prample u odjeljku Karta registra. • Dodani kriteriji prolaznosti za uspješan test hardvera u odjeljku Testiranje dizajna hardvera Nprample.
2020.10.16	20.2	19.3.0	Ispravljena naredba za pokretanje početne kalibracije prilagodbe na RX strani u Testiranju dizajna hardvera Exampodjeljak le.
2020.06.22	20.2	19.3.0	• Dizajn prample je dostupan za način rada Interlaken Pogled sa strane. • Testiranje hardvera dizajna nprample je dostupan za varijacije Intel Agilex uređaja. • Dodana slika: Blok dijagram visoke razine za Interlaken (2. generacija) dizajn Example. • Ažurirani su sljedeći odjeljci: – Hardverski i softverski zahtjevi – Struktura imenika • Izmijenjene su sljedeće brojke kako bi se uključilo ažuriranje vezano za Interlaken Look-side: – Slika: Interlaken (2. generacija) dizajn hardvera Example Visoko Blok dijagram razine za varijacije načina E-tile NRZ – Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za E-tile PAM4 varijacije načina • Ažurirana slika: uređivač IP parametara. • Dodane informacije o postavkama frekvencije u aplikaciji za kontrolu sata u odjeljku Sastavljanje i konfiguriranje dizajna Example u hardveru.

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
			• Dodani rezultati testnog rada za Interlaken Look-aside u sljedećim odjeljcima: – Simulacija dizajna Nprample Testbench – Testiranje dizajna hardvera Nprample • Dodani su sljedeći novi signali u odjeljku Signali sučelja: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Dodana mapa registra za Interlaken Pogled sa strane dizajn example u odjeljku: Mapa registara.
2019.09.30	19.3	19.2.1	Uklonjen clk100. Mgmt_clk služi kao referentni sat za IO PLL u sljedećem: • Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije NRZ načina E-pločice. • Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije načina rada E-pločica PAM4.
2019.07.01	19.2	19.2	Početno izdanje.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da dobiju najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO
9001:2015
Registriran
Interlaken (2. generacija) Intel® Agilex™ FPGA IP dizajn Example Korisnički priručnik

Internetska inačica
Pošaljite povratne informacije
ID: 683800
UG-20239
Verzija: 2022.08.03

Dokumenti / Resursi

intel Interlaken (2. generacija) Agilex FPGA IP dizajn Example [pdf] Korisnički priručnik Interlaken 2. generacije Agilex FPGA IP dizajna Example, Interlaken, 2. generacija Agilex FPGA IP dizajna Example, Agilex FPGA IP dizajn Example, IP dizajn Example

Reference

• korisnički priručnik