Interlaken (2nd Generation) Intel ®
Agilex™ FPGA IP Design Halample
Gabay sa Gumagamit

Gabay sa Mabilis na Pagsisimula

Ang Interlaken (2nd Generation) FPGA IP core ay nagbibigay ng simulation testbench at isang hardware design example na sumusuporta sa compilation at hardware testing. Kapag nabuo mo ang disenyo halampAt, ang parameter editor ay awtomatikong lumilikha ng files kinakailangan upang gayahin, i-compile, at subukan ang disenyo sa hardware. Ang disenyo exampAvailable din ang le para sa Interlaken Look-aside feature.
Ang testbench at disenyo halampSinusuportahan ng le ang NRZ at PAM4 mode para sa mga E-tile na device. Ang Interlaken (2nd Generation) FPGA IP core ay bumubuo ng disenyo halamples para sa lahat ng sinusuportahang kumbinasyon ng bilang ng mga lane at mga rate ng data.

Figure 1. Mga Hakbang sa Pagbuo para sa Disenyo Halample

Ang Interlaken (2nd Generation) IP core na disenyo halampSinusuportahan ng le ang mga sumusunod na tampok:

• Panloob na TX hanggang RX serial loopback mode
• Awtomatikong bumubuo ng mga nakapirming laki ng packet
• Mga pangunahing kakayahan sa pagsuri ng packet
• Kakayahang gamitin ang System Console para i-reset ang disenyo para sa layunin ng muling pagsubok
• PMA adaptation

Figure 2. High-level Block Diagram para sa Interlaken (2nd Generation) Design Halample

Kaugnay na Impormasyon

• Interlaken (2nd Generation) FPGA IP User Guide
• Interlaken (2nd Generation) Intel FPGA IP Release Notes

1.1. Mga Kinakailangan sa Hardware at Software
Para subukan ang exampsa disenyo, gamitin ang sumusunod na hardware at software:

• Intel® Prime Pro Edition software na bersyon 21.3
• System Console
• Mga sinusuportahang simulator:
  — Siemens* EDA ModelSim* SE o QuestaSim*
  — Synopsys* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Kaugnay na Impormasyon
Gabay sa Gumagamit ng Intel Agilex F-Series Transceiver-SoC Development Kit
1.2. Istruktura ng Direktoryo
Ang Interlaken (2nd Generation) IP core na disenyo halample file ang mga direktoryo ay naglalaman ng sumusunod na nabuo files para sa disenyo halample.
Figure 3. Direktoryo Structure ng Generated Interlaken (2nd Generation) Halample Disenyo

Ang configuration ng hardware, simulation, at pagsubok files ay matatagpuan saample_installation_dir>/uflex_ilk_0_example_design.
Talahanayan 1. Interlaken (2nd Generation) IP Core Hardware Design Halample File Mga paglalarawan
Ang mga ito files ay nasaample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus na direktoryo.

File Mga pangalan	Paglalarawan
example_design.qpf	Proyekto ng Intel Quartus Prime file.
example_design.qsf	Mga setting ng proyekto ng Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Maaari mong kopyahin at baguhin para sa iyong sariling disenyo.
sysconsole_testbench.tcl	Pangunahing file para sa pag-access sa System Console

Talahanayan 2. Interlaken (2nd Generation) IP Core Testbench File Paglalarawan
Ito file nasaample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl na direktoryo.

File Pangalan	Paglalarawan
top_tb.sv	Nangungunang antas ng testbench file.

Talahanayan 3. nterlaken (2nd Generation) IP Core Testbench Scripts
Ang mga ito files ay nasaample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench na direktoryo.

File Pangalan	Paglalarawan
vcstest.sh	Ang script ng VCS upang patakbuhin ang testbench.
vlog_pro.do	Ang ModelSim SE o QuestaSim script upang patakbuhin ang testbench.
xcelium.sh	Ang Xcelium script upang patakbuhin ang testbench.

1.3. Disenyo ng Hardware Halample Mga Bahagi
Ang exampAng disenyo ay nag-uugnay sa sistema at PLL reference na mga orasan at mga kinakailangang bahagi ng disenyo. Ang exampKino-configure ng disenyo ang IP core sa internal loopback mode at bumubuo ng mga packet sa IP core TX user data transfer interface. Ipinapadala ng IP core ang mga packet na ito sa internal loopback path sa pamamagitan ng transceiver.
Matapos matanggap ng IP core receiver ang mga packet sa loopback path, pinoproseso nito ang mga Interlaken packet at ipinapadala ang mga ito sa interface ng paglilipat ng data ng gumagamit ng RX. Ang exampSinusuri ng disenyo kung ang mga packet na natanggap at ipinadala ay tumutugma.
Yung hardware exampKasama sa disenyo ang mga panlabas na PLL. Maaari mong suriin ang malinaw na teksto files sa view sampang code na nagpapatupad ng isang posibleng paraan para ikonekta ang mga panlabas na PLL sa Interlaken (2nd Generation) FPGA IP.
Ang Interlaken (2nd Generation) na disenyo ng hardware halampKasama sa le ang mga sumusunod na sangkap:

1. Interlaken (2nd Generation) FPGA IP
2. Packet Generator at Packet Checker
3. JTAG controller na nakikipag-ugnayan sa System Console. Nakikipag-ugnayan ka sa lohika ng kliyente sa pamamagitan ng System Console.

Figure 4. Interlaken (2nd Generation) Hardware Design Halample High Level Block Diagram para sa E-tile NRZ Mode Variations

Ang Interlaken (2nd Generation) na disenyo ng hardware halampAng na nagta-target ng mga pagkakaiba-iba ng E-tile na PAM4 mode ay nangangailangan ng karagdagang clock mac_clkin na binubuo ng IO PLL. Dapat gamitin ng PLL na ito ang parehong reference na orasan na nagtutulak sa pll_ref_clk.

Figure 5. Interlaken (2nd Generation) Hardware Design Halampang Mataas na Antas
Block Diagram para sa E-tile PAM4 Mode Variations

Para sa mga variation ng E-tile na PAM4 mode, kapag pinagana mo ang Preserve unused transceiver channels para sa parameter ng PAM4, may idaragdag na karagdagang reference clock port (pll_ref_clk [1]). Ang port na ito ay dapat na hinihimok sa parehong frequency gaya ng tinukoy sa IP parameter editor (Reference clock frequency para sa mga napreserbang channel). Ang Panatilihin ang hindi nagamit na mga channel ng transceiver para sa PAM4 ay opsyonal. Ang pin at mga kaugnay na hadlang na itinalaga sa orasan na ito ay makikita sa QSF kapag pinili mo ang Intel Stratix® 10 o Intel Agilex development kit para sa pagbuo ng disenyo.
Para sa disenyo halampSa simulation, palaging tinutukoy ng testbench ang parehong dalas para sa pll_ref_clk[0] at pll_ref_clk[1].
Kaugnay na Impormasyon
Gabay sa Gumagamit ng Intel Agilex F-Series Transceiver-SoC Development Kit
1.4. Pagbuo ng Disenyo

Larawan 6. Pamamaraan

Sundin ang mga hakbang na ito upang mabuo ang hardware halampang disenyo at testbench:

1. Sa software ng Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Intel Quartus Prime, o i-click File ➤ Buksan ang Proyekto para magbukas ng kasalukuyang proyekto ng Intel Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
2. Tukuyin ang pamilya ng device na Agilex at piliin ang device para sa iyong disenyo.
3. Sa IP Catalog, hanapin at i-double click ang Interlaken (2nd Generation) Intel FPGA IP. Ang window ng Bagong IP Variant ay lilitaw.
4. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong custom na variation ng IP. Sine-save ng editor ng parameter ang mga setting ng variation ng IP sa a file pinangalanan .ip.
5. I-click ang OK. Lumilitaw ang editor ng parameter.
   Larawan 7. Halample Design Tab sa Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
7. Sa tab na PMA Adaptation, tukuyin ang mga parameter ng adaptation ng PMA kung plano mong gamitin ang PMA adaptation para sa iyong mga variation ng E-tile device.
   Opsyonal ang hakbang na ito:
   • Piliin ang Enable adaptation load soft IP na opsyon.
   Tandaan: Dapat mong paganahin ang opsyon na Paganahin ang Native PHY Debug Master Endpoint (NPDME) sa tab na IP kapag pinagana ang adaptasyon ng PMA.
   • Pumili ng PMA adaptation preset para sa PMA adaptation Select parameter.
   • I-click ang PMA Adaptation Preload para i-load ang inisyal at tuloy-tuloy na mga parameter ng adaptation.
   • Tukuyin ang bilang ng mga PMA configuration na susuportahan kapag maramihang PMA configurations ay pinagana gamit ang Number of PMA configuration parameter.
   • Piliin kung aling PMA configuration ang ilo-load o iimbak gamit ang Pumili ng PMA configuration na ilo-load o iimbak.
   • I-click ang I-load ang adaptation mula sa napiling PMA configuration para i-load ang napiling PMA configuration settings.
   Para sa karagdagang impormasyon tungkol sa mga parameter ng adaptation ng PMA, sumangguni sa E-tile Transceiver PHY User Guide.
8. Sa Exampsa tab na Disenyo, piliin ang opsyong Simulation para buuin ang testbench, at piliin ang opsyong Synthesis para buuin ang hardware exampang disenyo.
   Tandaan: Dapat kang pumili ng hindi bababa sa isa sa mga opsyon sa Simulation o Synthesis na bumubuo ng Halample Disenyo Files.
9. Para sa Generated HDL Format, ang Verilog lang ang available.
10. Para sa Target Development Kit piliin ang naaangkop na opsyon.
    Tandaan: Available lang ang opsyon ng Intel Agilex F-Series Transceiver SoC Development Kit kapag tinukoy ng iyong proyekto ang pangalan ng Intel Agilex device na nagsisimula sa AGFA012 o AGFA014. Kapag pinili mo ang opsyon sa Development Kit, ang mga pagtatalaga ng pin ay itatakda ayon sa numero ng bahagi ng device ng Intel Agilex Development Kit na AGFB014R24A2E2V at maaaring iba sa iyong napiling device. Kung balak mong subukan ang disenyo sa hardware sa ibang PCB, piliin ang No development kit na opsyon at gawin ang naaangkop na pin assignment sa .qsf file.
11. I-click ang Bumuo ng Halample Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
12. Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (uflex_ilk_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo.
13. I-click ang OK.

Kaugnay na Impormasyon

• Gabay sa Gumagamit ng Intel Agilex F-Series Transceiver-SoC Development Kit
• Gabay sa Gumagamit ng E-tile Transceiver PHY

1.5. Pagtulad sa Disenyo Halampang Testbench
Sumangguni sa Interlaken (2nd Generation) Hardware Design Halample High Level Block para sa E-tile NRZ Mode Variations at Interlaken (2nd Generation) Hardware Design Halample High Level Block para sa E-tile PAM4 Mode Variations block diagrams ng simulation testbench.

Larawan 8. Pamamaraan

Sundin ang mga hakbang na ito para gayahin ang testbench:

1. Sa command prompt, lumipat sa testbench simulation directory. Ang direktoryo ayample_installation_dir>/halample_design/ testbench para sa mga Intel Agilex device.
2. Patakbuhin ang simulation script para sa sinusuportahang simulator na gusto mo. Kino-compile at pinapatakbo ng script ang testbench sa simulator. Dapat suriin ng iyong script na tumutugma ang mga bilang ng SOP at EOP pagkatapos makumpleto ang simulation. Sumangguni sa talahanayan Mga Hakbang sa Pagpapatakbo ng Simulation.
   Talahanayan 4. Mga Hakbang sa Pagpapatakbo ng Simulation

   Simulator	Mga tagubilin
   ModelSim SE o QuestaSim	Sa command line, i-type ang -do vlog_pro.do. Kung mas gusto mong gayahin nang hindi inilalabas ang ModelSim GUI, i-type ang vsim -c -do vlog_pro.do
   VCS	Sa command line, i-type ang sh vcstest.sh
   Xcelium	Sa command line, i-type ang sh xcelium.sh

3. Pag-aralan ang mga resulta. Ang isang matagumpay na simulation ay nagpapadala at tumatanggap ng mga packet, at ipinapakita ang "Test PASSED".

Ang testbench para sa disenyo halampkinukumpleto ni le ang mga sumusunod na gawain:

• Pinapaandar ang Interlaken (2nd Generation) Intel FPGA IP.
• Nagpi-print ng katayuan ng PHY.
• Sinusuri ang metaframe synchronization (SYNC_LOCK) at salita (block) na mga hangganan (WORD_LOCK).
• Hinihintay na mai-lock at mai-align ang mga indibidwal na lane.
• Nagsisimulang magpadala ng mga packet.
• Sinusuri ang mga istatistika ng packet:
  — Mga error sa CRC24
  — Mga SOP
  — Mga EOP

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run sa Interlaken mode:
*******************************************
IMPORMASYON: Naghihintay na maihanay ang mga lane.
Ang lahat ng mga receiver lane ay nakahanay at handang tumanggap ng trapiko.
*****************************************************
*****************************************************
INFO: Simulan ang pagpapadala ng mga packet
*****************************************************
*****************************************************
INFO: Ihinto ang pagpapadala ng mga packet
*****************************************************
*****************************************************
INFO: Sinusuri ang mga istatistika ng packet
*****************************************************
Iniulat ang mga error sa CRC 24: 0
Mga SOP na ipinadala: 100
Mga EOP na ipinadala: 100
Mga SOP na natanggap: 100
Natanggap ang mga EOP: 100
Bilang ng error sa ECC: 0
*****************************************************
IMPORMASYON: PASSED ang pagsusulit
*****************************************************
Tandaan: Ang disenyo ng Interlaken halampAng simulation testbench ay nagpapadala ng 100 packet at tumatanggap ng 100 packet.
Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run sa Interlaken Look-aside mode:
Suriin ang TX at RX Counter na pantay o hindi.
———————————————————-
READ_MM: address 4000014 = 00000001.
———————————————————-
De-assert Counter pantay na bit.
———————————————————-
WRITE_MM: ang address 4000001 ay nakakakuha ng 00000001.
WRITE_MM: ang address 4000001 ay nakakakuha ng 00000000.
———————————————————-
RX_SOP COUNTER.
———————————————————-
READ_MM: address 400000c = 0000006a.
———————————————————-
RX_EOP COUNTER.
READ_MM: address 400000d = 0000006a.
———————————————————-
READ_MM: address 4000010 = 00000000.
———————————————————-
Ipakita ang Panghuling Ulat.
———————————————————-
0 Natukoy na Error
0 CRC24 error ang naiulat
106 SOP ang ipinadala
106 EOP ang ipinadala
106 SOP ang natanggap
106 EOP ang natanggap
———————————————————-
Tapusin ang Simulation
———————————————————-
LUMASA ANG PAGSUBOK
———————————————————-
Tandaan: Ang bilang ng mga packet (SOP at EOP) ay nag-iiba bawat lane sa Interlaken Lookaside design example simulation sampang output.
Kaugnay na Impormasyon
Disenyo ng Hardware HalampMga Bahagi sa pahina 6
1.6. Pag-compile at Pag-configure ng Disenyo Halampsa Hardware

Larawan 9. Pamamaraan

Upang mag-compile at magpatakbo ng isang demonstration test sa hardware halampang disenyo, sundin ang mga hakbang na ito:

1. Tiyaking hardware halampKumpleto na ang pagbuo ng disenyo.
2. Sa software ng Intel Quartus Prime Pro Edition, buksan ang proyekto ng Intel Quartus Primeample_installation_dir>/halample_design/quartus/ halample_design.qpf>.
3. Sa menu ng Pagproseso, i-click ang Start Compilation.
4. Pagkatapos ng matagumpay na compilation, isang .sof file ay magagamit sa iyong tinukoy na direktoryo.
   Sundin ang mga hakbang na ito upang i-program ang hardware halampAng disenyo sa Intel Agilex device:
5. Ikonekta ang Intel Agilex F-Series Transceiver-SoC Development Kit sa host computer.
   b. Ilunsad ang Clock Control na application, na bahagi ng development kit, at magtakda ng mga bagong frequency para sa design example. Nasa ibaba ang setting ng dalas sa application ng Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Itakda sa halaga ng pll_ref_clk (1) ayon sa iyong kinakailangan sa disenyo.
   c. Sa Tools menu, i-click ang Programmer.
   d. Sa Programmer, i-click ang Hardware Setup.
   e. Pumili ng isang programming device.
   f. Piliin at idagdag ang Intel Agilex F-Series Transceiver-SoC Development Kit kung saan makakakonekta ang iyong Intel Quartus Prime session.
   g. Tiyaking nakatakda ang Mode sa JTAG.
   h. Piliin ang Intel Agilex device at i-click ang Add Device. Nagpapakita ang Programmer ng block diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
   i. Sa row kasama ang iyong .sof, lagyan ng check ang kahon para sa .sof.
   j. Lagyan ng check ang kahon sa hanay ng Program/Configure.
   k. I-click ang Start.

Kaugnay na Impormasyon

• Pagprograma ng mga Intel FPGA Device sa pahina 0
• Pagsusuri at Pag-debug ng Mga Disenyo gamit ang System Console
• Gabay sa Gumagamit ng Intel Agilex F-Series Transceiver-SoC Development Kit

1.7. Pagsubok sa Disenyo ng Hardware Halample
Pagkatapos mong i-compile ang Interlaken (2nd Generation) Intel FPGA IP core design halampat i-configure ang iyong device, maaari mong gamitin ang System Console para i-program ang IP core at ang naka-embed na Native PHY IP core register nito.
Sundin ang mga hakbang na ito upang ilabas ang System Console at subukan ang disenyo ng hardware halample:

1. Sa software ng Intel Quartus Prime Pro Edition, sa Tools menu, i-click ang System Debugging Tools ➤ System Console.
2. Baguhin saample_installation_dir>halample_design/ hwtest na direktoryo.
3. Upang magbukas ng koneksyon sa JTAG master, i-type ang sumusunod na command: source sysconsole_testbench.tcl
4. Maaari mong i-on ang panloob na serial loopback mode gamit ang sumusunod na disenyo halample utos:
   a. stat: Nagpi-print ng pangkalahatang impormasyon sa katayuan.
   b. sys_reset: Nire-reset ang system.
   c. loop_on: Ino-on ang panloob na serial loopback.
   d. run_example_design: Pinapatakbo ang disenyo halample.
   Tandaan: Dapat mong patakbuhin ang loop_on command bago ang run_example_design command.
   Ang run_exampAng le_design ay nagpapatakbo ng mga sumusunod na command sa isang pagkakasunud-sunod:
   sys_reset->stat->gen_on->stat->gen_off.
   Tandaan: Kapag pinili mo ang opsyon na I-enable ang adaptation load soft IP, ang run_exampAng le_design command ay gumaganap ng paunang adaptation calibration sa RX side sa pamamagitan ng pagpapatakbo ng run_load_PMA_configuration command.
5. Maaari mong i-off ang panloob na serial loopback mode gamit ang sumusunod na disenyo halampang utos:
   a. loop_off: Ino-off ang panloob na serial loopback.
6. Maaari mong i-program ang IP core gamit ang sumusunod na karagdagang disenyo halample utos:
   a. gen_on: Pinapagana ang packet generator.
   b. gen_off: Hindi pinapagana ang packet generator.
   c. run_test_loop: Pinapatakbo ang pagsubok para sa beses para sa mga pagkakaiba-iba ng E-tile NRZ at PAM4.
   d. clear_err: Tinatanggal ang lahat ng malagkit na error bit.
   e. set_test_mode : Nagse-set up ng pagsubok na tumakbo sa isang partikular na mode.
   f. get_test_mode: Ini-print ang kasalukuyang mode ng pagsubok.
   g. set_burst_size : Itinatakda ang laki ng pagsabog sa bytes.
   h. get_burst_size: Nagpi-print ng impormasyon sa laki ng burst.

Ang matagumpay na pagsubok ay nagpi-print ng HW_TEST:PASS na mensahe. Nasa ibaba ang pamantayan sa pagpasa para sa isang test run:

• Walang mga error para sa CRC32, CRC24, at checker.
• Ang mga ipinadalang SOP at EOP ay dapat tumugma sa natanggap.

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na pagsubok na tumakbo sa Interlaken mode:
INFO: INFO: Itigil ang pagbuo ng mga pack
==== ULAT NG STATUS ====
TX KHz : 402813
RX KHz : 402813
Mga freq lock : 0x0000ff
TX PLL lock : 0x000001
I-align : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
word lock : 0x0000ff
lock ng pag-sync : 0x0000ff
Mga error sa CRC32: 0
Mga error sa CRC24: 0
Mga error sa checker: 0
Mga flag ng FIFO err : 0x000000
Mga SOP na ipinadala : 1087913770
Mga EOP na ipinadala : 1087913770
Mga SOP na natanggap : 1087913770
Mga natanggap na EOP : 1087913770
Naitama ang ECC : 0
Error sa ECC: 0
Lumipas ng 161 segundo mula noong powerup
HW_TEST : PASS
Ang matagumpay na pagsubok ay nagpi-print ng HW_TEST : PASS na mensahe. Nasa ibaba ang pamantayan sa pagpasa para sa isang test run:

• Walang mga error para sa CRC32, CRC24, at checker.
• Ang mga ipinadalang SOP at EOP ay dapat tumugma sa natanggap.

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na test run sa Interlaken Lookaside mode:
INFO: INFO: Itigil ang pagbuo ng mga pack
==== ULAT NG STATUS ====
TX KHz : 402813
RX KHz : 402812
Mga freq lock : 0x000fff
TX PLL lock : 0x000001
I-align : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
word lock : 0x000fff
lock ng pag-sync : 0x000fff
Mga error sa CRC32: 0
Mga error sa CRC24: 0
Mga error sa checker: 0
Mga SOP na ipinadala : 461
Mga EOP na ipinadala : 461
Mga SOP na natanggap : 461
Mga natanggap na EOP : 461
Lumipas ng 171 segundo mula noong powerup
HW_TEST : PASS

Disenyo Halample Paglalarawan

Ang disenyo example ay nagpapakita ng mga pag-andar ng Interlaken IP core.
Kaugnay na Impormasyon
Interlaken (2nd Generation) FPGA IP User Guide
2.1. Disenyo Halample Pag-uugali
Upang subukan ang disenyo sa hardware, i-type ang mga sumusunod na command sa System Console::

1. Pinagmulan ang setup file:
   % pinagmulanample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Patakbuhin ang pagsubok:
   % run_example_design
3. Ang Interlaken (2nd Generation) na disenyo ng hardware halampkinukumpleto ni le ang mga sumusunod na hakbang:
   a. Nire-reset ang Interlaken (2nd Generation) IP.
   b. Kino-configure ang Interlaken (2nd Generation) IP sa internal loopback mode.
   c. Nagpapadala ng stream ng mga Interlaken packet na may paunang natukoy na data sa payload sa TX user data transfer interface ng IP core.
   d. Sinusuri ang natanggap na mga packet at iniuulat ang katayuan. Ang packet checker na kasama sa disenyo ng hardware halampNagbibigay ang le ng mga sumusunod na pangunahing kakayahan sa pagsuri ng packet:
   • Sinusuri kung tama ang ipinadalang packet sequence.
   • Tinitiyak na ang natanggap na data ay tumutugma sa inaasahang mga halaga sa pamamagitan ng pagtiyak na pareho ang simula ng packet (SOP) at pagtatapos ng packet (EOP) na mga bilang ay magkatugma habang ang data ay ipinapadala at natatanggap.

2.2. Mga Signal ng Interface
Talahanayan 5. Disenyo Halample Interface Signal

Pangalan ng Port	Direksyon	Lapad (Bits)	Paglalarawan
mgmt_clk	Input	1	Input ng orasan ng system. Ang dalas ng orasan ay dapat na 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-Ene	Reperensyang orasan ng transceiver. Nagmamaneho ng RX CDR PLL.

Pangalan ng Port	Direksyon	Lapad (Bits)	Paglalarawan
			Ang pll_ref_clk[1] ay magagamit lamang kapag pinagana mo Panatilihin ang hindi nagamit Tandaan: mga channel ng transceiver para sa PAM4 parameter sa mga variation ng IP ng E-tile na PAM4 mode.
rx_pin	Input	Bilang ng mga lane	Pin ng data ng Receiver SERDES.
tx_pin	Output	Bilang ng mga lane	Ipadala ang SERDES data pin.
rx_pin_n	Input	Bilang ng mga lane	Pin ng data ng Receiver SERDES. Available lang ang signal na ito sa mga variation ng device na E-tile PAM4 mode.
tx_pin_n	Output	Bilang ng mga lane	Ipadala ang SERDES data pin. Available lang ang signal na ito sa mga variation ng device na E-tile PAM4 mode.
mac_clk_pll_ref	Input	1	Ang signal na ito ay dapat na hinihimok ng isang PLL at dapat gamitin ang parehong mapagkukunan ng orasan na nagtutulak sa pll_ref_clk. Available lang ang signal na ito sa mga variation ng device na E-tile PAM4 mode.
usr_pb_reset_n	Input	1	Pag-reset ng system.

Kaugnay na Impormasyon
Mga Signal ng Interface
2.3. Magrehistro ng Mapa
Tandaan:

• Disenyo HalampAng register address ay nagsisimula sa 0x20** habang ang Interlaken IP core register address ay nagsisimula sa 0x10**.
• Access code: RO—Read Only, at RW—Read/Write.
• Binabasa ng system console ang disenyo halampNagrerehistro at nag-uulat ng katayuan ng pagsubok sa screen.

Talahanayan 6. Disenyo Halample Register Map para sa Interlaken Design Halample

Offset	Pangalan	Access	Paglalarawan
8'h00	Nakareserba
8'h01	Nakareserba
8'h02	Pag-reset ng system PLL	RO	Ang mga sumusunod na bit ay nagpapahiwatig ng kahilingan sa pag-reset ng system PLL at paganahin ang halaga: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Naka-align ang RX lane	RO	Isinasaad ang pagkakahanay ng RX lane.
8'h04	Naka-lock ang WORD	RO	[NUM_LANES–1:0] – Pagkilala sa mga hangganan ng salita (block).

(2) Kapag pinagana mo ang Panatilihin ang mga hindi nagamit na transceiver channel para sa parameter ng PAM4, isang karagdagang reference na port ng orasan ay idaragdag upang mapanatili ang hindi nagamit na PAM4 slave channel.

Offset	Pangalan	Access	Paglalarawan
8'h05	Naka-lock ang sync	RO	[NUM_LANES–1:0] – Pag-synchronize ng metaframe.
8'h06 - 8'h09	Bilang ng error sa CRC32	RO	Isinasaad ang bilang ng error sa CRC32.
8'h0A	Bilang ng error sa CRC24	RO	Isinasaad ang bilang ng error sa CRC24.
8'h0B	Overflow/Underflow signal	RO	Ang mga sumusunod na bit ay nagpapahiwatig: • Bit [3] – TX underflow signal • Bit [2] – TX overflow signal • Bit [1] – RX overflow signal
8'h0C	Bilang ng SOP	RO	Nagsasaad ng bilang ng SOP.
8'h0D	Bilang ng EOP	RO	Isinasaad ang bilang ng EOP
8'h0E	Bilang ng error	RO	Isinasaad ang bilang ng mga sumusunod na error: • Pagkawala ng pagkakahanay ng lane • Ilegal na control word • Ilegal na pattern ng pag-frame • Walang SOP o EOP indicator
8'h0F	send_data_mm_clk	RW	Sumulat ng 1 hanggang bit [0] upang paganahin ang signal ng generator.
8'h10	Error sa checker		Ipinapahiwatig ang error sa checker. (SOP data error, Channel number error, at PLD data error)
8'h11	System PLL lock	RO	Ang bit [0] ay nagpapahiwatig ng PLL lock indication.
8'h14	Bilang ng TX SOP	RO	Nagsasaad ng bilang ng SOP na nabuo ng packet generator.
8'h15	Bilang ng TX EOP	RO	Isinasaad ang bilang ng EOP na nabuo ng packet generator.
8'h16	Tuloy-tuloy na pakete	RW	Sumulat ng 1 hanggang bit [0] upang paganahin ang tuluy-tuloy na packet.
8'h39	Bilang ng error sa ECC	RO	Isinasaad ang bilang ng mga error sa ECC.
8'h40	Itinama ng ECC ang bilang ng error	RO	Isinasaad ang bilang ng mga naitama na error sa ECC.

Talahanayan 7. Disenyo Halample Register Map para sa Interlaken Look-aside Design Halample
Gamitin ang register map na ito kapag nabuo mo ang design example na may Enable Interlaken Look-aside mode parameter na naka-on.

Offset	Pangalan	Access	Paglalarawan
8'h00	Nakareserba
8'h01	Counter reset	RO	Sumulat ng 1 hanggang bit [0] upang i-clear ang TX at RX counter ng pantay na bit.
8'h02	Pag-reset ng system PLL	RO	Ang mga sumusunod na bit ay nagpapahiwatig ng kahilingan sa pag-reset ng system PLL at paganahin ang halaga: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Naka-align ang RX lane	RO	Isinasaad ang pagkakahanay ng RX lane.
8'h04	Naka-lock ang WORD	RO	[NUM_LANES–1:0] – Pagkilala sa mga hangganan ng salita (block).
8'h05	Naka-lock ang sync	RO	[NUM_LANES–1:0] – Pag-synchronize ng metaframe.
8'h06 - 8'h09	Bilang ng error sa CRC32	RO	Isinasaad ang bilang ng error sa CRC32.
8'h0A	Bilang ng error sa CRC24	RO	Isinasaad ang bilang ng error sa CRC24.

Offset	Pangalan	Access	Paglalarawan
8'h0B	Nakareserba
8'h0C	Bilang ng SOP	RO	Nagsasaad ng bilang ng SOP.
8'h0D	Bilang ng EOP	RO	Isinasaad ang bilang ng EOP
8'h0E	Bilang ng error	RO	Isinasaad ang bilang ng mga sumusunod na error: • Pagkawala ng pagkakahanay ng lane • Ilegal na control word • Ilegal na pattern ng pag-frame • Walang SOP o EOP indicator
8'h0F	send_data_mm_clk	RW	Sumulat ng 1 hanggang bit [0] upang paganahin ang signal ng generator.
8'h10	Error sa checker	RO	Ipinapahiwatig ang error sa checker. (SOP data error, Channel number error, at PLD data error)
8'h11	System PLL lock	RO	Ang bit [0] ay nagpapahiwatig ng PLL lock indication.
8'h13	Bilang ng latency	RO	Isinasaad ang bilang ng latency.
8'h14	Bilang ng TX SOP	RO	Nagsasaad ng bilang ng SOP na nabuo ng packet generator.
8'h15	Bilang ng TX EOP	RO	Isinasaad ang bilang ng EOP na nabuo ng packet generator.
8'h16	Tuloy-tuloy na pakete	RO	Sumulat ng 1 hanggang bit [0] upang paganahin ang tuluy-tuloy na packet.
8'h17	TX at RX counter ay pantay	RW	Isinasaad ang TX at RX counter ay pantay.
8'h23	Paganahin ang latency	WO	Sumulat ng 1 hanggang bit [0] upang paganahin ang pagsukat ng latency.
8'h24	Handa na ang latency	RO	Isinasaad na handa na ang pagsukat ng latency.

Interlaken (2nd Generation) Intel Agilex FPGA IP Design Halample User Guide Archives

Para sa pinakabago at nakaraang mga bersyon ng gabay sa gumagamit na ito, sumangguni sa Interlaken (ika-2 Generation) Intel Agilex FPGA IP Design Halample Gabay sa Gumagamit bersyon ng HTML. Piliin ang bersyon at i-click ang I-download. Kung hindi nakalista ang isang IP o bersyon ng software, nalalapat ang gabay sa gumagamit para sa nakaraang bersyon ng IP o software.
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.

Kasaysayan ng Pagbabago ng Dokumento para sa Interlaken (2nd Generation) Intel Agilex FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2022.08.03	21.3	20.0.1	Inayos ang OPN ng device para sa Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Nagdagdag ng suporta para sa QuestaSim simulator. • Inalis ang suporta para sa NCSim simulator.
2021.02.24	20.4	20.0.1	• Nagdagdag ng impormasyon tungkol sa pag-iingat ng hindi nagamit na transceiver channel para sa PAM4 sa seksyong: Hardware Design Halample Mga Bahagi. • Idinagdag ang pll_ref_clk[1] paglalarawan ng signal sa seksyong: Interface Signals.
2020.12.14	20.4	20.0.0	• Na-update sample hardware test output para sa Interlaken mode at Interlaken Look-aside mode sa seksyong Pagsubok sa Hardware Design Halample. • Na-update na mapa ng rehistro para sa Interlaken Look-aside na disenyo halampsa seksyong Magrehistro ng Mapa. • Nagdagdag ng pumasa na pamantayan para sa matagumpay na hardware test run sa seksyong Pagsubok sa Hardware Design Halample.
2020.10.16	20.2	19.3.0	Nawastong utos na patakbuhin ang paunang adaptation calibration sa RX side sa Pagsubok sa Hardware Design Halampang seksyon.
2020.06.22	20.2	19.3.0	• Ang disenyo halampAng le ay magagamit para sa Interlaken Look-side mode. • Pagsubok sa hardware ng disenyo halampAvailable ang le para sa mga variation ng Intel Agilex device. • Idinagdag na Larawan: High-level Block Diagram para sa Interlaken (2nd Generation) Design Halample. • Na-update ang mga sumusunod na seksyon: – Mga Kinakailangan sa Hardware at Software – Istraktura ng Direktoryo • Binago ang mga sumusunod na numero upang isama ang Interlaken Look-aside na nauugnay na update: – Larawan: Interlaken (2nd Generation) Hardware Design Halample Mataas Level Block Diagram para sa E-tile NRZ Mode Variations – Larawan: Interlaken (2nd Generation) Hardware Design Halample High Level Block Diagram para sa E-tile na PAM4 Mode Variations • Na-update na Larawan: IP Parameter Editor. • Nagdagdag ng impormasyon tungkol sa mga setting ng dalas sa application ng pagkontrol ng orasan sa seksyong Pag-compile at Pag-configure ng Disenyo Halampsa Hardware.

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
			• Nagdagdag ng mga test run na output para sa Interlaken Look-side sa mga sumusunod na seksyon: – Gayahin ang Disenyo Halampang Testbench – Pagsubok sa Disenyo ng Hardware Halample • Idinagdag kasunod ng mga bagong signal sa seksyong Interface Signals: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Nagdagdag ng mapa ng rehistro para sa Interlaken Look-aside na disenyo halample in section: Register Map.
2019.09.30	19.3	19.2.1	Inalis ang clk100. Ang mgmt_clk ay nagsisilbing reference na orasan sa IO PLL sa mga sumusunod: • Larawan: Interlaken (2nd Generation) Hardware Design Halample High Level Block Diagram para sa E-tile NRZ Mode Variations. • Larawan: Interlaken (2nd Generation) Hardware Design Halampang High Level Block Diagram para sa E-tile PAM4 Mode Variations.
2019.07.01	19.2	19.2	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
ISO
9001:2015
Nakarehistro
Interlaken (2nd Generation) Intel® Agilex™ FPGA IP Design Halample Gabay sa Gumagamit

Online na Bersyon
Magpadala ng Feedback
ID: 683800
UG-20239
Bersyon: 2022.08.03

Mga Dokumento / Mga Mapagkukunan

intel Interlaken (2nd Generation) Agilex FPGA IP Design Halample [pdf] Gabay sa Gumagamit Interlaken 2nd Generation Agilex FPGA IP Design Halample, Interlaken, 2nd Generation Agilex FPGA IP Design Halample, Agilex FPGA IP Design Halample, IP Design Halample

Mga sanggunian

• User Manual