intel ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel ®
ਐਜੀਲੈਕਸ™ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample
ਯੂਜ਼ਰ ਗਾਈਡ

ਸਮੱਗਰੀ ਓਹਲੇ

1 ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ

2 ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵੇਰਵਾ

3 ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

4 ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

5 ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

5.1 ਹਵਾਲੇ

6 ਸੰਬੰਧਿਤ ਪੋਸਟਾਂ

ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) FPGA IP ਕੋਰ ਇੱਕ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟਬੈਂਚ ਅਤੇ ਇੱਕ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈample ਜੋ ਕੰਪਾਇਲੇਸ਼ਨ ਅਤੇ ਹਾਰਡਵੇਅਰ ਟੈਸਟਿੰਗ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਦੇ ਹੋ ਤਾਂ ਸਾਬਕਾample, ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਆਟੋਮੈਟਿਕਲੀ ਬਣਾਉਂਦਾ ਹੈ fileਹਾਰਡਵੇਅਰ ਵਿੱਚ ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ, ਕੰਪਾਇਲ ਅਤੇ ਜਾਂਚ ਕਰਨ ਲਈ ਜ਼ਰੂਰੀ ਹੈ। ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਫੀਚਰ ਲਈ ਵੀ ਉਪਲਬਧ ਹੈ।
ਟੈਸਟਬੈਂਚ ਅਤੇ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਈ-ਟਾਈਲ ਡਿਵਾਈਸਾਂ ਲਈ NRZ ਅਤੇ PAM4 ਮੋਡ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ। ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਐਫਪੀਜੀਏ ਆਈਪੀ ਕੋਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਤਿਆਰ ਕਰਦਾ ਹੈampਲੇਨਾਂ ਅਤੇ ਡੇਟਾ ਦਰਾਂ ਦੀ ਗਿਣਤੀ ਦੇ ਸਾਰੇ ਸਮਰਥਿਤ ਸੰਜੋਗਾਂ ਲਈ les.

ਚਿੱਤਰ 1. ਡਿਜ਼ਾਈਨ ਲਈ ਵਿਕਾਸ ਦੇ ਪੜਾਅ ਸਾਬਕਾample

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਆਈਪੀ ਕੋਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਹੇਠ ਲਿਖੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਸਮਰਥਨ ਕਰਦਾ ਹੈ:

ਅੰਦਰੂਨੀ TX ਤੋਂ RX ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਮੋਡ

ਆਟੋਮੈਟਿਕਲੀ ਸਥਿਰ ਆਕਾਰ ਦੇ ਪੈਕੇਟ ਤਿਆਰ ਕਰਦਾ ਹੈ
ਬੁਨਿਆਦੀ ਪੈਕੇਟ ਜਾਂਚ ਸਮਰੱਥਾਵਾਂ

ਰੀ-ਟੈਸਟਿੰਗ ਦੇ ਉਦੇਸ਼ ਲਈ ਡਿਜ਼ਾਈਨ ਨੂੰ ਰੀਸੈਟ ਕਰਨ ਲਈ ਸਿਸਟਮ ਕੰਸੋਲ ਦੀ ਵਰਤੋਂ ਕਰਨ ਦੀ ਸਮਰੱਥਾ
PMA ਅਨੁਕੂਲਨ

ਚਿੱਤਰ 2. ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਡਿਜ਼ਾਈਨ ਲਈ ਉੱਚ-ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ Example

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਰੀਲੀਜ਼ ਨੋਟਸ

1.1 ਹਾਰਡਵੇਅਰ ਅਤੇ ਸਾਫਟਵੇਅਰ ਲੋੜਾਂ
ਸਾਬਕਾ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈample design, ਹੇਠ ਦਿੱਤੇ ਹਾਰਡਵੇਅਰ ਅਤੇ ਸੌਫਟਵੇਅਰ ਦੀ ਵਰਤੋਂ ਕਰੋ:

Intel® Prime Pro Edition ਸਾਫਟਵੇਅਰ ਵਰਜਨ 21.3

ਸਿਸਟਮ ਕੰਸੋਲ
ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰ:
- ਸੀਮੇਂਸ* ਈਡੀਏ ਮਾਡਲਸਿਮ* SE ਜਾਂ ਕੁਏਸਟਾਸਿਮ*
- ਸਿਨੋਪਸਿਸ * VCS*
- ਕੈਡੈਂਸ * ਐਕਸਸੀਲੀਅਮ *

Intel Agilex® Quartus™ F-ਸੀਰੀਜ਼ ਟ੍ਰਾਂਸਸੀਵਰ-SoC ਵਿਕਾਸ ਕਿੱਟ (AGFB014R24A2E2V)

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
Intel Agilex F-Series Transceiver-SoC ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਯੂਜ਼ਰ ਗਾਈਡ
1.2 ਡਾਇਰੈਕਟਰੀ ਬਣਤਰ
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਆਈਪੀ ਕੋਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample file ਡਾਇਰੈਕਟਰੀਆਂ ਵਿੱਚ ਹੇਠ ਲਿਖੀਆਂ ਤਿਆਰ ਕੀਤੀਆਂ ਹਨ fileਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ sample.
ਚਿੱਤਰ 3. ਉਤਪੰਨ ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਸਾਬਕਾ ਦੀ ਡਾਇਰੈਕਟਰੀ ਬਣਤਰampਲੇ ਡਿਜ਼ਾਇਨ

ਹਾਰਡਵੇਅਰ ਕੌਂਫਿਗਰੇਸ਼ਨ, ਸਿਮੂਲੇਸ਼ਨ, ਅਤੇ ਟੈਸਟ files ਵਿੱਚ ਸਥਿਤ ਹਨample_installation_dir>/uflex_ilk_0_example_design.
ਸਾਰਣੀ 1. ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) IP ਕੋਰ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample File ਵਰਣਨ
ਇਹ files ਵਿੱਚ ਹਨample_installation_dir>/uflex_ilk_0_example_design/ ਸਾਬਕਾample_design/quartus ਡਾਇਰੈਕਟਰੀ।

File ਨਾਮ	ਵਰਣਨ
example_design.qpf	Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ file.
example_design.qsf	Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਸੈਟਿੰਗਾਂ file
example_design.sdc ਜੇtag_time_template.sdc	Synopsys ਡਿਜ਼ਾਈਨ ਪਾਬੰਦੀ file. ਤੁਸੀਂ ਆਪਣੇ ਖੁਦ ਦੇ ਡਿਜ਼ਾਈਨ ਲਈ ਕਾਪੀ ਅਤੇ ਸੋਧ ਸਕਦੇ ਹੋ।
sysconsole_testbench.tcl	ਮੁੱਖ file ਸਿਸਟਮ ਕੰਸੋਲ ਨੂੰ ਐਕਸੈਸ ਕਰਨ ਲਈ

ਸਾਰਣੀ 2. ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) IP ਕੋਰ ਟੈਸਟਬੈਂਚ File ਵਰਣਨ
ਇਹ file ਵਿੱਚ ਹੈample_installation_dir>/uflex_ilk_0_example_design/ ਸਾਬਕਾample_design/rtl ਡਾਇਰੈਕਟਰੀ.

File ਨਾਮ	ਵਰਣਨ
top_tb.sv	ਸਿਖਰ-ਪੱਧਰੀ ਟੈਸਟਬੈਂਚ file.

ਸਾਰਣੀ 3. nterlaken (ਦੂਜੀ ਪੀੜ੍ਹੀ) IP ਕੋਰ ਟੈਸਟਬੈਂਚ ਸਕ੍ਰਿਪਟਾਂ
ਇਹ files ਵਿੱਚ ਹਨample_installation_dir>/uflex_ilk_0_example_design/ ਸਾਬਕਾample_design/testbench ਡਾਇਰੈਕਟਰੀ।

File ਨਾਮ	ਵਰਣਨ
vcstest.sh	ਟੈਸਟਬੈਂਚ ਨੂੰ ਚਲਾਉਣ ਲਈ VCS ਸਕ੍ਰਿਪਟ।
vlog_pro.do	ਟੈਸਟਬੈਂਚ ਨੂੰ ਚਲਾਉਣ ਲਈ ਮਾਡਲਸਿਮ SE ਜਾਂ QuestaSim ਸਕ੍ਰਿਪਟ।
xcelium.sh	ਟੈਸਟਬੈਂਚ ਨੂੰ ਚਲਾਉਣ ਲਈ Xcelium ਸਕ੍ਰਿਪਟ।

1.3 ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਭਾਗ
ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਸਿਸਟਮ ਅਤੇ PLL ਸੰਦਰਭ ਘੜੀਆਂ ਅਤੇ ਲੋੜੀਂਦੇ ਡਿਜ਼ਾਈਨ ਭਾਗਾਂ ਨੂੰ ਜੋੜਦਾ ਹੈ। ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਅੰਦਰੂਨੀ ਲੂਪਬੈਕ ਮੋਡ ਵਿੱਚ IP ਕੋਰ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰਦਾ ਹੈ ਅਤੇ IP ਕੋਰ TX ਉਪਭੋਗਤਾ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਇੰਟਰਫੇਸ 'ਤੇ ਪੈਕੇਟ ਤਿਆਰ ਕਰਦਾ ਹੈ। IP ਕੋਰ ਇਹਨਾਂ ਪੈਕੇਟਾਂ ਨੂੰ ਟ੍ਰਾਂਸਸੀਵਰ ਰਾਹੀਂ ਅੰਦਰੂਨੀ ਲੂਪਬੈਕ ਮਾਰਗ 'ਤੇ ਭੇਜਦਾ ਹੈ।
IP ਕੋਰ ਰੀਸੀਵਰ ਲੂਪਬੈਕ ਮਾਰਗ 'ਤੇ ਪੈਕੇਟ ਪ੍ਰਾਪਤ ਕਰਨ ਤੋਂ ਬਾਅਦ, ਇਹ ਇੰਟਰਲੇਕਨ ਪੈਕੇਟਾਂ ਦੀ ਪ੍ਰਕਿਰਿਆ ਕਰਦਾ ਹੈ ਅਤੇ ਉਹਨਾਂ ਨੂੰ RX ਉਪਭੋਗਤਾ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਇੰਟਰਫੇਸ 'ਤੇ ਪ੍ਰਸਾਰਿਤ ਕਰਦਾ ਹੈ। ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਜਾਂਚ ਕਰਦਾ ਹੈ ਕਿ ਪੈਕਟ ਪ੍ਰਾਪਤ ਕੀਤੇ ਅਤੇ ਪ੍ਰਸਾਰਿਤ ਕੀਤੇ ਗਏ ਹਨ।
ਹਾਰਡਵੇਅਰ ਸਾਬਕਾample ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਬਾਹਰੀ PLL ਸ਼ਾਮਲ ਹਨ। ਤੁਸੀਂ ਸਪਸ਼ਟ ਟੈਕਸਟ ਦੀ ਜਾਂਚ ਕਰ ਸਕਦੇ ਹੋ files ਨੂੰ view sample ਕੋਡ ਜੋ ਬਾਹਰੀ PLLs ਨੂੰ ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਜਨਰੇਸ਼ਨ) FPGA IP ਨਾਲ ਜੋੜਨ ਲਈ ਇੱਕ ਸੰਭਵ ਢੰਗ ਲਾਗੂ ਕਰਦਾ ਹੈ।
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿੱਚ ਹੇਠ ਲਿਖੇ ਭਾਗ ਸ਼ਾਮਲ ਹਨ:

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) FPGA IP

ਪੈਕੇਟ ਜੇਨਰੇਟਰ ਅਤੇ ਪੈਕੇਟ ਚੈਕਰ
JTAG ਕੰਟਰੋਲਰ ਜੋ ਸਿਸਟਮ ਕੰਸੋਲ ਨਾਲ ਸੰਚਾਰ ਕਰਦਾ ਹੈ। ਤੁਸੀਂ ਸਿਸਟਮ ਕੰਸੋਲ ਰਾਹੀਂ ਕਲਾਇੰਟ ਤਰਕ ਨਾਲ ਸੰਚਾਰ ਕਰਦੇ ਹੋ।

ਚਿੱਤਰ 4. ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਈ-ਟਾਈਲ NRZ ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਉੱਚ ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਜੋ ਇੱਕ E-ਟਾਈਲ PAM4 ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਨੂੰ ਨਿਸ਼ਾਨਾ ਬਣਾਉਂਦਾ ਹੈ ਉਸ ਲਈ ਇੱਕ ਵਾਧੂ ਘੜੀ ਮੈਕ_ਕਲਕਿਨ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ ਜੋ IO PLL ਤਿਆਰ ਕਰਦਾ ਹੈ। ਇਸ PLL ਨੂੰ ਉਹੀ ਹਵਾਲਾ ਘੜੀ ਵਰਤਣੀ ਚਾਹੀਦੀ ਹੈ ਜੋ pll_ref_clk ਨੂੰ ਚਲਾਉਂਦੀ ਹੈ।

ਚਿੱਤਰ 5. ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਉੱਚ ਪੱਧਰੀ
ਈ-ਟਾਈਲ PAM4 ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਬਲਾਕ ਚਿੱਤਰ

ਈ-ਟਾਈਲ PAM4 ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ, ਜਦੋਂ ਤੁਸੀਂ PAM4 ਪੈਰਾਮੀਟਰ ਲਈ ਨਾ-ਵਰਤੇ ਟਰਾਂਸੀਵਰ ਚੈਨਲਾਂ ਨੂੰ ਸੁਰੱਖਿਅਤ ਰੱਖਣ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦੇ ਹੋ, ਤਾਂ ਇੱਕ ਵਾਧੂ ਹਵਾਲਾ ਘੜੀ ਪੋਰਟ ਜੋੜਿਆ ਜਾਂਦਾ ਹੈ (pll_ref_clk [1])। ਇਹ ਪੋਰਟ ਉਸੇ ਹੀ ਬਾਰੰਬਾਰਤਾ 'ਤੇ ਚਲਾਇਆ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ ਜਿਵੇਂ ਕਿ IP ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ (ਰੱਖਿਅਤ ਚੈਨਲਾਂ ਲਈ ਹਵਾਲਾ ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ) ਵਿੱਚ ਪਰਿਭਾਸ਼ਿਤ ਕੀਤਾ ਗਿਆ ਹੈ। PAM4 ਲਈ ਨਾ ਵਰਤੇ ਟਰਾਂਸੀਵਰ ਚੈਨਲਾਂ ਨੂੰ ਸੁਰੱਖਿਅਤ ਰੱਖੋ ਵਿਕਲਪਿਕ ਹੈ। ਜਦੋਂ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਬਣਾਉਣ ਲਈ Intel Stratix® 10 ਜਾਂ Intel Agilex ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਦੀ ਚੋਣ ਕਰਦੇ ਹੋ ਤਾਂ ਇਸ ਘੜੀ ਨੂੰ ਨਿਰਧਾਰਤ ਕੀਤਾ ਗਿਆ ਪਿੰਨ ਅਤੇ ਸੰਬੰਧਿਤ ਰੁਕਾਵਟਾਂ QSF ਵਿੱਚ ਦਿਖਾਈ ਦਿੰਦੀਆਂ ਹਨ।
ਡਿਜ਼ਾਈਨ ਲਈ ਸਾਬਕਾample ਸਿਮੂਲੇਸ਼ਨ, ਟੈਸਟਬੈਂਚ ਹਮੇਸ਼ਾ pll_ref_clk[0] ਅਤੇ pll_ref_clk[1] ਲਈ ਇੱਕੋ ਵਾਰਵਾਰਤਾ ਨੂੰ ਪਰਿਭਾਸ਼ਿਤ ਕਰਦਾ ਹੈ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
Intel Agilex F-Series Transceiver-SoC ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਯੂਜ਼ਰ ਗਾਈਡ
1.4 ਡਿਜ਼ਾਈਨ ਤਿਆਰ ਕਰਨਾ

ਚਿੱਤਰ 6. ਵਿਧੀ

ਹਾਰਡਵੇਅਰ ਐਕਸ ਬਣਾਉਣ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋample ਡਿਜ਼ਾਈਨ ਅਤੇ ਟੈਸਟਬੈਂਚ:

Intel Quartus Prime Pro Edition ਸਾਫਟਵੇਅਰ ਵਿੱਚ, ਕਲਿੱਕ ਕਰੋ File ➤ ਨਵਾਂ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਬਣਾਉਣ ਲਈ ਨਵਾਂ ਪ੍ਰੋਜੈਕਟ ਵਿਜ਼ਾਰਡ, ਜਾਂ ਕਲਿੱਕ ਕਰੋ File ➤ ਇੱਕ ਮੌਜੂਦਾ Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਖੋਲ੍ਹਣ ਲਈ ਓਪਨ ਪ੍ਰੋਜੈਕਟ। ਵਿਜ਼ਾਰਡ ਤੁਹਾਨੂੰ ਇੱਕ ਡਿਵਾਈਸ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ ਪੁੱਛਦਾ ਹੈ।
ਡਿਵਾਈਸ ਫੈਮਿਲੀ Agilex ਨੂੰ ਨਿਰਧਾਰਤ ਕਰੋ ਅਤੇ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਲਈ ਡਿਵਾਈਸ ਚੁਣੋ।
ਆਈਪੀ ਕੈਟਾਲਾਗ ਵਿੱਚ, ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਨੂੰ ਲੱਭੋ ਅਤੇ ਦੋ ਵਾਰ ਕਲਿੱਕ ਕਰੋ। ਨਵਾਂ IP ਵੇਰੀਐਂਟ ਵਿੰਡੋ ਦਿਖਾਈ ਦਿੰਦੀ ਹੈ।
ਇੱਕ ਉੱਚ-ਪੱਧਰ ਦਾ ਨਾਮ ਦਿਓ ਤੁਹਾਡੀ ਕਸਟਮ IP ਪਰਿਵਰਤਨ ਲਈ। ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ IP ਪਰਿਵਰਤਨ ਸੈਟਿੰਗਾਂ ਨੂੰ ਏ ਵਿੱਚ ਸੁਰੱਖਿਅਤ ਕਰਦਾ ਹੈ file ਨਾਮ ਦਿੱਤਾ ਗਿਆ .ਆਈ.ਪੀ.
ਕਲਿਕ ਕਰੋ ਠੀਕ ਹੈ. ਪੈਰਾਮੀਟਰ ਐਡੀਟਰ ਦਿਸਦਾ ਹੈ।
ਚਿੱਤਰ 7. ਸਾਬਕਾampਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਇੰਟੇਲ FPGA IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਵਿੱਚ le ਡਿਜ਼ਾਈਨ ਟੈਬ
IP ਟੈਬ 'ਤੇ, ਆਪਣੇ IP ਕੋਰ ਪਰਿਵਰਤਨ ਲਈ ਮਾਪਦੰਡ ਨਿਰਧਾਰਤ ਕਰੋ।
PMA ਅਨੁਕੂਲਨ ਟੈਬ 'ਤੇ, PMA ਅਨੁਕੂਲਨ ਮਾਪਦੰਡਾਂ ਨੂੰ ਨਿਸ਼ਚਿਤ ਕਰੋ ਜੇਕਰ ਤੁਸੀਂ ਆਪਣੇ ਈ-ਟਾਈਲ ਡਿਵਾਈਸ ਭਿੰਨਤਾਵਾਂ ਲਈ PMA ਅਨੁਕੂਲਨ ਦੀ ਵਰਤੋਂ ਕਰਨ ਦੀ ਯੋਜਨਾ ਬਣਾ ਰਹੇ ਹੋ।
ਇਹ ਕਦਮ ਵਿਕਲਪਿਕ ਹੈ:
• ਅਨੁਕੂਲਨ ਲੋਡ ਸਾਫਟ IP ਵਿਕਲਪ ਨੂੰ ਸਮਰੱਥ ਕਰੋ ਚੁਣੋ।
ਨੋਟ: ਤੁਹਾਨੂੰ IP ਟੈਬ 'ਤੇ ਨੇਟਿਵ PHY ਡੀਬੱਗ ਮਾਸਟਰ ਐਂਡਪੁਆਇੰਟ (NPDME) ਵਿਕਲਪ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਣਾ ਚਾਹੀਦਾ ਹੈ ਜਦੋਂ PMA ਅਨੁਕੂਲਨ ਯੋਗ ਹੁੰਦਾ ਹੈ।
• PMA ਅਨੁਕੂਲਨ ਚੁਣੋ ਪੈਰਾਮੀਟਰ ਲਈ ਇੱਕ PMA ਅਨੁਕੂਲਨ ਪ੍ਰੀਸੈੱਟ ਚੁਣੋ।
• ਸ਼ੁਰੂਆਤੀ ਅਤੇ ਨਿਰੰਤਰ ਅਨੁਕੂਲਨ ਪੈਰਾਮੀਟਰਾਂ ਨੂੰ ਲੋਡ ਕਰਨ ਲਈ PMA ਅਨੁਕੂਲਨ ਪ੍ਰੀਲੋਡ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
• PMA ਸੰਰਚਨਾ ਪੈਰਾਮੀਟਰ ਦੀ ਸੰਖਿਆ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋਏ ਇੱਕ ਤੋਂ ਵੱਧ PMA ਸੰਰਚਨਾ ਸਮਰੱਥ ਹੋਣ 'ਤੇ ਸਮਰਥਨ ਕਰਨ ਲਈ PMA ਸੰਰਚਨਾਵਾਂ ਦੀ ਸੰਖਿਆ ਨਿਰਧਾਰਤ ਕਰੋ।
• ਲੋਡ ਕਰਨ ਜਾਂ ਸਟੋਰ ਕਰਨ ਲਈ PMA ਕੌਂਫਿਗਰੇਸ਼ਨ ਚੁਣੋ।
• ਚੁਣੀਆਂ ਗਈਆਂ PMA ਸੰਰਚਨਾ ਸੈਟਿੰਗਾਂ ਨੂੰ ਲੋਡ ਕਰਨ ਲਈ ਚੁਣੀ ਹੋਈ PMA ਸੰਰਚਨਾ ਤੋਂ ਲੋਡ ਅਨੁਕੂਲਨ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
PMA ਅਨੁਕੂਲਨ ਪੈਰਾਮੀਟਰਾਂ ਬਾਰੇ ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, E-tile Transceiver PHY ਉਪਭੋਗਤਾ ਗਾਈਡ ਵੇਖੋ।
ਸਾਬਕਾ 'ਤੇampਡਿਜ਼ਾਇਨ ਟੈਬ 'ਤੇ, ਟੈਸਟਬੈਂਚ ਬਣਾਉਣ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਵਿਕਲਪ ਦੀ ਚੋਣ ਕਰੋ, ਅਤੇ ਹਾਰਡਵੇਅਰ ਐਕਸ ਜਨਰੇਟ ਕਰਨ ਲਈ ਸਿੰਥੇਸਿਸ ਵਿਕਲਪ ਦੀ ਚੋਣ ਕਰੋ।ample ਡਿਜ਼ਾਈਨ.
ਨੋਟ: ਤੁਹਾਨੂੰ ਸਿਮੂਲੇਸ਼ਨ ਜਾਂ ਸਿੰਥੇਸਿਸ ਵਿਕਲਪਾਂ ਵਿੱਚੋਂ ਘੱਟੋ-ਘੱਟ ਇੱਕ ਦੀ ਚੋਣ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈampਲੇ ਡਿਜ਼ਾਇਨ Files.
ਤਿਆਰ ਕੀਤੇ HDL ਫਾਰਮੈਟ ਲਈ, ਸਿਰਫ਼ ਵੇਰੀਲੌਗ ਉਪਲਬਧ ਹੈ।
ਟਾਰਗੇਟ ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਲਈ ਉਚਿਤ ਵਿਕਲਪ ਚੁਣੋ।
ਨੋਟ: Intel Agilex F-Series Transceiver SoC ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਵਿਕਲਪ ਤਾਂ ਹੀ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਤੁਹਾਡਾ ਪ੍ਰੋਜੈਕਟ AGFA012 ਜਾਂ AGFA014 ਨਾਲ ਸ਼ੁਰੂ ਹੋਣ ਵਾਲੇ Intel Agilex ਡਿਵਾਈਸ ਦਾ ਨਾਮ ਨਿਰਧਾਰਤ ਕਰਦਾ ਹੈ। ਜਦੋਂ ਤੁਸੀਂ ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਵਿਕਲਪ ਦੀ ਚੋਣ ਕਰਦੇ ਹੋ, ਤਾਂ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟਾਂ ਨੂੰ Intel Agilex ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਡਿਵਾਈਸ ਪਾਰਟ ਨੰਬਰ AGFB014R24A2E2V ਦੇ ਅਨੁਸਾਰ ਸੈੱਟ ਕੀਤਾ ਜਾਂਦਾ ਹੈ ਅਤੇ ਤੁਹਾਡੀ ਚੁਣੀ ਗਈ ਡਿਵਾਈਸ ਤੋਂ ਵੱਖ ਹੋ ਸਕਦਾ ਹੈ। ਜੇਕਰ ਤੁਸੀਂ ਕਿਸੇ ਵੱਖਰੇ PCB 'ਤੇ ਹਾਰਡਵੇਅਰ 'ਤੇ ਡਿਜ਼ਾਈਨ ਦੀ ਜਾਂਚ ਕਰਨ ਦਾ ਇਰਾਦਾ ਰੱਖਦੇ ਹੋ, ਤਾਂ ਕੋਈ ਵਿਕਾਸ ਕਿੱਟ ਵਿਕਲਪ ਨਹੀਂ ਚੁਣੋ ਅਤੇ .qsf ਵਿੱਚ ਉਚਿਤ ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ ਬਣਾਓ। file.
ਜਨਰੇਟ ਐਕਸ 'ਤੇ ਕਲਿੱਕ ਕਰੋample ਡਿਜ਼ਾਈਨ. ਸਾਬਕਾ ਚੁਣੋample ਡਿਜ਼ਾਈਨ ਡਾਇਰੈਕਟਰੀ ਵਿੰਡੋ ਦਿਖਾਈ ਦਿੰਦੀ ਹੈ।
ਜੇਕਰ ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਨੂੰ ਸੋਧਣਾ ਚਾਹੁੰਦੇ ਹੋ ਤਾਂ ਸਾਬਕਾample ਡਾਇਰੈਕਟਰੀ ਮਾਰਗ ਜਾਂ ਡਿਸਪਲੇ ਕੀਤੇ ਡਿਫੌਲਟ ਤੋਂ ਨਾਮ (uflex_ilk_0_example_design), ਨਵੇਂ ਮਾਰਗ 'ਤੇ ਬ੍ਰਾਊਜ਼ ਕਰੋ ਅਤੇ ਨਵਾਂ ਡਿਜ਼ਾਈਨ ਐਕਸ ਟਾਈਪ ਕਰੋample ਡਾਇਰੈਕਟਰੀ ਦਾ ਨਾਮ.
ਕਲਿਕ ਕਰੋ ਠੀਕ ਹੈ.

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

Intel Agilex F-Series Transceiver-SoC ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਯੂਜ਼ਰ ਗਾਈਡ

ਈ-ਟਾਈਲ ਟ੍ਰਾਂਸਸੀਵਰ PHY ਉਪਭੋਗਤਾ ਗਾਈਡ

1.5 ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਨਾ ਸਾਬਕਾampਲੇ ਟੈਸਟਬੈਂਚ
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਐਕਸampਈ-ਟਾਈਲ NRZ ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਅਤੇ ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਲਈ ਉੱਚ ਪੱਧਰੀ ਬਲਾਕampe-ਟਾਈਲ PAM4 ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਉੱਚ ਪੱਧਰੀ ਬਲਾਕ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟਬੈਂਚ ਦੇ ਬਲਾਕ ਚਿੱਤਰ।

ਚਿੱਤਰ 8. ਵਿਧੀ

ਟੈਸਟਬੈਂਚ ਦੀ ਨਕਲ ਕਰਨ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:

ਕਮਾਂਡ ਪ੍ਰੋਂਪਟ 'ਤੇ, ਟੈਸਟਬੈਂਚ ਸਿਮੂਲੇਸ਼ਨ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਬਦਲੋ। ਡਾਇਰੈਕਟਰੀ ਹੈample_installation_dir>/example_design/ Intel Agilex ਡਿਵਾਈਸਾਂ ਲਈ testbench.

ਆਪਣੀ ਪਸੰਦ ਦੇ ਸਮਰਥਿਤ ਸਿਮੂਲੇਟਰ ਲਈ ਸਿਮੂਲੇਸ਼ਨ ਸਕ੍ਰਿਪਟ ਚਲਾਓ। ਸਕ੍ਰਿਪਟ ਸਿਮੂਲੇਟਰ ਵਿੱਚ ਟੈਸਟਬੈਂਚ ਨੂੰ ਕੰਪਾਇਲ ਕਰਦੀ ਹੈ ਅਤੇ ਚਲਾਉਂਦੀ ਹੈ। ਤੁਹਾਡੀ ਸਕ੍ਰਿਪਟ ਨੂੰ ਜਾਂਚ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ ਕਿ ਸਿਮੂਲੇਸ਼ਨ ਪੂਰਾ ਹੋਣ ਤੋਂ ਬਾਅਦ SOP ਅਤੇ EOP ਗਿਣਤੀ ਮੇਲ ਖਾਂਦੀ ਹੈ। ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਚਲਾਉਣ ਲਈ ਸਾਰਣੀ ਦੇ ਕਦਮ ਵੇਖੋ।
ਸਾਰਣੀ 4. ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਚਲਾਉਣ ਲਈ ਕਦਮ

ਸਿਮੂਲੇਟਰ	ਹਦਾਇਤਾਂ
ModelSim SE ਜਾਂ QuestaSim	ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਟਾਈਪ ਕਰੋ -do vlog_pro.do. ਜੇਕਰ ਤੁਸੀਂ ModelSim GUI ਨੂੰ ਪੇਸ਼ ਕੀਤੇ ਬਿਨਾਂ ਸਿਮੂਲੇਟ ਕਰਨਾ ਪਸੰਦ ਕਰਦੇ ਹੋ, ਤਾਂ ਟਾਈਪ ਕਰੋ vsim -c -do vlog_pro.do
ਵੀ.ਸੀ.ਐਸ	ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਟਾਈਪ ਕਰੋ sh vcstest.sh
ਐਕਸੇਲੀਅਮ	ਕਮਾਂਡ ਲਾਈਨ ਵਿੱਚ, ਟਾਈਪ ਕਰੋ sh xcelium.sh

ਨਤੀਜਿਆਂ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰੋ। ਇੱਕ ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ ਪੈਕੇਟ ਭੇਜਦਾ ਅਤੇ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ, ਅਤੇ "ਟੈਸਟ ਪਾਸ" ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਦਾ ਹੈ।

ਡਿਜ਼ਾਈਨ ਲਈ ਟੈਸਟਬੈਂਚ ਸਾਬਕਾample ਹੇਠ ਦਿੱਤੇ ਕੰਮਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ:

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel FPGA IP ਨੂੰ ਸਥਾਪਿਤ ਕਰਦਾ ਹੈ।

PHY ਸਥਿਤੀ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ।
ਮੈਟਾਫ੍ਰੇਮ ਸਿੰਕ੍ਰੋਨਾਈਜ਼ੇਸ਼ਨ (SYNC_LOCK) ਅਤੇ ਸ਼ਬਦ (ਬਲਾਕ) ਸੀਮਾਵਾਂ (WORD_LOCK) ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ।
ਵਿਅਕਤੀਗਤ ਲੇਨਾਂ ਦੇ ਲਾਕ ਅਤੇ ਇਕਸਾਰ ਹੋਣ ਦੀ ਉਡੀਕ ਕਰਦਾ ਹੈ।

ਪੈਕੇਟ ਭੇਜਣਾ ਸ਼ੁਰੂ ਕਰਦਾ ਹੈ।
ਪੈਕੇਟ ਅੰਕੜਿਆਂ ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ:
- CRC24 ਗਲਤੀਆਂ
- SOPs
- EOPs

ਹੇਠ ਲਿਖੇ ਐਸample ਆਉਟਪੁੱਟ ਇੰਟਰਲੇਕਨ ਮੋਡ ਵਿੱਚ ਇੱਕ ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ:
********************************************
ਜਾਣਕਾਰੀ: ਲੇਨਾਂ ਦੇ ਇਕਸਾਰ ਹੋਣ ਦੀ ਉਡੀਕ ਕੀਤੀ ਜਾ ਰਹੀ ਹੈ।
ਸਾਰੀਆਂ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੀਆਂ ਲੇਨਾਂ ਇਕਸਾਰ ਹਨ ਅਤੇ ਆਵਾਜਾਈ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਤਿਆਰ ਹਨ।
***************************************************
***************************************************
ਜਾਣਕਾਰੀ: ਪੈਕੇਟ ਪ੍ਰਸਾਰਿਤ ਕਰਨਾ ਸ਼ੁਰੂ ਕਰੋ
***************************************************
***************************************************
ਜਾਣਕਾਰੀ: ਪੈਕੇਟਾਂ ਨੂੰ ਪ੍ਰਸਾਰਿਤ ਕਰਨਾ ਬੰਦ ਕਰੋ
***************************************************
***************************************************
ਜਾਣਕਾਰੀ: ਪੈਕੇਟ ਦੇ ਅੰਕੜਿਆਂ ਦੀ ਜਾਂਚ ਕੀਤੀ ਜਾ ਰਹੀ ਹੈ
***************************************************
CRC 24 ਗਲਤੀਆਂ ਦੀ ਰਿਪੋਰਟ ਕੀਤੀ ਗਈ: 0
SOPs ਪ੍ਰਸਾਰਿਤ: 100
EOPs ਪ੍ਰਸਾਰਿਤ: 100
ਪ੍ਰਾਪਤ ਹੋਏ SOPs: 100
ਪ੍ਰਾਪਤ ਹੋਏ EOPs: 100
ECC ਗਲਤੀ ਗਿਣਤੀ: 0
***************************************************
ਜਾਣਕਾਰੀ: ਟੈਸਟ ਪਾਸ ਕੀਤਾ ਗਿਆ
***************************************************
ਨੋਟ: ਇੰਟਰਲੇਕਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟਬੈਂਚ 100 ਪੈਕੇਟ ਭੇਜਦਾ ਹੈ ਅਤੇ 100 ਪੈਕੇਟ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ।
ਹੇਠ ਲਿਖੇ ਐਸample ਆਉਟਪੁੱਟ ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਮੋਡ ਵਿੱਚ ਇੱਕ ਸਫਲ ਸਿਮੂਲੇਸ਼ਨ ਟੈਸਟ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ:
ਜਾਂਚ ਕਰੋ ਕਿ TX ਅਤੇ RX ਕਾਊਂਟਰ ਬਰਾਬਰ ਹਨ ਜਾਂ ਨਹੀਂ।
————————————————————-
READ_MM: ਪਤਾ 4000014 = 00000001।
————————————————————-
ਡੀ-ਐਸਰਟ ਕਾਊਂਟਰ ਬਰਾਬਰ ਬਿੱਟ।
————————————————————-
WRITE_MM: ਪਤਾ 4000001 ਨੂੰ 00000001 ਮਿਲਦਾ ਹੈ।
WRITE_MM: ਪਤਾ 4000001 ਨੂੰ 00000000 ਮਿਲਦਾ ਹੈ।
————————————————————-
RX_SOP ਕਾਊਂਟਰ।
————————————————————-
READ_MM: ਪਤਾ 400000c = 0000006a।
————————————————————-
RX_EOP ਕਾਊਂਟਰ।
READ_MM: ਪਤਾ 400000d = 0000006a।
————————————————————-
READ_MM: ਪਤਾ 4000010 = 00000000।
————————————————————-
ਅੰਤਿਮ ਰਿਪੋਰਟ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰੋ।
————————————————————-
0 ਖੋਜੀ ਗਈ ਗਲਤੀ
0 CRC24 ਗਲਤੀਆਂ ਦੀ ਰਿਪੋਰਟ ਕੀਤੀ ਗਈ
106 SOPs ਪ੍ਰਸਾਰਿਤ
106 ਈਓਪੀ ਪ੍ਰਸਾਰਿਤ ਕੀਤੇ ਗਏ
106 ਐਸਓਪੀ ਪ੍ਰਾਪਤ ਹੋਏ
106 ਈਓਪੀ ਪ੍ਰਾਪਤ ਹੋਏ
————————————————————-
ਸਿਮੂਲੇਸ਼ਨ ਨੂੰ ਪੂਰਾ ਕਰੋ
————————————————————-
ਟੈਸਟ ਪਾਸ ਕੀਤਾ
————————————————————-
ਨੋਟ: ਪੈਕੇਟਾਂ ਦੀ ਗਿਣਤੀ (SOPs ਅਤੇ EOPs) ਇੰਟਰਲੇਕਨ ਲੁੱਕਸਾਈਡ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਵਿੱਚ ਪ੍ਰਤੀ ਲੇਨ ਵਿੱਚ ਬਦਲਦੀ ਹੈample ਸਿਮੂਲੇਸ਼ਨ ਐੱਸample ਆਉਟਪੁੱਟ.
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਪੰਨਾ 6 'ਤੇ le ਭਾਗ
1.6 ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨਾ ਅਤੇ ਕੌਂਫਿਗਰ ਕਰਨਾ Exampਹਾਰਡਵੇਅਰ ਵਿੱਚ le

ਚਿੱਤਰ 9. ਵਿਧੀ

ਹਾਰਡਵੇਅਰ ਸਾਬਕਾ 'ਤੇ ਇੱਕ ਪ੍ਰਦਰਸ਼ਨ ਟੈਸਟ ਨੂੰ ਕੰਪਾਇਲ ਅਤੇ ਚਲਾਉਣ ਲਈampਡਿਜ਼ਾਈਨ ਕਰਨ ਲਈ, ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋ:

ਹਾਰਡਵੇਅਰ ਸਾਬਕਾ ਨੂੰ ਯਕੀਨੀ ਬਣਾਓample ਡਿਜ਼ਾਇਨ ਪੀੜ੍ਹੀ ਪੂਰੀ ਹੋ ਗਈ ਹੈ.

Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਵਿੱਚ, Intel Quartus Prime ਪ੍ਰੋਜੈਕਟ ਨੂੰ ਖੋਲ੍ਹੋample_installation_dir>/example_design/quartus/ example_design.qpf>।
ਪ੍ਰੋਸੈਸਿੰਗ ਮੀਨੂ 'ਤੇ, ਸੰਕਲਨ ਸ਼ੁਰੂ ਕਰੋ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
ਸਫਲ ਸੰਕਲਨ ਦੇ ਬਾਅਦ, ਇੱਕ .sof file ਤੁਹਾਡੀ ਨਿਰਧਾਰਤ ਡਾਇਰੈਕਟਰੀ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।
ਹਾਰਡਵੇਅਰ ਸਾਬਕਾ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕਰਨ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋampIntel Agilex ਡਿਵਾਈਸ 'ਤੇ le ਡਿਜ਼ਾਈਨ:

Intel Agilex F-Series Transceiver-SoC ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਨੂੰ ਹੋਸਟ ਕੰਪਿਊਟਰ ਨਾਲ ਕਨੈਕਟ ਕਰੋ।
ਬੀ. ਕਲਾਕ ਕੰਟਰੋਲ ਐਪਲੀਕੇਸ਼ਨ ਲਾਂਚ ਕਰੋ, ਜੋ ਕਿ ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਦਾ ਹਿੱਸਾ ਹੈ, ਅਤੇ ਡਿਜ਼ਾਈਨ ਐਕਸ ਲਈ ਨਵੀਂ ਫ੍ਰੀਕੁਐਂਸੀ ਸੈਟ ਕਰੋample. ਹੇਠਾਂ ਕਲਾਕ ਕੰਟਰੋਲ ਐਪਲੀਕੇਸ਼ਨ ਵਿੱਚ ਬਾਰੰਬਾਰਤਾ ਸੈਟਿੰਗ ਹੈ:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- ਤੁਹਾਡੀ ਡਿਜ਼ਾਈਨ ਲੋੜ ਅਨੁਸਾਰ pll_ref_clk (1) ਦੇ ਮੁੱਲ 'ਤੇ ਸੈੱਟ ਕਰੋ।
c. ਟੂਲਸ ਮੀਨੂ 'ਤੇ, ਪ੍ਰੋਗਰਾਮਰ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
d. ਪ੍ਰੋਗਰਾਮਰ ਵਿੱਚ, ਹਾਰਡਵੇਅਰ ਸੈੱਟਅੱਪ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
ਈ. ਇੱਕ ਪ੍ਰੋਗਰਾਮਿੰਗ ਡਿਵਾਈਸ ਚੁਣੋ।
f. Intel Agilex F-Series Transceiver-SoC ਡਿਵੈਲਪਮੈਂਟ ਕਿੱਟ ਚੁਣੋ ਅਤੇ ਸ਼ਾਮਲ ਕਰੋ ਜਿਸ ਨਾਲ ਤੁਹਾਡਾ Intel Quartus Prime ਸੈਸ਼ਨ ਜੁੜ ਸਕਦਾ ਹੈ।
g ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਮੋਡ ਜੇ 'ਤੇ ਸੈੱਟ ਹੈTAG.
h. Intel Agilex ਡਿਵਾਈਸ ਦੀ ਚੋਣ ਕਰੋ ਅਤੇ ਡਿਵਾਈਸ ਜੋੜੋ 'ਤੇ ਕਲਿੱਕ ਕਰੋ। ਪ੍ਰੋਗਰਾਮਰ ਤੁਹਾਡੇ ਬੋਰਡ 'ਤੇ ਡਿਵਾਈਸਾਂ ਵਿਚਕਾਰ ਕਨੈਕਸ਼ਨਾਂ ਦਾ ਇੱਕ ਬਲਾਕ ਚਿੱਤਰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਦਾ ਹੈ।
i. ਤੁਹਾਡੇ .sof ਦੇ ਨਾਲ ਕਤਾਰ ਵਿੱਚ, .sof ਲਈ ਬਾਕਸ 'ਤੇ ਨਿਸ਼ਾਨ ਲਗਾਓ।
ਜੇ. ਪ੍ਰੋਗਰਾਮ/ਸੰਰਚਨਾ ਕਾਲਮ ਵਿੱਚ ਬਾਕਸ ਨੂੰ ਚੈੱਕ ਕਰੋ।
k. ਸਟਾਰਟ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

ਪ੍ਰੋਗਰਾਮਿੰਗ Intel FPGA ਡਿਵਾਈਸਾਂ ਪੰਨਾ 0 'ਤੇ

1.7 ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਦੀ ਜਾਂਚ ਕਰਨਾ ਸਾਬਕਾample
ਤੁਹਾਡੇ ਦੁਆਰਾ ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਇੰਟੇਲ ਐਫਪੀਜੀਏ ਆਈਪੀ ਕੋਰ ਡਿਜ਼ਾਈਨ ਨੂੰ ਕੰਪਾਇਲ ਕਰਨ ਤੋਂ ਬਾਅਦample ਅਤੇ ਆਪਣੀ ਡਿਵਾਈਸ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ, ਤੁਸੀਂ IP ਕੋਰ ਅਤੇ ਇਸਦੇ ਏਮਬੇਡ ਕੀਤੇ ਨੇਟਿਵ PHY IP ਕੋਰ ਰਜਿਸਟਰਾਂ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕਰਨ ਲਈ ਸਿਸਟਮ ਕੰਸੋਲ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ।
ਸਿਸਟਮ ਕੰਸੋਲ ਨੂੰ ਲਿਆਉਣ ਅਤੇ ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈ ਇਹਨਾਂ ਕਦਮਾਂ ਦੀ ਪਾਲਣਾ ਕਰੋampLe:

Intel Quartus Prime Pro Edition ਸੌਫਟਵੇਅਰ ਵਿੱਚ, ਟੂਲਸ ਮੀਨੂ ਉੱਤੇ, ਸਿਸਟਮ ਡੀਬਗਿੰਗ ਟੂਲਸ ➤ ਸਿਸਟਮ ਕੰਸੋਲ ਉੱਤੇ ਕਲਿਕ ਕਰੋ।
ਵਿੱਚ ਬਦਲੋample_installation_dir>example_design/ hwtest ਡਾਇਰੈਕਟਰੀ।
ਨਾਲ ਕੁਨੈਕਸ਼ਨ ਖੋਲ੍ਹਣ ਲਈ ਜੇTAG ਮਾਸਟਰ, ਹੇਠ ਦਿੱਤੀ ਕਮਾਂਡ ਟਾਈਪ ਕਰੋ: source sysconsole_testbench.tcl

ਤੁਸੀਂ ਹੇਠਾਂ ਦਿੱਤੇ ਡਿਜ਼ਾਈਨ ਦੇ ਨਾਲ ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਮੋਡ ਨੂੰ ਚਾਲੂ ਕਰ ਸਕਦੇ ਹੋample ਹੁਕਮ:
a stat: ਆਮ ਸਥਿਤੀ ਜਾਣਕਾਰੀ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ।
ਬੀ. sys_reset: ਸਿਸਟਮ ਨੂੰ ਰੀਸੈਟ ਕਰਦਾ ਹੈ।
c. ਲੂਪ_ਆਨ: ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਨੂੰ ਚਾਲੂ ਕਰਦਾ ਹੈ।
d. run_example_design: ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨੂੰ ਚਲਾਉਂਦਾ ਹੈample.
ਨੋਟ: ਤੁਹਾਨੂੰ run_ex ਤੋਂ ਪਹਿਲਾਂ loop_on ਕਮਾਂਡ ਚਲਾਉਣੀ ਚਾਹੀਦੀ ਹੈample_design ਕਮਾਂਡ।
ਰਨ_ਐਕਸample_design ਹੇਠ ਲਿਖੀਆਂ ਕਮਾਂਡਾਂ ਨੂੰ ਇੱਕ ਕ੍ਰਮ ਵਿੱਚ ਚਲਾਉਂਦਾ ਹੈ:
sys_reset->stat->gen_on->stat->gen_off.
ਨੋਟ: ਜਦੋਂ ਤੁਸੀਂ ਸਮਰੱਥ ਅਨੁਕੂਲਨ ਲੋਡ ਸਾਫਟ IP ਵਿਕਲਪ ਦੀ ਚੋਣ ਕਰਦੇ ਹੋ, ਤਾਂ run_example_design ਕਮਾਂਡ run_load_PMA_configuration ਕਮਾਂਡ ਚਲਾ ਕੇ RX ਪਾਸੇ ਸ਼ੁਰੂਆਤੀ ਅਨੁਕੂਲਨ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਕਰਦੀ ਹੈ।
ਤੁਸੀਂ ਹੇਠਾਂ ਦਿੱਤੇ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨਾਲ ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਮੋਡ ਨੂੰ ਬੰਦ ਕਰ ਸਕਦੇ ਹੋample ਹੁਕਮ:
a ਲੂਪ_ਆਫ: ਅੰਦਰੂਨੀ ਸੀਰੀਅਲ ਲੂਪਬੈਕ ਨੂੰ ਬੰਦ ਕਰਦਾ ਹੈ।
ਤੁਸੀਂ ਹੇਠਾਂ ਦਿੱਤੇ ਵਾਧੂ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨਾਲ IP ਕੋਰ ਨੂੰ ਪ੍ਰੋਗਰਾਮ ਕਰ ਸਕਦੇ ਹੋample ਹੁਕਮ:
a gen_on: ਪੈਕੇਟ ਜਨਰੇਟਰ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦਾ ਹੈ।
ਬੀ. gen_off: ਪੈਕੇਟ ਜਨਰੇਟਰ ਨੂੰ ਅਯੋਗ ਕਰਦਾ ਹੈ।
c. run_test_loop: ਲਈ ਟੈਸਟ ਚਲਾਉਂਦਾ ਹੈ ਈ-ਟਾਈਲ NRZ ਅਤੇ PAM4 ਭਿੰਨਤਾਵਾਂ ਲਈ ਸਮਾਂ।
d. clear_err: ਸਾਰੇ ਸਟਿੱਕੀ ਐਰਰ ਬਿਟਸ ਨੂੰ ਸਾਫ਼ ਕਰਦਾ ਹੈ।
ਈ. ਸੈੱਟ_ਟੈਸਟ_ਮੋਡ : ਇੱਕ ਖਾਸ ਮੋਡ ਵਿੱਚ ਚਲਾਉਣ ਲਈ ਟੈਸਟ ਸੈੱਟ ਕਰਦਾ ਹੈ।
f. get_test_mode: ਮੌਜੂਦਾ ਟੈਸਟ ਮੋਡ ਨੂੰ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ।
g ਸੈੱਟ_ਬਰਸਟ_ਸਾਈਜ਼ : ਬਰਸਟ ਸਾਈਜ਼ ਨੂੰ ਬਾਈਟਾਂ ਵਿੱਚ ਸੈੱਟ ਕਰਦਾ ਹੈ।
h. get_burst_size: ਬਰਸਟ ਸਾਈਜ਼ ਜਾਣਕਾਰੀ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ।

ਸਫਲ ਟੈਸਟ HW_TEST:PASS ਸੁਨੇਹਾ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ। ਹੇਠਾਂ ਇੱਕ ਟੈਸਟ ਰਨ ਲਈ ਪਾਸ ਹੋਣ ਦੇ ਮਾਪਦੰਡ ਹਨ:

CRC32, CRC24, ਅਤੇ ਚੈਕਰ ਲਈ ਕੋਈ ਗਲਤੀ ਨਹੀਂ ਹੈ।
ਪ੍ਰਸਾਰਿਤ SOPs ਅਤੇ EOPs ਪ੍ਰਾਪਤ ਕੀਤੇ ਨਾਲ ਮੇਲ ਖਾਂਦੀਆਂ ਹੋਣੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ।

ਹੇਠ ਲਿਖੇ ਐਸample ਆਉਟਪੁੱਟ ਇੰਟਰਲੇਕਨ ਮੋਡ ਵਿੱਚ ਇੱਕ ਸਫਲ ਟੈਸਟ ਰਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ:
INFO: INFO: ਪੈਕੇਟ ਬਣਾਉਣਾ ਬੰਦ ਕਰੋ
==== ਸਥਿਤੀ ਰਿਪੋਰਟ ====
TX KHz : 402813
RX KHz : 402813
ਫ੍ਰੀਕਿਊ ਲਾਕ: 0x0000ff
TX PLL ਲਾਕ: 0x000001
ਅਲਾਈਨ: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ਸ਼ਬਦ ਲਾਕ: 0x0000ff
ਸਿੰਕ ਲੌਕ: 0x0000ff
CRC32 ਤਰੁੱਟੀਆਂ: 0
CRC24 ਤਰੁੱਟੀਆਂ: 0
ਜਾਂਚਕਰਤਾ ਦੀਆਂ ਗਲਤੀਆਂ: 0
FIFO ਗਲਤੀ ਫਲੈਗ: 0x000000
SOPs ਪ੍ਰਸਾਰਿਤ: 1087913770
EOPs ਪ੍ਰਸਾਰਿਤ: 1087913770
ਪ੍ਰਾਪਤ ਹੋਏ SOPs: 1087913770
EOPs ਪ੍ਰਾਪਤ ਹੋਏ: 1087913770
ECC ਠੀਕ ਕੀਤਾ: 0
ECC ਗਲਤੀ: 0
ਪਾਵਰਅੱਪ ਤੋਂ ਬਾਅਦ 161 ਸਕਿੰਟ ਬੀਤ ਗਏ
HW_TEST : ਪਾਸ
ਸਫਲ ਟੈਸਟ HW_TEST : PASS ਸੁਨੇਹਾ ਪ੍ਰਿੰਟ ਕਰਦਾ ਹੈ। ਹੇਠਾਂ ਇੱਕ ਟੈਸਟ ਰਨ ਲਈ ਪਾਸ ਹੋਣ ਦੇ ਮਾਪਦੰਡ ਹਨ:

CRC32, CRC24, ਅਤੇ ਚੈਕਰ ਲਈ ਕੋਈ ਗਲਤੀ ਨਹੀਂ ਹੈ।
ਪ੍ਰਸਾਰਿਤ SOPs ਅਤੇ EOPs ਪ੍ਰਾਪਤ ਕੀਤੇ ਨਾਲ ਮੇਲ ਖਾਂਦੀਆਂ ਹੋਣੀਆਂ ਚਾਹੀਦੀਆਂ ਹਨ।

ਹੇਠ ਲਿਖੇ ਐਸample ਆਉਟਪੁੱਟ ਇੰਟਰਲੇਕਨ ਲੁੱਕਸਾਈਡ ਮੋਡ ਵਿੱਚ ਇੱਕ ਸਫਲ ਟੈਸਟ ਰਨ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ:
INFO: INFO: ਪੈਕੇਟ ਬਣਾਉਣਾ ਬੰਦ ਕਰੋ
==== ਸਥਿਤੀ ਰਿਪੋਰਟ ====
TX KHz : 402813
RX KHz : 402812
ਫ੍ਰੀਕਿਊ ਲਾਕ: 0x000fff
TX PLL ਲਾਕ: 0x000001
ਅਲਾਈਨ: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ਸ਼ਬਦ ਲਾਕ: 0x000fff
ਸਿੰਕ ਲੌਕ: 0x000fff
CRC32 ਤਰੁੱਟੀਆਂ: 0
CRC24 ਤਰੁੱਟੀਆਂ: 0
ਜਾਂਚਕਰਤਾ ਦੀਆਂ ਗਲਤੀਆਂ: 0
SOPs ਪ੍ਰਸਾਰਿਤ: 461
EOPs ਪ੍ਰਸਾਰਿਤ: 461
ਪ੍ਰਾਪਤ ਹੋਏ SOPs: 461
EOPs ਪ੍ਰਾਪਤ ਹੋਏ: 461
ਪਾਵਰਅੱਪ ਤੋਂ ਬਾਅਦ 171 ਸਕਿੰਟ ਬੀਤ ਗਏ
HW_TEST : ਪਾਸ

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵੇਰਵਾ

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੰਟਰਲੇਕਨ IP ਕੋਰ ਦੀਆਂ ਕਾਰਜਕੁਸ਼ਲਤਾਵਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) FPGA IP ਉਪਭੋਗਤਾ ਗਾਈਡ
2.1. ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵਿਵਹਾਰ
ਹਾਰਡਵੇਅਰ ਵਿੱਚ ਡਿਜ਼ਾਈਨ ਦੀ ਜਾਂਚ ਕਰਨ ਲਈ, ਸਿਸਟਮ ਕੰਸੋਲ ਵਿੱਚ ਹੇਠ ਲਿਖੀਆਂ ਕਮਾਂਡਾਂ ਟਾਈਪ ਕਰੋ::

ਸੈਟਅਪ ਦਾ ਸਰੋਤ file:
% ਸਰੋਤample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl

ਟੈਸਟ ਚਲਾਓ:
% run_example_design
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਹੇਠ ਦਿੱਤੇ ਕਦਮਾਂ ਨੂੰ ਪੂਰਾ ਕਰਦਾ ਹੈ:
a ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) IP ਨੂੰ ਰੀਸੈੱਟ ਕਰਦਾ ਹੈ।
ਬੀ. ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) IP ਨੂੰ ਅੰਦਰੂਨੀ ਲੂਪਬੈਕ ਮੋਡ ਵਿੱਚ ਕੌਂਫਿਗਰ ਕਰਦਾ ਹੈ।
c. ਆਈਪੀ ਕੋਰ ਦੇ TX ਉਪਭੋਗਤਾ ਡੇਟਾ ਟ੍ਰਾਂਸਫਰ ਇੰਟਰਫੇਸ ਨੂੰ ਪੇਲੋਡ ਵਿੱਚ ਪਹਿਲਾਂ ਤੋਂ ਪਰਿਭਾਸ਼ਿਤ ਡੇਟਾ ਦੇ ਨਾਲ ਇੰਟਰਲੇਕਨ ਪੈਕੇਟਾਂ ਦੀ ਇੱਕ ਸਟ੍ਰੀਮ ਭੇਜਦਾ ਹੈ।
d. ਪ੍ਰਾਪਤ ਪੈਕੇਟਾਂ ਦੀ ਜਾਂਚ ਕਰਦਾ ਹੈ ਅਤੇ ਸਥਿਤੀ ਦੀ ਰਿਪੋਰਟ ਕਰਦਾ ਹੈ. ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਸ਼ਾਮਲ ਪੈਕੇਟ ਚੈਕਰ ਸਾਬਕਾample ਹੇਠ ਲਿਖੀਆਂ ਬੁਨਿਆਦੀ ਪੈਕੇਟ ਜਾਂਚ ਸਮਰੱਥਾਵਾਂ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ:
• ਜਾਂਚ ਕਰਦਾ ਹੈ ਕਿ ਪ੍ਰਸਾਰਿਤ ਪੈਕੇਟ ਕ੍ਰਮ ਸਹੀ ਹੈ।
• ਜਾਂਚ ਕਰਦਾ ਹੈ ਕਿ ਡਾਟਾ ਪ੍ਰਸਾਰਿਤ ਅਤੇ ਪ੍ਰਾਪਤ ਕੀਤੇ ਜਾਣ ਦੇ ਦੌਰਾਨ ਪੈਕੇਟ ਦੀ ਸ਼ੁਰੂਆਤ (SOP) ਅਤੇ ਪੈਕੇਟ ਦੇ ਅੰਤ (EOP) ਦੀ ਗਿਣਤੀ ਦੋਵਾਂ ਨੂੰ ਇਕਸਾਰ ਕਰਕੇ ਯਕੀਨੀ ਬਣਾ ਕੇ ਪ੍ਰਾਪਤ ਡੇਟਾ ਸੰਭਾਵਿਤ ਮੁੱਲਾਂ ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਹੈ।

2.2 ਇੰਟਰਫੇਸ ਸਿਗਨਲ
ਸਾਰਣੀ 5. ਡਿਜ਼ਾਈਨ ਐਕਸample ਇੰਟਰਫੇਸ ਸਿਗਨਲ

ਪੋਰਟ ਨਾਮ	ਦਿਸ਼ਾ	ਚੌੜਾਈ (ਬਿੱਟ)	ਵਰਣਨ
mgmt_clk	ਇੰਪੁੱਟ	1	ਸਿਸਟਮ ਘੜੀ ਇੰਪੁੱਟ। ਘੜੀ ਦੀ ਬਾਰੰਬਾਰਤਾ 100 MHz ਹੋਣੀ ਚਾਹੀਦੀ ਹੈ।
pll_ref_clk /pll_ref_clk[1:0] (2)	ਇੰਪੁੱਟ	2-ਜਨਵਰੀ	ਟ੍ਰਾਂਸਸੀਵਰ ਹਵਾਲਾ ਘੜੀ। RX CDR PLL ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ।

ਪੋਰਟ ਨਾਮ	ਦਿਸ਼ਾ	ਚੌੜਾਈ (ਬਿੱਟ)	ਵਰਣਨ
			pll_ref_clk[1] ਸਿਰਫ ਉਦੋਂ ਉਪਲਬਧ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਤੁਸੀਂ ਸਮਰੱਥ ਕਰਦੇ ਹੋ ਨਾ ਵਰਤੇ ਸੁਰੱਖਿਅਤ ਰੱਖੋ ਨੋਟ: PAM4 ਲਈ ਟ੍ਰਾਂਸਸੀਵਰ ਚੈਨਲ ਈ-ਟਾਈਲ PAM4 ਮੋਡ IP ਪਰਿਵਰਤਨ ਵਿੱਚ ਪੈਰਾਮੀਟਰ।
rx_pin	ਇੰਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	ਪ੍ਰਾਪਤਕਰਤਾ SERDES ਡਾਟਾ ਪਿੰਨ।
tx_pin	ਆਉਟਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	SERDES ਡੇਟਾ ਪਿੰਨ ਪ੍ਰਸਾਰਿਤ ਕਰੋ।
rx_pin_n	ਇੰਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	ਪ੍ਰਾਪਤਕਰਤਾ SERDES ਡਾਟਾ ਪਿੰਨ। ਇਹ ਸਿਗਨਲ ਸਿਰਫ ਈ-ਟਾਈਲ PAM4 ਮੋਡ ਡਿਵਾਈਸ ਪਰਿਵਰਤਨ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।
tx_pin_n	ਆਉਟਪੁੱਟ	ਲੇਨਾਂ ਦੀ ਸੰਖਿਆ	SERDES ਡੇਟਾ ਪਿੰਨ ਪ੍ਰਸਾਰਿਤ ਕਰੋ। ਇਹ ਸਿਗਨਲ ਸਿਰਫ ਈ-ਟਾਈਲ PAM4 ਮੋਡ ਡਿਵਾਈਸ ਪਰਿਵਰਤਨ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।
mac_clk_pll_ref	ਇੰਪੁੱਟ	1	ਇਹ ਸਿਗਨਲ PLL ਦੁਆਰਾ ਚਲਾਇਆ ਜਾਣਾ ਚਾਹੀਦਾ ਹੈ ਅਤੇ ਉਸੇ ਘੜੀ ਸਰੋਤ ਦੀ ਵਰਤੋਂ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ ਜੋ pll_ref_clk ਨੂੰ ਚਲਾਉਂਦਾ ਹੈ। ਇਹ ਸਿਗਨਲ ਸਿਰਫ ਈ-ਟਾਈਲ PAM4 ਮੋਡ ਡਿਵਾਈਸ ਪਰਿਵਰਤਨ ਵਿੱਚ ਉਪਲਬਧ ਹੈ।
usr_pb_reset_n	ਇੰਪੁੱਟ	1	ਸਿਸਟਮ ਰੀਸੈਟ.

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਇੰਟਰਫੇਸ ਸਿਗਨਲ
2.3 ਨਕਸ਼ਾ ਰਜਿਸਟਰ ਕਰੋ
ਨੋਟ:

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਰਜਿਸਟਰ ਐਡਰੈੱਸ 0x20** ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ ਜਦੋਂ ਕਿ ਇੰਟਰਲੇਕਨ IP ਕੋਰ ਰਜਿਸਟਰ ਐਡਰੈੱਸ 0x10** ਨਾਲ ਸ਼ੁਰੂ ਹੁੰਦਾ ਹੈ।
ਐਕਸੈਸ ਕੋਡ: RO—ਸਿਰਫ ਪੜ੍ਹਨ ਲਈ, ਅਤੇ RW-ਪੜ੍ਹੋ/ਲਿਖੋ।

ਸਿਸਟਮ ਕੰਸੋਲ ਡਿਜ਼ਾਈਨ ਨੂੰ ਪੜ੍ਹਦਾ ਹੈample ਰਜਿਸਟਰ ਕਰਦਾ ਹੈ ਅਤੇ ਸਕ੍ਰੀਨ 'ਤੇ ਟੈਸਟ ਸਥਿਤੀ ਦੀ ਰਿਪੋਰਟ ਕਰਦਾ ਹੈ।

ਸਾਰਣੀ 6. ਡਿਜ਼ਾਈਨ ਐਕਸample ਇੰਟਰਲੇਕਨ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਨਕਸ਼ਾ ਰਜਿਸਟਰ ਕਰੋample

ਆਫਸੈੱਟ	ਨਾਮ	ਪਹੁੰਚ	ਵਰਣਨ
8'h00	ਰਾਖਵਾਂ
8'h01	ਰਾਖਵਾਂ
8'h02	ਸਿਸਟਮ PLL ਰੀਸੈੱਟ	RO	ਹੇਠਾਂ ਦਿੱਤੇ ਬਿੱਟ ਸਿਸਟਮ PLL ਰੀਸੈਟ ਬੇਨਤੀ ਨੂੰ ਦਰਸਾਉਂਦੇ ਹਨ ਅਤੇ ਮੁੱਲ ਨੂੰ ਸਮਰੱਥ ਕਰਦੇ ਹਨ: • ਬਿੱਟ [0] – sys_pll_rst_req • ਬਿੱਟ [1] – sys_pll_rst_en
8'h03	RX ਲੇਨ ਇਕਸਾਰ	RO	RX ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h04	WORD ਲਾਕ ਕੀਤਾ ਗਿਆ	RO	[NUM_LANES–1:0] – ਸ਼ਬਦ (ਬਲਾਕ) ਸੀਮਾਵਾਂ ਦੀ ਪਛਾਣ।

(2) ਜਦੋਂ ਤੁਸੀਂ PAM4 ਪੈਰਾਮੀਟਰ ਲਈ ਨਾ-ਵਰਤੇ ਟਰਾਂਸੀਵਰ ਚੈਨਲਾਂ ਨੂੰ ਸੁਰੱਖਿਅਤ ਰੱਖਣ ਨੂੰ ਸਮਰੱਥ ਬਣਾਉਂਦੇ ਹੋ, ਤਾਂ ਨਾ-ਵਰਤੇ PAM4 ਸਲੇਵ ਚੈਨਲ ਨੂੰ ਸੁਰੱਖਿਅਤ ਰੱਖਣ ਲਈ ਇੱਕ ਵਾਧੂ ਹਵਾਲਾ ਘੜੀ ਪੋਰਟ ਜੋੜਿਆ ਜਾਂਦਾ ਹੈ।

ਆਫਸੈੱਟ	ਨਾਮ	ਪਹੁੰਚ	ਵਰਣਨ
8'h05	ਸਮਕਾਲੀਕਰਨ ਲੌਕ ਕੀਤਾ ਗਿਆ	RO	[NUM_LANES–1:0] – ਮੈਟਾਫ੍ਰੇਮ ਸਮਕਾਲੀਕਰਨ।
8'h06 - 8'h09	CRC32 ਗਲਤੀ ਗਿਣਤੀ	RO	CRC32 ਗਲਤੀ ਗਿਣਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0A	CRC24 ਗਲਤੀ ਗਿਣਤੀ	RO	CRC24 ਗਲਤੀ ਗਿਣਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0B	ਓਵਰਫਲੋ/ਅੰਡਰਫਲੋ ਸਿਗਨਲ	RO	ਹੇਠਾਂ ਦਿੱਤੇ ਬਿੱਟ ਦਰਸਾਉਂਦੇ ਹਨ: • ਬਿੱਟ [3] – TX ਅੰਡਰਫਲੋ ਸਿਗਨਲ • ਬਿੱਟ [2] – TX ਓਵਰਫਲੋ ਸਿਗਨਲ • ਬਿੱਟ [1] – RX ਓਵਰਫਲੋ ਸਿਗਨਲ
8'h0C	ਐਸਓਪੀ ਗਿਣਤੀ	RO	SOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0D	EOP ਗਿਣਤੀ	RO	EOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ
8'h0E	ਗਲਤੀ ਗਿਣਤੀ	RO	ਹੇਠ ਲਿਖੀਆਂ ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ: • ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਦਾ ਨੁਕਸਾਨ • ਗੈਰ-ਕਾਨੂੰਨੀ ਨਿਯੰਤਰਣ ਸ਼ਬਦ • ਗੈਰ-ਕਾਨੂੰਨੀ ਫਰੇਮਿੰਗ ਪੈਟਰਨ • ਗੁੰਮ SOP ਜਾਂ EOP ਸੂਚਕ
8'h0F	send_data_mm_clk	RW	ਜਨਰੇਟਰ ਸਿਗਨਲ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h10	ਜਾਂਚਕਰਤਾ ਗਲਤੀ		ਚੈਕਰ ਗਲਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। (SOP ਡਾਟਾ ਗਲਤੀ, ਚੈਨਲ ਨੰਬਰ ਗਲਤੀ, ਅਤੇ PLD ਡਾਟਾ ਗਲਤੀ)
8'h11	ਸਿਸਟਮ PLL ਲੌਕ	RO	ਬਿੱਟ [0] PLL ਲਾਕ ਸੰਕੇਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h14	TX SOP ਗਿਣਤੀ	RO	ਪੈਕੇਟ ਜਨਰੇਟਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ ਗਏ SOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h15	TX EOP ਗਿਣਤੀ	RO	ਪੈਕੇਟ ਜਨਰੇਟਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ ਗਏ EOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h16	ਲਗਾਤਾਰ ਪੈਕੇਟ	RW	ਲਗਾਤਾਰ ਪੈਕੇਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h39	ECC ਤਰੁੱਟੀ ਗਿਣਤੀ	RO	ECC ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h40	ECC ਨੇ ਗਲਤੀ ਦੀ ਗਿਣਤੀ ਠੀਕ ਕੀਤੀ	RO	ਠੀਕ ਕੀਤੀਆਂ ECC ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਸਾਰਣੀ 7. ਡਿਜ਼ਾਈਨ ਐਕਸampਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਡਿਜ਼ਾਈਨ ਐਕਸ ਲਈ ਰਜਿਸਟਰ ਦਾ ਨਕਸ਼ਾample
ਜਦੋਂ ਤੁਸੀਂ ਡਿਜ਼ਾਇਨ ਐਕਸ ਤਿਆਰ ਕਰਦੇ ਹੋ ਤਾਂ ਇਸ ਰਜਿਸਟਰ ਮੈਪ ਦੀ ਵਰਤੋਂ ਕਰੋampਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਮੋਡ ਪੈਰਾਮੀਟਰ ਨੂੰ ਚਾਲੂ ਕਰਨ ਦੇ ਨਾਲ।

ਆਫਸੈੱਟ	ਨਾਮ	ਪਹੁੰਚ	ਵਰਣਨ
8'h00	ਰਾਖਵਾਂ
8'h01	ਕਾਊਂਟਰ ਰੀਸੈਟ	RO	TX ਅਤੇ RX ਕਾਊਂਟਰ ਬਰਾਬਰ ਬਿੱਟ ਨੂੰ ਸਾਫ਼ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h02	ਸਿਸਟਮ PLL ਰੀਸੈੱਟ	RO	ਹੇਠਾਂ ਦਿੱਤੇ ਬਿੱਟ ਸਿਸਟਮ PLL ਰੀਸੈਟ ਬੇਨਤੀ ਨੂੰ ਦਰਸਾਉਂਦੇ ਹਨ ਅਤੇ ਮੁੱਲ ਨੂੰ ਸਮਰੱਥ ਕਰਦੇ ਹਨ: • ਬਿੱਟ [0] – sys_pll_rst_req • ਬਿੱਟ [1] – sys_pll_rst_en
8'h03	RX ਲੇਨ ਇਕਸਾਰ	RO	RX ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h04	WORD ਲਾਕ ਕੀਤਾ ਗਿਆ	RO	[NUM_LANES–1:0] – ਸ਼ਬਦ (ਬਲਾਕ) ਸੀਮਾਵਾਂ ਦੀ ਪਛਾਣ।
8'h05	ਸਮਕਾਲੀਕਰਨ ਲੌਕ ਕੀਤਾ ਗਿਆ	RO	[NUM_LANES–1:0] – ਮੈਟਾਫ੍ਰੇਮ ਸਮਕਾਲੀਕਰਨ।
8'h06 - 8'h09	CRC32 ਗਲਤੀ ਗਿਣਤੀ	RO	CRC32 ਗਲਤੀ ਗਿਣਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0A	CRC24 ਗਲਤੀ ਗਿਣਤੀ	RO	CRC24 ਗਲਤੀ ਗਿਣਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।

ਆਫਸੈੱਟ	ਨਾਮ	ਪਹੁੰਚ	ਵਰਣਨ
8'h0B	ਰਾਖਵਾਂ
8'h0C	ਐਸਓਪੀ ਗਿਣਤੀ	RO	SOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h0D	EOP ਗਿਣਤੀ	RO	EOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ
8'h0E	ਗਲਤੀ ਗਿਣਤੀ	RO	ਹੇਠ ਲਿਖੀਆਂ ਗਲਤੀਆਂ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ: • ਲੇਨ ਅਲਾਈਨਮੈਂਟ ਦਾ ਨੁਕਸਾਨ • ਗੈਰ-ਕਾਨੂੰਨੀ ਨਿਯੰਤਰਣ ਸ਼ਬਦ • ਗੈਰ-ਕਾਨੂੰਨੀ ਫਰੇਮਿੰਗ ਪੈਟਰਨ • ਗੁੰਮ SOP ਜਾਂ EOP ਸੂਚਕ
8'h0F	send_data_mm_clk	RW	ਜਨਰੇਟਰ ਸਿਗਨਲ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h10	ਜਾਂਚਕਰਤਾ ਗਲਤੀ	RO	ਚੈਕਰ ਗਲਤੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। (SOP ਡਾਟਾ ਗਲਤੀ, ਚੈਨਲ ਨੰਬਰ ਗਲਤੀ, ਅਤੇ PLD ਡਾਟਾ ਗਲਤੀ)
8'h11	ਸਿਸਟਮ PLL ਲੌਕ	RO	ਬਿੱਟ [0] PLL ਲਾਕ ਸੰਕੇਤ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h13	ਲੇਟੈਂਸੀ ਗਿਣਤੀ	RO	ਲੇਟੈਂਸੀ ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h14	TX SOP ਗਿਣਤੀ	RO	ਪੈਕੇਟ ਜਨਰੇਟਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ ਗਏ SOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h15	TX EOP ਗਿਣਤੀ	RO	ਪੈਕੇਟ ਜਨਰੇਟਰ ਦੁਆਰਾ ਤਿਆਰ ਕੀਤੇ ਗਏ EOP ਦੀ ਸੰਖਿਆ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।
8'h16	ਲਗਾਤਾਰ ਪੈਕੇਟ	RO	ਲਗਾਤਾਰ ਪੈਕੇਟ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h17	TX ਅਤੇ RX ਕਾਊਂਟਰ ਬਰਾਬਰ	RW	ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ TX ਅਤੇ RX ਕਾਊਂਟਰ ਬਰਾਬਰ ਹਨ।
8'h23	ਲੇਟੈਂਸੀ ਨੂੰ ਸਮਰੱਥ ਬਣਾਓ	WO	ਲੇਟੈਂਸੀ ਮਾਪ ਨੂੰ ਸਮਰੱਥ ਕਰਨ ਲਈ 1 ਤੋਂ ਬਿੱਟ [0] ਲਿਖੋ।
8'h24	ਲੇਟੈਂਸੀ ਤਿਆਰ ਹੈ	RO	ਦਰਸਾਉਂਦਾ ਹੈ ਕਿ ਲੇਟੈਂਸੀ ਮਾਪ ਤਿਆਰ ਹੈ।

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

ਇਸ ਉਪਭੋਗਤਾ ਗਾਈਡ ਦੇ ਨਵੀਨਤਮ ਅਤੇ ਪਿਛਲੇ ਸੰਸਕਰਣਾਂ ਲਈ, ਵੇਖੋ ਇੰਟਰਲੇਕਨ (2nd ਜਨਰੇਸ਼ਨ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ HTML ਸੰਸਕਰਣ। ਸੰਸਕਰਣ ਚੁਣੋ ਅਤੇ ਡਾਉਨਲੋਡ 'ਤੇ ਕਲਿੱਕ ਕਰੋ। ਜੇਕਰ ਇੱਕ IP ਜਾਂ ਸੌਫਟਵੇਅਰ ਸੰਸਕਰਣ ਸੂਚੀਬੱਧ ਨਹੀਂ ਹੈ, ਤਾਂ ਪਿਛਲੇ IP ਜਾਂ ਸੌਫਟਵੇਅਰ ਸੰਸਕਰਣ ਲਈ ਉਪਭੋਗਤਾ ਗਾਈਡ ਲਾਗੂ ਹੁੰਦਾ ਹੈ।
IP ਸੰਸਕਰਣ v19.1 ਤੱਕ ਦੇ Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣਾਂ ਦੇ ਸਮਾਨ ਹਨ। Intel Quartus Prime Design Suite ਸਾਫਟਵੇਅਰ ਸੰਸਕਰਣ 19.2 ਜਾਂ ਬਾਅਦ ਦੇ ਸੰਸਕਰਣ ਤੋਂ, IP ਕੋਰਾਂ ਦੀ ਇੱਕ ਨਵੀਂ IP ਸੰਸਕਰਣ ਯੋਜਨਾ ਹੈ।

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	Intel Quartus Prime ਸੰਸਕਰਣ	IP ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC ਵਿਕਾਸ ਕਿੱਟ ਲਈ ਡਿਵਾਈਸ OPN ਨੂੰ ਠੀਕ ਕੀਤਾ।
2021.10.04	21.3	20.0.1	• QuestaSim ਸਿਮੂਲੇਟਰ ਲਈ ਸਮਰਥਨ ਜੋੜਿਆ ਗਿਆ। • NCSim ਸਿਮੂਲੇਟਰ ਲਈ ਸਮਰਥਨ ਹਟਾਇਆ ਗਿਆ।
2021.02.24	20.4	20.0.1	• ਭਾਗ ਵਿੱਚ PAM4 ਲਈ ਨਾ ਵਰਤੇ ਟਰਾਂਸੀਵਰ ਚੈਨਲ ਨੂੰ ਸੁਰੱਖਿਅਤ ਰੱਖਣ ਬਾਰੇ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈ: ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਭਾਗ. • ਭਾਗ ਵਿੱਚ pll_ref_clk[1] ਸਿਗਨਲ ਵਰਣਨ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆ: ਇੰਟਰਫੇਸ ਸਿਗਨਲ।
2020.12.14	20.4	20.0.0	• ਅੱਪਡੇਟ ਕੀਤੇ ਐੱਸampਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਟੈਸਟਿੰਗ ਸੈਕਸ਼ਨ ਵਿੱਚ ਇੰਟਰਲੇਕਨ ਮੋਡ ਅਤੇ ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਮੋਡ ਲਈ ਹਾਰਡਵੇਅਰ ਟੈਸਟ ਆਉਟਪੁੱਟample. • ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਅੱਪਡੇਟ ਕੀਤਾ ਰਜਿਸਟਰ ਨਕਸ਼ਾampਭਾਗ ਵਿੱਚ le ਰਜਿਸਟਰ ਨਕਸ਼ਾ. • ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਟੈਸਟਿੰਗ ਸੈਕਸ਼ਨ ਵਿੱਚ ਇੱਕ ਸਫਲ ਹਾਰਡਵੇਅਰ ਟੈਸਟ ਲਈ ਇੱਕ ਪਾਸਿੰਗ ਮਾਪਦੰਡ ਜੋੜਿਆ ਗਿਆample.
2020.10.16	20.2	19.3.0	ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਐਕਸ ਦੀ ਜਾਂਚ ਵਿੱਚ RX ਸਾਈਡ 'ਤੇ ਸ਼ੁਰੂਆਤੀ ਅਨੁਕੂਲਨ ਕੈਲੀਬ੍ਰੇਸ਼ਨ ਨੂੰ ਚਲਾਉਣ ਲਈ ਸਹੀ ਕਮਾਂਡample ਭਾਗ.
2020.06.22	20.2	19.3.0	• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਮੋਡ ਲਈ ਉਪਲਬਧ ਹੈ। • ਡਿਜ਼ਾਈਨ ਦੀ ਹਾਰਡਵੇਅਰ ਟੈਸਟਿੰਗ ਸਾਬਕਾample Intel Agilex ਡਿਵਾਈਸ ਭਿੰਨਤਾਵਾਂ ਲਈ ਉਪਲਬਧ ਹੈ। • ਜੋੜਿਆ ਗਿਆ ਚਿੱਤਰ: ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਡਿਜ਼ਾਈਨ ਐਕਸ ਲਈ ਉੱਚ-ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮample. • ਹੇਠਾਂ ਦਿੱਤੇ ਭਾਗਾਂ ਨੂੰ ਅੱਪਡੇਟ ਕੀਤਾ ਗਿਆ: - ਹਾਰਡਵੇਅਰ ਅਤੇ ਸਾਫਟਵੇਅਰ ਲੋੜਾਂ - ਡਾਇਰੈਕਟਰੀ ਬਣਤਰ • ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਸਬੰਧਤ ਅਪਡੇਟ ਨੂੰ ਸ਼ਾਮਲ ਕਰਨ ਲਈ ਹੇਠਾਂ ਦਿੱਤੇ ਅੰਕੜਿਆਂ ਨੂੰ ਸੋਧਿਆ ਗਿਆ ਹੈ: - ਚਿੱਤਰ: ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਉੱਚ ਈ-ਟਾਈਲ NRZ ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਲੈਵਲ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ - ਚਿੱਤਰ: ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਈ-ਟਾਈਲ PAM4 ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਉੱਚ ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ • ਅੱਪਡੇਟ ਕੀਤਾ ਚਿੱਤਰ: IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ। • ਡਿਜ਼ਾਈਨ ਐਕਸ ਕੰਪਾਈਲਿੰਗ ਅਤੇ ਕੌਂਫਿਗਰਿੰਗ ਸੈਕਸ਼ਨ ਵਿੱਚ ਕਲਾਕ ਕੰਟਰੋਲ ਐਪਲੀਕੇਸ਼ਨ ਵਿੱਚ ਬਾਰੰਬਾਰਤਾ ਸੈਟਿੰਗਾਂ ਬਾਰੇ ਜਾਣਕਾਰੀ ਸ਼ਾਮਲ ਕੀਤੀ ਗਈampਹਾਰਡਵੇਅਰ ਵਿੱਚ le.

ਦਸਤਾਵੇਜ਼ ਸੰਸਕਰਣ	Intel Quartus Prime ਸੰਸਕਰਣ	IP ਸੰਸਕਰਣ	ਤਬਦੀਲੀਆਂ
			• ਇੰਟਰਲੇਕਨ ਲੁੱਕ ਲਈ ਟੈਸਟ ਰਨ ਆਉਟਪੁੱਟ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ- ਨਿਮਨਲਿਖਤ ਭਾਗਾਂ ਵਿੱਚ ਇੱਕ ਪਾਸੇ: - ਡਿਜ਼ਾਈਨ ਦੀ ਨਕਲ ਕਰਨਾ ਐਕਸampਲੇ ਟੈਸਟਬੈਂਚ - ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਦੀ ਜਾਂਚ ਕਰਨਾ ਸਾਬਕਾample • ਇੰਟਰਫੇਸ ਸਿਗਨਲ ਸੈਕਸ਼ਨ ਵਿੱਚ ਹੇਠਾਂ ਦਿੱਤੇ ਨਵੇਂ ਸਿਗਨਲ ਸ਼ਾਮਲ ਕੀਤੇ ਗਏ: - mgmt_clk - rx_pin_n - tx_pin_n - mac_clk_pll_ref • ਇੰਟਰਲੇਕਨ ਲੁੱਕ-ਸਾਈਡ ਡਿਜ਼ਾਈਨ ਐਕਸ ਲਈ ਰਜਿਸਟਰ ਮੈਪ ਸ਼ਾਮਲ ਕੀਤਾ ਗਿਆampਭਾਗ ਵਿੱਚ le: ਨਕਸ਼ਾ ਰਜਿਸਟਰ ਕਰੋ।
2019.09.30	19.3	19.2.1	clk100 ਹਟਾਇਆ ਗਿਆ। mgmt_clk ਹੇਠਾਂ ਦਿੱਤੇ ਵਿੱਚ IO PLL ਲਈ ਇੱਕ ਹਵਾਲਾ ਘੜੀ ਵਜੋਂ ਕੰਮ ਕਰਦਾ ਹੈ: • ਚਿੱਤਰ: ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਈ-ਟਾਈਲ NRZ ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਉੱਚ ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ। • ਚਿੱਤਰ: ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) ਹਾਰਡਵੇਅਰ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampe-ਟਾਈਲ PAM4 ਮੋਡ ਭਿੰਨਤਾਵਾਂ ਲਈ ਉੱਚ ਪੱਧਰੀ ਬਲਾਕ ਡਾਇਗ੍ਰਾਮ।
2019.07.01	19.2	19.2	ਸ਼ੁਰੂਆਤੀ ਰੀਲੀਜ਼।

ਇੰਟੇਲ ਕਾਰਪੋਰੇਸ਼ਨ. ਸਾਰੇ ਹੱਕ ਰਾਖਵੇਂ ਹਨ. Intel, Intel ਲੋਗੋ, ਅਤੇ ਹੋਰ Intel ਚਿੰਨ੍ਹ Intel ਕਾਰਪੋਰੇਸ਼ਨ ਜਾਂ ਇਸਦੀਆਂ ਸਹਾਇਕ ਕੰਪਨੀਆਂ ਦੇ ਟ੍ਰੇਡਮਾਰਕ ਹਨ। Intel ਆਪਣੇ FPGA ਅਤੇ ਸੈਮੀਕੰਡਕਟਰ ਉਤਪਾਦਾਂ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ ਦੀ ਵਾਰੰਟੀ Intel ਦੀ ਸਟੈਂਡਰਡ ਵਾਰੰਟੀ ਦੇ ਅਨੁਸਾਰ ਮੌਜੂਦਾ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੇ ਅਨੁਸਾਰ ਕਰਦਾ ਹੈ, ਪਰ ਬਿਨਾਂ ਨੋਟਿਸ ਦੇ ਕਿਸੇ ਵੀ ਸਮੇਂ ਕਿਸੇ ਵੀ ਉਤਪਾਦ ਅਤੇ ਸੇਵਾਵਾਂ ਵਿੱਚ ਤਬਦੀਲੀਆਂ ਕਰਨ ਦਾ ਅਧਿਕਾਰ ਰਾਖਵਾਂ ਰੱਖਦਾ ਹੈ। ਇੰਟੇਲ ਇੱਥੇ ਵਰਣਿਤ ਕਿਸੇ ਵੀ ਜਾਣਕਾਰੀ, ਉਤਪਾਦ, ਜਾਂ ਸੇਵਾ ਦੀ ਐਪਲੀਕੇਸ਼ਨ ਜਾਂ ਵਰਤੋਂ ਤੋਂ ਪੈਦਾ ਹੋਣ ਵਾਲੀ ਕੋਈ ਜ਼ਿੰਮੇਵਾਰੀ ਜਾਂ ਜ਼ਿੰਮੇਵਾਰੀ ਨਹੀਂ ਲੈਂਦਾ, ਸਿਵਾਏ ਇੰਟੇਲ ਦੁਆਰਾ ਲਿਖਤੀ ਤੌਰ 'ਤੇ ਸਪੱਸ਼ਟ ਤੌਰ 'ਤੇ ਸਹਿਮਤ ਹੋਏ। Intel ਗਾਹਕਾਂ ਨੂੰ ਸਲਾਹ ਦਿੱਤੀ ਜਾਂਦੀ ਹੈ ਕਿ ਉਹ ਕਿਸੇ ਵੀ ਪ੍ਰਕਾਸ਼ਿਤ ਜਾਣਕਾਰੀ 'ਤੇ ਭਰੋਸਾ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ ਅਤੇ ਉਤਪਾਦਾਂ ਜਾਂ ਸੇਵਾਵਾਂ ਲਈ ਆਰਡਰ ਦੇਣ ਤੋਂ ਪਹਿਲਾਂ ਡਿਵਾਈਸ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਨਵੀਨਤਮ ਸੰਸਕਰਣ ਪ੍ਰਾਪਤ ਕਰਨ।
*ਹੋਰ ਨਾਵਾਂ ਅਤੇ ਬ੍ਰਾਂਡਾਂ 'ਤੇ ਦੂਜਿਆਂ ਦੀ ਸੰਪਤੀ ਵਜੋਂ ਦਾਅਵਾ ਕੀਤਾ ਜਾ ਸਕਦਾ ਹੈ।
ISO
9001:2015
ਰਜਿਸਟਰਡ
ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel® Agilex™ FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਆਨਲਾਈਨ ਵਰਜਨ
ਫੀਡਬੈਕ ਭੇਜੋ
ID: 683800
UG-20239
ਸੰਸਕਰਣ: 2022.08.03

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

intel ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample [pdf] ਯੂਜ਼ਰ ਗਾਈਡ
Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample, IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample

ਹਵਾਲੇ

ਯੂਜ਼ਰ ਮੈਨੂਅਲ

ਤੇਜ਼ ਸ਼ੁਰੂਆਤ ਗਾਈਡ

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਵੇਰਵਾ

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਯੂਜ਼ਰ ਗਾਈਡ ਆਰਕਾਈਵਜ਼

ਇੰਟਰਲੇਕਨ (ਦੂਜੀ ਪੀੜ੍ਹੀ) Intel Agilex FPGA IP ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸampਲੇ ਯੂਜ਼ਰ ਗਾਈਡ

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

ਹਵਾਲੇ

ਇੱਕ ਟਿੱਪਣੀ ਛੱਡੋ

ਜਵਾਬ ਰੱਦ ਕਰੋ