Interlaken (2e generaasje) Intel ®
Agilex™ FPGA IP Design Example
Brûkersgids

Quick Start Guide

De Interlaken (2nd Generation) FPGA IP-kearn leveret in simulaasjetestbank en in hardware-ûntwerp eks.ample dat stipet kompilaasje en hardware testen. As jo ​​generearje it ûntwerp example, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen. It ûntwerp eksample is ek beskikber foar Interlaken Look-aside funksje.
De testbank en ûntwerp example stipet NRZ- en PAM4-modus foar E-tile-apparaten. De Interlaken (2e generaasje) FPGA IP-kearn genereart ûntwerp bglamples foar alle stipe kombinaasjes fan oantal banen en gegevens tariven.

figuer 1. Untwikkelingsstappen foar it ûntwerp Example

It Interlaken (2e generaasje) IP-kearnûntwerp example stipet de folgjende funksjes:

• Ynterne TX nei RX serial loopback modus
• Genereart automatysk pakketten mei fêste grutte
• Basis mooglikheden foar pakketkontrôle
• Mooglikheid om Systeemkonsole te brûken om it ûntwerp werom te setten foar opnij testen
• PMA oanpassing

figuer 2. Blokdiagram op hege nivo foar Interlaken (2e generaasje) Design Example

Related Information

• Interlaken (2e generaasje) FPGA IP Brûkersgids
• Interlaken (2e generaasje) Intel FPGA IP Release Notes

1.1. Hardware en software easken
Om de eksample design, brûk de folgjende hardware en software:

• Intel® Prime Pro Edition software ferzje 21.3
• Systeemkonsole
• Stipe simulators:
  — Siemens* EDA ModelSim* SE or QuestaSim*
  — Synopsys* VCS*
  - Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Related Information
Intel Agilex F-Series Transceiver-SoC Untjouwing Kit User Guide
1.2. Directory Struktuer
It Interlaken (2e generaasje) IP-kearnûntwerp example file mappen befetsje de folgjende generearre files foar it ûntwerp example.
figuer 3. Directory Struktuer fan de oanmakke Interlaken (2e generaasje) Example Design

De hardware konfiguraasje, simulaasje, en test files lizze ynample_installation_dir>/uflex_ilk_0_example_design.
tabel 1. Interlaken (2e generaasje) IP Core Hardware Design Example File Beskriuwings
Dizze files binne ynample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus directory.

File Nammen	Beskriuwing
example_design.qpf	Intel Quartus Prime projekt file.
example_design.qsf	Intel Quartus Prime projekt ynstellings file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Jo kinne kopiearje en wizigje foar jo eigen ûntwerp.
sysconsole_testbench.tcl	Foarnaamste file foar tagong ta Systeemkonsole

tabel 2. Interlaken (2. Generaasje) IP Core Testbench File Beskriuwing
Dit file is yn deample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl directory.

File Namme	Beskriuwing
top_tb.sv	Testbank op boppeste nivo file.

Tabel 3. nterlaken (2e generaasje) IP Core Testbench Scripts
Dizze files binne ynample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench directory.

File Namme	Beskriuwing
vcstest.sh	It VCS-skript om de testbench út te fieren.
vlog_pro.do	It ModelSim SE- of QuestaSim-skript om de testbank út te fieren.
xcelium.sh	It Xcelium-skript om de testbench út te fieren.

1.3. Hardware Design Example Components
De eksample design ferbynt systeem en PLL referinsje klokken en fereaske design komponinten. De eksample design konfigurearret de IP-kearn yn ynterne loopback-modus en genereart pakketten op 'e IP-kearn TX-brûkersgegevensferfierynterface. De IP-kearn stjoert dizze pakketten op it ynterne loopbackpaad troch de transceiver.
Nei't de IP-kearnûntfanger de pakketten op it loopbackpaad ûntfangt, ferwurket it de Interlaken-pakketten en stjoert se oer de RX-brûkersgegevensferfier-ynterface. De eksample design kontrolearret dat de pakketten ûntfongen en oerienkomme.
De hardware eksample design omfiemet eksterne PLLs. Jo kinne de dúdlike tekst ûndersykje files oan view sample-koade dy't ien mooglike metoade ymplementearret om eksterne PLL's te ferbinen mei de Interlaken (2nd Generation) FPGA IP.
It ynterlaken (2e generaasje) hardware-ûntwerp bglample befettet de folgjende komponinten:

1. Interlaken (2e generaasje) FPGA IP
2. Packet Generator en Packet Checker
3. JTAG controller dy't kommunisearret mei System Console. Jo kommunisearje mei de klantlogika fia de Systeemkonsole.

figuer 4. Interlaken (2e generaasje) Hardware Design Example High Level Block Diagram foar E-tile NRZ Mode Fariaasjes

It ynterlaken (2e generaasje) hardware-ûntwerp bglample dy't rjochtet op in E-tegel PAM4 modus fariaasjes fereasket in ekstra klok mac_clkin dat de IO PLL generearret. Dizze PLL moat deselde referinsjeklok brûke dy't de pll_ref_clk driuwt.

figuer 5. Interlaken (2e generaasje) Hardware Design Example Heech nivo
Blokdiagram foar E-tile PAM4 Mode Variations

Foar fariaasjes fan E-tile PAM4-modus, as jo de parameter Bewarje net brûkte transceiverkanalen foar PAM4 ynskeakelje, wurdt in ekstra referinsjeklokpoarte tafoege (pll_ref_clk [1]). Dizze poarte moat wurde oandreaun op deselde frekwinsje as definiearre yn de IP parameter bewurker (Referinsje klok frekwinsje foar bewarre kanalen). De net brûkte transceiverkanalen bewarje foar PAM4 is opsjoneel. De pin en besibbe beheiningen tawiisd oan dizze klok is sichtber yn de QSF as jo selektearje Intel Stratix® 10 of Intel Agilex ûntwikkeling kit foar design generaasje.
Foar ûntwerp bglample simulaasje definiearret de testbench altyd deselde frekwinsje foar pll_ref_clk[0] en pll_ref_clk[1].
Related Information
Intel Agilex F-Series Transceiver-SoC Untjouwing Kit User Guide
1.4. It generearjen fan it ûntwerp

figuer 6. Proseduere

Folgje dizze stappen om de hardware bglampûntwerp en testbank:

1. Klikje yn 'e software fan Intel Quartus Prime Pro Edition File ➤ Nije projektwizard om in nij Intel Quartus Prime-projekt te meitsjen, of klikje File ➤ Iepenje Project om in besteand Intel Quartus Prime-projekt te iepenjen. De wizard freget jo om in apparaat op te jaan.
2. Spesifisearje de apparaatfamylje Agilex en selektearje apparaat foar jo ûntwerp.
3. Sykje en dûbelklik yn 'e IP Catalog Interlaken (2nd Generation) Intel FPGA IP. It finster Nije IP-fariant ferskynt.
4. Spesifisearje in namme op it heechste nivo foar jo oanpaste IP fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .ip.
5. Klik OK. De parameter bewurker ferskynt.
   Figuer 7. Example Design Tab yn de Interlaken (2e generaasje) Intel FPGA IP Parameter Editor
6. Spesifisearje op it ljepblêd IP de parameters foar jo IP-kearnfariaasje.
7. Spesifisearje op it ljepblêd PMA-oanpassing de PMA-oanpassingsparameters as jo fan plan binne PMA-oanpassing te brûken foar jo fariaasjes fan E-tile-apparaat.
   Dizze stap is opsjoneel:
   • Selektearje Ynskeakelje oanpassing load sêfte IP opsje.
   Opmerking: Jo moatte ynskeakelje Native PHY Debug Master Endpoint (NPDME) opsje ynskeakelje op 'e IP-ljepper as PMA-oanpassing is ynskeakele.
   • Selektearje in PMA oanpassing foarôf ynsteld foar PMA oanpassing Selektearje parameter.
   • Klik PMA Adaptation Preload te laden de earste en trochgeande oanpassing parameters.
   • Spesifisearje it oantal PMA konfiguraasjes te stypjen as meardere PMA konfiguraasjes binne ynskeakele mei help fan Oantal PMA konfiguraasje parameter.
   • Selektearje hokker PMA-konfiguraasje om te laden of te bewarjen mei Selektearje in PMA-konfiguraasje om te laden of te bewarjen.
   • Klik Laad oanpassing fan selektearre PMA konfiguraasje foar it laden fan de selektearre PMA konfiguraasje ynstellings.
   Foar mear ynformaasje oer de PMA-oanpassingsparameters, ferwize nei de E-tile Transceiver PHY User Guide.
8. Op eksample Untwerp-ljepper, selektearje de Simulaasje-opsje om de testbank te generearjen, en selektearje de Synthesis-opsje om de hardware-eks te generearjenampûntwerpe.
   Opmerking: Jo moatte op syn minst ien fan 'e simulaasje- of synteze-opsjes selektearje generearje de Example Design Files.
9. Foar generearre HDL-formaat is allinich Verilog beskikber.
10. Foar Target Development Kit selektearje de passende opsje.
    Opmerking: De opsje Intel Agilex F-Series Transceiver SoC Development Kit is allinich beskikber as jo projekt Intel Agilex-apparaatnamme spesifisearret begjinnend mei AGFA012 of AGFA014. As jo ​​​​de opsje Development Kit selektearje, wurde de pinopdrachten ynsteld neffens it dielnûmer fan it Intel Agilex Development Kit-apparaat AGFB014R24A2E2V en kinne ferskille fan jo selekteare apparaat. As jo ​​fan doel te testen it ûntwerp op hardware op in oare PCB, selektearje Gjin ûntwikkeling kit opsje en meitsje de passende pin opdrachten yn de .qsf file.
11. Klik Generearje Example Design. De Selektearje Example Design Directory finster ferskynt.
12. As jo ​​​​it ûntwerp wizigje wolle bglample mappaad of namme fan 'e werjûn standerts (uflex_ilk_0_example_design), blêdzje nei it nije paad en typ it nije ûntwerp bglample directory namme.
13. Klik OK.

Related Information

• Intel Agilex F-Series Transceiver-SoC Untjouwing Kit User Guide
• E-tile Transceiver PHY User Guide

1.5. Simulearje it ûntwerp Exampde Testbank
Ferwize nei Interlaken (2e generaasje) Hardware Design Example High Level Block foar E-tile NRZ Mode Variations en Interlaken (2e Generation) Hardware Design Example High Level Block foar E-tile PAM4 Mode Variations blokdiagrammen fan de simulaasje testbench.

figuer 8. Proseduere

Folgje dizze stappen om de testbank te simulearjen:

1. By de kommando-prompt, wizigje nei de testbench-simulaasjemap. De map isample_installation_dir>/example_design/ testbench foar Intel Agilex-apparaten.
2. Run it simulaasjeskript foar de stipe simulator fan jo kar. It skript kompilearret en rint de testbank yn 'e simulator. Jo skript moat kontrolearje dat de SOP- en EOP-tellingen oerienkomme neidat simulaasje foltôge is. Ferwize nei de tabel Stappen om simulaasje út te fieren.
   Tabel 4. Stappen foar in Run Simulaasje

   Simulator	Ynstruksjes
   ModelSim SE of QuestaSim	Typ yn 'e kommandorigel -do vlog_pro.do. As jo ​​​​leaver simulearje sûnder de ModelSim GUI op te heljen, typ dan vsim -c -do vlog_pro.do
   VCS	Typ yn 'e kommandorigel sh vcstest.sh
   Xcelium	Typ yn 'e kommandorigel sh xcelium.sh

3. Analysearje de resultaten. In suksesfolle simulaasje ferstjoert en ûntfangt pakketten, en toant "Test PASSED".

De testbank foar it ûntwerp example foltôget de folgjende taken:

• Instantiates de Interlaken (2e generaasje) Intel FPGA IP.
• Printet PHY-status.
• Kontrolearret metaframe syngronisaasje (SYNC_LOCK) en wurd (blok) grinzen (WORD_LOCK).
• Wachtet foar yndividuele banen wurde beskoattele en ôfstimd.
• Begjint it ferstjoeren fan pakketten.
• Kontrolearret pakketstatistiken:
  - CRC24 flaters
  - SOP
  - EOP

De folgjende sample útfier yllustrearret in suksesfolle simulaasjetest yn Interlaken-modus:
*******************************************
INFO: Wachtsje op rydstroken.
Alle ûntfangerbanen binne ôfstimd en binne ree om ferkear te ûntfangen.
************************************************** *
************************************************** *
INFO: Begjin it ferstjoeren fan pakketten
************************************************** *
************************************************** *
INFO: Stopje mei it ferstjoeren fan pakketten
************************************************** *
************************************************** *
INFO: Kontrolearje pakketstatistiken
************************************************** *
CRC 24 flaters rapporteare: 0
SOP's oerdroegen: 100
EOP's oerdroegen: 100
SOP's ûntfongen: 100
EOP's ûntfongen: 100
ECC flater count: 0
************************************************** *
INFO: Test PASSED
************************************************** *
Noat: It Interlaken-ûntwerp example simulaasje testbench stjoert 100 pakketten en ûntfangt 100 pakketten.
De folgjende sample útfier yllustrearret in suksesfolle simulaasjetest yn Interlaken Look-aside modus:
Kontrolearje TX en RX Counter gelyk as net.
—————————————————————
READ_MM: adres 4000014 = 00000001.
—————————————————————
De-assert Counter gelyk bytsje.
—————————————————————
WRITE_MM: adres 4000001 krijt 00000001.
WRITE_MM: adres 4000001 krijt 00000000.
—————————————————————
RX_SOP COUNTER.
—————————————————————
READ_MM: adres 400000c = 0000006a.
—————————————————————
RX_EOP COUNTER.
READ_MM: adres 400000d = 0000006a.
—————————————————————
READ_MM: adres 4000010 = 00000000.
—————————————————————
Finale rapport werjaan.
—————————————————————
0 Fout ûntdutsen
0 CRC24 flaters rapporteare
106 SOP's útstjoerd
106 EOP's útstjoerd
106 SOP's ûntfongen
106 EOP's ûntfongen
—————————————————————
Finish Simulaasje
—————————————————————
TEST PASSED
—————————————————————
Noat: It oantal pakketten (SOP's en EOP's) ferskilt per baan yn Interlaken Lookaside-ûntwerp ex.ample simulaasje sample útgong.
Related Information
Hardware Design Example Components op side 6
1.6. It kompilearjen en konfigurearjen fan it ûntwerp Example yn Hardware

figuer 9. Proseduere

Om in demonstraasjetest te kompilearjen en út te fieren op 'e hardware bglampfoar ûntwerp, folgje dizze stappen:

1. Soargje foar hardware bglample design generaasje is kompleet.
2. Yn de Intel Quartus Prime Pro Edition-software iepenje it Intel Quartus Prime-projektample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Klikje op kompilaasje begjinne yn it ferwurkingsmenu.
4. Nei suksesfolle kompilaasje, in .sof file is beskikber yn jo opjûne map.
   Folgje dizze stappen om de hardware bglampit ûntwerp op it Intel Agilex-apparaat:
5. Ferbine Intel Agilex F-Series Transceiver-SoC Development Kit oan de host kompjûter.
   b. Starte de Clock Control-applikaasje, dy't diel útmakket fan 'e ûntwikkelingskit, en set nije frekwinsjes yn foar it ûntwerp bglample. Hjirûnder is de frekwinsje-ynstelling yn 'e Klokkontrôle-applikaasje:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Ynstelle op de wearde fan pll_ref_clk (1) per jo design eask.
   c. Klikje op Programmer yn it menu Tools.
   d. Klikje yn de Programmer op Hardware Setup.
   e. Selektearje in programmearring apparaat.
   f. Selektearje en foegje de Intel Agilex F-Series Transceiver-SoC Development Kit ta wêrmei jo Intel Quartus Prime-sesje kin ferbine.
   g. Soargje derfoar dat Mode is ynsteld op JTAG.
   h. Selektearje it Intel Agilex-apparaat en klikje op Add Device. De programmeur toant in blokdiagram fan de ferbiningen tusken de apparaten op jo boerd.
   ik. Yn de rige mei jo .sof, kontrolearje it fakje foar de .sof.
   j. Selektearje it fakje yn 'e kolom Programma / Konfigurearje.
   k. Klik Start.

Related Information

• Programming Intel FPGA Apparaten op side 0
• Untwerpen analysearje en debuggen mei systeemkonsole
• Intel Agilex F-Series Transceiver-SoC Untjouwing Kit User Guide

1.7. Testen fan it Hardware Design Example
Neidat jo de Interlaken (2e generaasje) Intel FPGA IP-kearnûntwerp eksample en konfigurearje jo apparaat, kinne jo de Systeemkonsole brûke om de IP-kearn en har ynbêde Native PHY IP-kearnregisters te programmearjen.
Folgje dizze stappen om de Systeemkonsole op te heljen en it hardware-ûntwerp te testen bglample:

1. Yn 'e software fan Intel Quartus Prime Pro Edition, yn it menu Tools, klikje op Systeemdebuggen ark ➤ Systeemkonsole.
2. Feroarje nei deample_installation_dir>bglample_design/ hwtest directory.
3. Om in ferbining te iepenjen mei de JTAG master, typ it folgjende kommando: boarne sysconsole_testbench.tcl
4. Jo kinne ynterne serial loopback-modus ynskeakelje mei it folgjende ûntwerp eksampde kommando's:
   in. stat: Printsje algemiene statusynformaasje.
   b. sys_reset: Stelt it systeem werom.
   c. loop_on: Skeakelt ynterne serial loopback.
   d. run_example_design: Rint it ûntwerp example.
   Opmerking: Jo moatte loop_on kommando útfiere foardat run_example_design kommando.
   De run_example_design rint de folgjende kommando's yn in folchoarder:
   sys_reset->stat->gen_on->stat->gen_off.
   Taljochting: As jo ​​​​de opsje Oanpassing laden sêfte IP ynskeakelje selektearje, sil de run_example_design kommando fiert de earste oanpassing kalibraasje op RX kant troch in run_load_PMA_configuration kommando.
5. Jo kinne ynterne serial loopback-modus útsette mei it folgjende ûntwerp eksample kommando:
   in. loop_off: Skeakelt ynterne serial loopback út.
6. Jo kinne de IP-kearn programmearje mei it folgjende ekstra ûntwerp bglampde kommando's:
   in. gen_on: Aktivearret pakketgenerator.
   b. gen_off: Skeakelt pakketgenerator út.
   c. run_test_loop: Rint de test foar tiden foar E-tile NRZ en PAM4 fariaasjes.
   d. clear_err: Wiskje alle kleverige flaterbits.
   e. set_test_mode : Stelt test op om yn in spesifike modus te rinnen.
   f. get_test_mode: Printsje de aktuele testmodus.
   g. set_burst_size : Stelt burstgrutte yn bytes.
   h. get_burst_size: Printsje ynformaasje oer burstgrutte.

De suksesfolle test drukt HW_TEST:PASS-berjocht ôf. Hjirûnder binne de trochjaan kritearia foar in test run:

• Gjin flaters foar CRC32, CRC24, en checker.
• Ferstjoerde SOP's en EOP's moatte oerienkomme mei ûntfongen.

De folgjende sample útfier yllustrearret in suksesfolle test run yn Interlaken modus:
INFO: INFO: Stopje mei it generearjen fan pakketten
==== STATUSBERICHT ====
TX KHz: 402813
RX KHz: 402813
Frekwinsje slûzen: 0x0000ff
TX PLL slot: 0x000001
Align: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
wurd slot : 0x0000ff
syngronisaasje slot: 0x0000ff
CRC32 flaters: 0
CRC24 flaters: 0
Checker flaters: 0
FIFO err flaggen: 0x000000
SOP's oerdroegen: 1087913770
EOP's oerdroegen: 1087913770
SOP's ûntfongen: 1087913770
EOP ûntfongen: 1087913770
ECC korrizjearre: 0
ECC flater: 0
161 sekonden ferrûn sûnt opstart
HW_TEST : PASS
De suksesfolle test drukt HW_TEST: PASS-berjocht ôf. Hjirûnder binne de trochjaan kritearia foar in test run:

• Gjin flaters foar CRC32, CRC24, en checker.
• Ferstjoerde SOP's en EOP's moatte oerienkomme mei ûntfongen.

De folgjende sample útfier yllustrearret in suksesfolle testrun yn Interlaken Lookaside-modus:
INFO: INFO: Stopje mei it generearjen fan pakketten
==== STATUSBERICHT ====
TX KHz: 402813
RX KHz: 402812
Freq slûzen: 0x000fff
TX PLL slot: 0x000001
Align: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
wurd slot : 0x000fff
syngronisaasje slot: 0x000fff
CRC32 flaters: 0
CRC24 flaters: 0
Checker flaters: 0
SOP's oerdroegen: 461
EOP's oerdroegen: 461
SOP's ûntfongen: 461
EOP ûntfongen: 461
171 sekonden ferrûn sûnt opstart
HW_TEST : PASS

Design Example Beskriuwing

It ûntwerp eksample toant de funksjonaliteiten fan 'e Interlaken IP-kearn.
Related Information
Interlaken (2e generaasje) FPGA IP Brûkersgids
2.1. Untwerp Example Gedrach
Om it ûntwerp yn hardware te testen, typ de folgjende kommando's yn 'e Systeemkonsole::

1. Boarne de opset file:
   % boarneample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. De test útfiere:
   % run_example_design
3. It ynterlaken (2e generaasje) hardware-ûntwerp bglample foltôget de folgjende stappen:
   in. Reset de Interlaken (2e generaasje) IP.
   b. Konfigurearret de Interlaken (2e generaasje) IP yn ynterne loopback modus.
   c. Stjoert in stream fan Interlaken-pakketten mei foarôf definieare gegevens yn 'e lading nei de TX-brûkersgegevensferfierynterface fan' e IP-kearn.
   d. Kontrolearret de ûntfongen pakketten en rapportearret de status. De pakketkontrôler opnommen yn it hardware-ûntwerp bglample biedt de folgjende basismooglikheden foar pakketkontrôle:
   • Kontrolearret dat de oerdroegen pakket folchoarder is korrekt.
   • Kontrolearret dat de ûntfongen gegevens oerienkomme mei de ferwachte wearden troch te garandearjen dat sawol it begjin fan pakket (SOP) en ein fan pakket (EOP) tellen oerienkomme wylst gegevens oerdroegen en ûntfongen wurde.

2.2. Interface Sinjalen
Tabel 5. Untwerp Example Interface Sinjalen

Port Namme	Rjochting	Breedte (bits)	Beskriuwing
mgmt_clk	Ynfier	1	Systeem klok ynfier. De klokfrekwinsje moat 100 MHz wêze.
pll_ref_clk /pll_ref_clk[1:0] (2)	Ynfier	2-jan	Transceiver referinsje klok. Rydt de RX CDR PLL.

Port Namme	Rjochting	Breedte (bits)	Beskriuwing
			pll_ref_clk[1] is allinnich beskikber as jo ynskeakelje Bewarje net brûkt Noat: transceiver kanalen foar PAM4 parameter yn E-tile PAM4 modus IP fariaasjes.
rx_pin	Ynfier	Oantal leanen	Untfanger SERDES data pin.
tx_pin	Utfier	Oantal leanen	Ferstjoere SERDES gegevens pin.
rx_pin_n	Ynfier	Oantal leanen	Untfanger SERDES data pin. Dit sinjaal is allinnich beskikber yn E-tile PAM4 modus apparaat fariaasjes.
tx_pin_n	Utfier	Oantal leanen	Ferstjoere SERDES gegevens pin. Dit sinjaal is allinnich beskikber yn E-tile PAM4 modus apparaat fariaasjes.
mac_clk_pll_ref	Ynfier	1	Dit sinjaal moat wurde oandreaun troch in PLL en moat brûke deselde klok boarne dy't driuwt de pll_ref_clk. Dit sinjaal is allinnich beskikber yn E-tile PAM4 modus apparaat fariaasjes.
usr_pb_reset_n	Ynfier	1	Systeem weromsette.

Related Information
Interface Sinjalen
2.3. Registrearje Map
Noat:

• Design Example registeradres begjint mei 0x20** wylst it Interlaken IP-kearnregisteradres begjint mei 0x10**.
• Tagongskoade: RO - Allinnich lêze, en RW - Lêze / skriuwe.
• Systeem konsole lêst it ûntwerp example registrearret en rapportearret de teststatus op it skerm.

Tabel 6. Untwerp Example Register Map foar Interlaken Design Example

Offset	Namme	Tagong	Beskriuwing
8 h00	Reservearre
8 h01	Reservearre
8 h02	Systeem PLL weromsette	RO	Folgjende bits jout systeem PLL reset fersyk en ynskeakelje wearde: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8 h03	RX lane ôfstimd	RO	Jout de RX lane alignment oan.
8 h04	WORD beskoattele	RO	[NUM_LANES–1:0] – Wurd (blok) grinzen identifikaasje.

(2) As jo ​​ynskeakelje Bewarje net brûkte transceiver kanalen foar PAM4 parameter, in ekstra referinsje klok haven wurdt tafoege te behâlden de net brûkte PAM4 slave kanaal.

Offset	Namme	Tagong	Beskriuwing
8 h05	Sync beskoattele	RO	[NUM_LANES–1:0] – Metaframe-syngronisaasje.
8h06 - 8h09	CRC32 flater count	RO	Jout de CRC32 flater count oan.
8 h0a	CRC24 flater count	RO	Jout de CRC24 flater count oan.
8 h0b	Overflow / Underflow sinjaal	RO	De folgjende bits jouwe oan: • Bit [3] - TX underflow sinjaal • Bit [2] - TX oerlêst sinjaal • Bit [1] - RX oerlêst sinjaal
8 h0c	It oantal SOP	RO	Jout it oantal SOP oan.
8 h0d	Oantal EOP	RO	Jout it oantal EOP oan
8 h0e	Flater telle	RO	Jout it oantal folgjende flaters oan: • Ferlies fan lane alignment • yllegale kontrôle wurd • Yllegaal framing patroan • Missing SOP of EOP indicator
8 h0f	send_data_mm_clk	RW	Skriuw 1 nei bit [0] om it generatorsinjaal yn te skeakeljen.
8 h10	Checker flater		Jout de checker flater oan. (SOP-gegevensflater, kanaalnûmerflater, en PLD-gegevensflater)
8 h11	Systeem PLL slot	RO	Bit [0] jout PLL lock yndikaasje.
8 h14	TX SOP tellen	RO	Jout oantal SOP oanmakke troch de pakketgenerator.
8 h15	TX EOP tellen	RO	Jout oantal EOP oanmakke troch de pakketgenerator.
8 h16	Trochrinnende pakket	RW	Skriuw 1 nei bit [0] om it trochgeande pakket yn te skeakeljen.
8 h39	ECC flater count	RO	Jout oantal ECC flaters oan.
8 h40	ECC korrizjearre flater count	RO	Jout oantal korrizjearre ECC flaters oan.

Tabel 7. Untwerp Example Register Map foar Interlaken Look-aside Design Example
Brûk dizze registerkaart as jo it ûntwerp eksample mei Ynskeakelje Interlaken Look-aside modus parameter ynskeakele.

Offset	Namme	Tagong	Beskriuwing
8 h00	Reservearre
8 h01	Teller weromsette	RO	Skriuw 1 nei bit [0] om TX- en RX-teller gelyk bit te wiskjen.
8 h02	Systeem PLL weromsette	RO	Folgjende bits jout systeem PLL reset fersyk en ynskeakelje wearde: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8 h03	RX lane ôfstimd	RO	Jout de RX lane alignment oan.
8 h04	WORD beskoattele	RO	[NUM_LANES–1:0] – Wurd (blok) grinzen identifikaasje.
8 h05	Sync beskoattele	RO	[NUM_LANES–1:0] – Metaframe-syngronisaasje.
8h06 - 8h09	CRC32 flater count	RO	Jout de CRC32 flater count oan.
8 h0a	CRC24 flater count	RO	Jout de CRC24 flater count oan.

Offset	Namme	Tagong	Beskriuwing
8 h0b	Reservearre
8 h0c	It oantal SOP	RO	Jout it oantal SOP oan.
8 h0d	Oantal EOP	RO	Jout it oantal EOP oan
8 h0e	Flater telle	RO	Jout it oantal folgjende flaters oan: • Ferlies fan lane alignment • yllegale kontrôle wurd • Yllegaal framing patroan • Missing SOP of EOP indicator
8 h0f	send_data_mm_clk	RW	Skriuw 1 nei bit [0] om it generatorsinjaal yn te skeakeljen.
8 h10	Checker flater	RO	Jout de checker flater oan. (SOP-gegevensflater, kanaalnûmerflater, en PLD-gegevensflater)
8 h11	Systeem PLL slot	RO	Bit [0] jout PLL lock yndikaasje.
8 h13	Latency count	RO	Jout oantal latency oan.
8 h14	TX SOP tellen	RO	Jout oantal SOP oanmakke troch de pakketgenerator.
8 h15	TX EOP tellen	RO	Jout oantal EOP oanmakke troch de pakketgenerator.
8 h16	Trochrinnende pakket	RO	Skriuw 1 nei bit [0] om it trochgeande pakket yn te skeakeljen.
8 h17	TX en RX teller gelyk	RW	Jout oan dat TX- en RX-teller gelyk binne.
8 h23	Wachttiid ynskeakelje	WO	Skriuw 1 nei bit [0] om latency mjitting yn te skeakeljen.
8 h24	Latency klear	RO	Jout oan dat latinsjemjitting klear binne.

Interlaken (2e generaasje) Intel Agilex FPGA IP Design Example User Guide Archives

Foar de lêste en eardere ferzjes fan dizze brûker hantlieding, ferwize nei de Interlaken (2nd Generaasje) Intel Agilex FPGA IP Design Example User Guide HTML ferzje. Selektearje de ferzje en klikje op Download. As in IP- of softwareferzje net op 'e list stiet, jildt de brûkersgids foar de foarige IP- of softwareferzje.
IP-ferzjes binne itselde as de Intel Quartus Prime Design Suite-softwareferzjes oant v19.1. Fan Intel Quartus Prime Design Suite-softwareferzje 19.2 of letter hawwe IP-kearnen in nij IP-ferzjeskema.

Document Revision Skiednis foar Interlaken (2e generaasje) Intel Agilex FPGA IP Design Example User Guide

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
2022.08.03	21.3	20.0.1	Korrigearre it apparaat OPN foar de Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Added stipe foar QuestaSim simulator. • Fuortsmite stipe foar NCSim simulator.
2021.02.24	20.4	20.0.1	• Added ynformaasje oer it behâld fan it net brûkte transceiver kanaal foar PAM4 yn seksje: Hardware Design Example Components. • Added de pll_ref_clk [1] sinjaal beskriuwing yn seksje: Interface Signals.
2020.12.14	20.4	20.0.0	• Updated sample hardware-testútfier foar Interlaken-modus en Interlaken Look-aside-modus yn seksje Testen fan it Hardware-ûntwerp Example. • Updated register map foar Interlaken Look-aside design eksample yn seksje Register Map. • Added in foarby kritearia foar in súksesfol hardware test run yn seksje Testen fan de Hardware Design Example.
2020.10.16	20.2	19.3.0	Korrizjearre kommando om de earste oanpassingskalibraasje op RX-kant út te fieren yn it testen fan it Hardware-ûntwerp Example seksje.
2020.06.22	20.2	19.3.0	• It ûntwerp eksample is beskikber foar Interlaken Look-aside modus. • Hardware testen fan it ûntwerp eksample is beskikber foar Intel Agilex apparaat fariaasjes. • Added Figure: High-level Block Diagram foar Interlaken (2nd Generation) Design Example. • Updated folgjende seksjes: - Hardware- en softwareeasken - Directory Struktuer • De folgjende sifers feroare om Interlaken Look-aside relatearre update op te nimmen: - Figure: Interlaken (2e generaasje) Hardware Design Example Heech Level Block Diagram foar E-tile NRZ Mode Fariaasjes - Figure: Interlaken (2e generaasje) Hardware Design Example High Level Block Diagram foar E-tile PAM4 Mode Fariaasjes • Updated figuer: IP Parameter Editor. • Tafoege ynformaasje oer de frekwinsje ynstellings yn 'e klok kontrôle applikaasje yn seksje Kompilearjen en konfigurearje de Untwerp Example yn Hardware.

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
			• Testrun-útgongen tafoege foar de Interlaken Look-aside yn 'e folgjende seksjes: - Simulearje it ûntwerp Exampde Testbank - Testen fan it Hardware Design Example • Folgjende nije sinjalen tafoege yn seksje Interface Signals: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Added register map foar Interlaken Look-aside design eksample yn seksje: Registrearje Map.
2019.09.30	19.3	19.2.1	Fuortsmite clk100. De mgmt_clk tsjinnet as referinsjeklok foar de IO PLL yn it folgjende: • Figure: Interlaken (2e generaasje) Hardware Design Example High Level Block Diagram foar E-tile NRZ Mode Fariaasjes. • Figure: Interlaken (2e generaasje) Hardware Design Example High Level Block Diagram foar E-tile PAM4 Mode Fariaasjes.
2019.07.01	19.2	19.2	Inisjele release.

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
ISO
9001:2015
Registrearre
Interlaken (2e generaasje) Intel® Agilex™ FPGA IP Design Example User Guide

Online Ferzje
Stjoer Feedback
ID: 683800
UG-20239
Ferzje: 2022.08.03

Dokuminten / Resources

intel Interlaken (2e generaasje) Agilex FPGA IP Design Example [pdf] Brûkersgids Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2e generaasje Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Referinsjes

• User Manual