intel LOGOInterlaken (2de generasie) Intel ®
Agilex™ FPGA IP-ontwerp Example
Gebruikersgids

Inhoud wegsteek
1 Vinnige Begingids
2 Ontwerp Bvample Beskrywing
3 Interlaken (2de generasie) Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe
4 Dokumenthersieningsgeskiedenis vir Interlaken (2de generasie) Intel Agilex FPGA IP-ontwerp Example Gebruikersgids
5 Dokumente / Hulpbronne
5.1 Verwysings
6 Verwante plasings

Vinnige Begingids

Die Interlaken (2de generasie) FPGA IP-kern bied 'n simulasie-toetsbank en 'n hardeware-ontwerp-eks.ample wat samestelling en hardewaretoetsing ondersteun. Wanneer jy die ontwerp genereer bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets. Die ontwerp example is ook beskikbaar vir Interlaken Look-aside-funksie.
Die toetsbank en ontwerp example ondersteun NRZ- en PAM4-modus vir E-teëltoestelle. Die Interlaken (2de generasie) FPGA IP-kern genereer ontwerp bvamples vir alle ondersteunde kombinasies van aantal bane en datatempo's.

Figuur 1. Ontwikkelstappe vir die Ontwerp Bvampleintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 1

Die Interlaken (2de generasie) IP-kernontwerp, bvample ondersteun die volgende kenmerke:

  • Interne TX na RX-seriële teruglusmodus
  • Genereer outomaties vaste grootte pakkies
  • Basiese pakkie nagaan vermoëns
  • Vermoë om System Console te gebruik om die ontwerp terug te stel vir hertoetsdoeleindes
  • PMA aanpassing

Figuur 2. Hoëvlakblokdiagram vir Interlaken (2de generasie) Ontwerp Exampleintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 2

Verwante inligting

  • Interlaken (2de generasie) FPGA IP Gebruikersgids
  • Interlaken (2de generasie) Intel FPGA IP-vrystellingsnotas

1.1. Hardeware en Sagteware Vereistes
Om die eksampvir die ontwerp, gebruik die volgende hardeware en sagteware:

  • Intel® Prime Pro Edition sagteware weergawe 21.3
  • Stelselkonsole
  • Ondersteunde simulators:
    — Siemens* EDA ModelSim* SE of QuestaSim*
    — Sinopsys* VCS*
    — Kadens* Xcelium*
  • Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Verwante inligting
Intel Agilex F-Series Transceiver-SoC Development Kit Gebruikersgids
1.2. Gidsstruktuur
Die Interlaken (2de generasie) IP-kernontwerp, bvample file dopgehou bevat die volgende gegenereer files vir die ontwerp example.
Figuur 3. Gidsstruktuur van die gegenereerde Interlaken (2de generasie) Bvample Ontwerp

intel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 3

Die hardeware konfigurasie, simulasie en toets files is geleë inample_installation_dir>/uflex_ilk_0_example_ontwerp.
Tabel 1. Interlaken (2de generasie) IP Core Hardeware Ontwerp Example File Beskrywings
Hierdie files is in dieample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus gids.

File Name Beskrywing
example_design.qpf Intel Quartus Prime-projek file.
example_design.qsf Intel Quartus Prime-projekinstellings file
example_design.sdc jtag_tydsberekeningsjabloon.sdc Synopsys Ontwerpbeperking file. Jy kan kopieer en wysig vir jou eie ontwerp.
sysconsole_testbench.tcl Hoof file vir toegang tot System Console

Tabel 2. Interlaken (2de generasie) IP Core Testbench File Beskrywing
Hierdie file is in dieample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl gids.

File Naam Beskrywing
top_tb.sv Top-vlak toetsbank file.

Tabel 3. nterlaken (2de generasie) IP Core Testbench Scripts
Hierdie files is in dieample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench gids.

File Naam Beskrywing
vcstest.sh Die VCS-skrip om die toetsbank uit te voer.
vlog_pro.do Die ModelSim SE- of QuestaSim-skrip om die toetsbank uit te voer.
xcelium.sh Die Xcelium-skrip om die toetsbank uit te voer.

1.3. Hardeware Ontwerp Bvample komponente
Die eksample ontwerp verbind stelsel- en PLL-verwysinghorlosies en vereiste ontwerpkomponente. Die eksample ontwerp konfigureer die IP-kern in interne teruglusmodus en genereer pakkies op die IP-kern TX-gebruikerdata-oordragkoppelvlak. Die IP-kern stuur hierdie pakkies op die interne terugluspad deur die transceiver.
Nadat die IP-kernontvanger die pakkies op die terugluspad ontvang het, verwerk dit die Interlaken-pakkies en versend dit op die RX-gebruikersdata-oordragkoppelvlak. Die eksample ontwerp kontroleer dat die pakkies wat ontvang en versend is ooreenstem.
Die hardeware bvample ontwerp sluit eksterne PLL's in. Jy kan die duidelike teks ondersoek files aan view sample-kode wat een moontlike metode implementeer om eksterne PLL's aan die Interlaken (2de generasie) FPGA IP te koppel.
Die Interlaken (2de generasie) hardeware-ontwerp bvample sluit die volgende komponente in:

  1. Interlaken (2de generasie) FPGA IP
  2. Pakkie Generator en Pakket Checker
  3. JTAG beheerder wat met System Console kommunikeer. U kommunikeer met die kliëntlogika deur die stelselkonsole.

Figuur 4. Interlaken (2de generasie) Hardeware-ontwerp Example Hoëvlakblokdiagram vir E-teël NRZ-modusvariasiesintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 5

Die Interlaken (2de generasie) hardeware-ontwerp bvample wat 'n E-teël PAM4-modusvariasies teiken, benodig 'n bykomende klok mac_clkin wat die IO PLL genereer. Hierdie PLL moet dieselfde verwysingsklok gebruik wat die pll_ref_clk dryf.

Figuur 5. Interlaken (2de generasie) Hardeware-ontwerp Exampdie hoë vlak
Blokdiagram vir E-teël PAM4-modusvariasiesintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 4

Vir E-tile PAM4 modus variasies, wanneer jy die Bewaar ongebruikte transceiver kanale vir PAM4 parameter aktiveer, word 'n bykomende verwysing klokpoort bygevoeg (pll_ref_clk [1]). Hierdie poort moet teen dieselfde frekwensie aangedryf word as gedefinieer in die IP-parameterredigeerder (Verwysingsklokfrekwensie vir bewaarde kanale). Die Bewaar ongebruikte transceiver-kanale vir PAM4 is opsioneel. Die pen en verwante beperkings wat aan hierdie horlosie toegeken is, is sigbaar in die QSF wanneer jy Intel Stratix® 10 of Intel Agilex-ontwikkelingskit kies vir ontwerpgenerering.
Vir ontwerp bvampIn die simulasie definieer die toetsbank altyd dieselfde frekwensie vir pll_ref_clk[0] en pll_ref_clk[1].
Verwante inligting
Intel Agilex F-Series Transceiver-SoC Development Kit Gebruikersgids
1.4. Genereer die ontwerp

Figuur 6. Prosedureintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 6

Volg hierdie stappe om die hardeware bvampdie ontwerp en toetsbank:

  1. Klik in die Intel Quartus Prime Pro Edition-sagteware File ➤ Nuwe Project Wizard om 'n nuwe Intel Quartus Prime-projek te skep, of klik File ➤ Open Project om 'n bestaande Intel Quartus Prime-projek oop te maak. Die towenaar vra jou om 'n toestel te spesifiseer.
  2. Spesifiseer die toestelfamilie Agilex en kies toestel vir jou ontwerp.
  3. In die IP-katalogus, soek en dubbelklik Interlaken (2de generasie) Intel FPGA IP. Die venster Nuwe IP-variant verskyn.
  4. Spesifiseer 'n topvlak naam vir jou persoonlike IP-variasie. Die parameterredigeerder stoor die IP-variasie-instellings in 'n file genoem .ip.
  5. Klik OK. Die parameterredigeerder verskyn.
    Figuur 7. Eksampdie Ontwerp-oortjie in die Interlaken (2de generasie) Intel FPGA IP Parameter Editorintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 7
  6. Op die IP-oortjie, spesifiseer die parameters vir jou IP-kernvariasie.
  7. Op die PMA-aanpassing-oortjie, spesifiseer die PMA-aanpassingparameters as jy van plan is om PMA-aanpassing vir jou E-teëltoestelvariasies te gebruik.
    Hierdie stap is opsioneel:
    • Kies Aktiveer aanpassing laai sagte IP opsie.
    Let wel: Jy moet Aktiveer Native PHY Debug Master Endpoint (NPDME) opsie op die IP-oortjie aktiveer wanneer PMA-aanpassing geaktiveer is.
    • Kies 'n PMA aanpassing voorafinstelling vir PMA aanpassing Kies parameter.
    • Klik PMA Adaptation Preload om die aanvanklike en deurlopende aanpassingsparameters te laai.
    • Spesifiseer die aantal PMA-konfigurasies om te ondersteun wanneer veelvuldige PMA-konfigurasies geaktiveer word deur die nommer van PMA-konfigurasieparameter te gebruik.
    • Kies watter PMA-konfigurasie om te laai of te stoor met Kies 'n PMA-konfigurasie om te laai of te stoor.
    • Klik Laai aanpassing van geselekteerde PMA-konfigurasie om die geselekteerde PMA-konfigurasie-instellings te laai.
    Vir meer inligting oor die PMA-aanpassingsparameters, verwys na die E-tile Transceiver PHY User Guide.
  8. Op die Exampin die Ontwerp-oortjie, kies die Simulasie-opsie om die toetsbank te genereer, en kies die Sintese-opsie om die hardeware bv.ampontwerp.
    Let wel: Jy moet ten minste een van die Simulasie of Sintese opsies kies genereer die Example Ontwerp Files.
  9. Vir gegenereerde HDL-formaat is slegs Verilog beskikbaar.
  10. Kies die toepaslike opsie vir Target Development Kit.
    Let wel: Die Intel Agilex F-Series Transceiver SoC Development Kit-opsie is slegs beskikbaar wanneer jou projek Intel Agilex-toestelnaam spesifiseer wat begin met AGFA012 of AGFA014. Wanneer jy die Development Kit-opsie kies, word die pentoewysings volgens die Intel Agilex Development Kit-toesteldeelnommer AGFB014R24A2E2V gestel en kan dit verskil van jou gekose toestel. As jy van plan is om die ontwerp op hardeware op 'n ander PCB te toets, kies Geen ontwikkelingskit opsie en maak die toepaslike pentoewysings in die .qsf file.
  11. Klik Genereer Exampdie Ontwerp. Die Select Example Ontwerpgids-venster verskyn.
  12. As jy die ontwerp wil verander, bvample gidspad of naam vanaf die verstekwaardes wat vertoon word (uflex_ilk_0_example_design), blaai na die nuwe pad en tik die nuwe ontwerp bvampdie naam van die gids.
  13. Klik OK.

Verwante inligting

1.5. Simulering van die Ontwerp Exampdie toetsbank
Verwys na Interlaken (2de Generasie) Hardeware-ontwerp Example Hoëvlakblok vir E-teël NRZ-modusvariasies en Interlaken (2de generasie) hardeware-ontwerp Example Hoëvlakblok vir E-teël PAM4-modusvariasies blokdiagramme van die simulasie-toetsbank.

Figuur 8. Prosedureintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 8

Volg hierdie stappe om die toetsbank te simuleer:

  1. By die opdragprompt, verander na die toetsbank-simulasiegids. Die gids isample_installation_dir>/example_design/ toetsbank vir Intel Agilex-toestelle.
  2. Begin die simulasieskrip vir die ondersteunde simulator van jou keuse. Die skrif stel die toetsbank saam en laat loop in die simulator. Jou skrif moet seker maak dat die SOP- en EOP-tellings ooreenstem nadat simulasie voltooi is. Verwys na die tabel Stappe om simulasie uit te voer.
    Tabel 4. Stappe om simulasie uit te voer
    Simulator Instruksies
    ModelSim SE of QuestaSim Tik in die opdragreël -do vlog_pro.do. As jy verkies om te simuleer sonder om die ModelSim GUI op te roep, tik vsim -c -do vlog_pro.do
    VCS In die opdragreël, tik sh vcstest.sh
    Xcelium Tik in die opdragreël sh xcelium.sh
  3. Ontleed die resultate. 'n Suksesvolle simulasie stuur en ontvang pakkies, en vertoon "Toets geslaag".

Die toetsbank vir die ontwerp example voltooi die volgende take:

  • Stel die Interlaken (2de generasie) Intel FPGA IP voor.
  • Druk PHY-status af.
  • Kontroleer metaraam-sinchronisasie (SYNC_LOCK) en woord (blok) grense (WORD_LOCK).
  • Wag vir individuele bane om gesluit en belyn te word.
  • Begin pakkies uitsaai.
  • Gaan pakkiestatistieke na:
    — CRC24 foute
    — SOP's
    — EOP's

Die volgende aample uitset illustreer 'n suksesvolle simulasietoetslopie in Interlaken-modus:
*********************************************
INLIGTING: Wag vir bane om belyn te word.
Al die ontvangerbane is in lyn en is gereed om verkeer te ontvang.
************************************************** *
************************************************** *
INLIGTING: Begin om pakkies te versend
************************************************** *
************************************************** *
INLIGTING: Hou op om pakkies uit te stuur
************************************************** *
************************************************** *
INLIGTING: Gaan pakkiesstatistieke na
************************************************** *
CRC 24 foute aangemeld: 0
SOP's versend: 100
EOP's versend: 100
SOP's ontvang: 100
EOP's ontvang: 100
ECC-fouttelling: 0
************************************************** *
INLIGTING: Toets SLAAG
************************************************** *
Let wel: Die Interlaken-ontwerp example simulasie-toetsbank stuur 100 pakkies en ontvang 100 pakkies.
Die volgende aample uitset illustreer 'n suksesvolle simulasietoetslopie in Interlaken Kyk-aside-modus:
Kontroleer TX en RX Counter gelyk of nie.
—————————————————————
LEES_MM: adres 4000014 = 00000001.
—————————————————————
De-assert Counter gelyke bietjie.
—————————————————————
SKRYF_MM: adres 4000001 kry 00000001.
SKRYF_MM: adres 4000001 kry 00000000.
—————————————————————
RX_SOP-TELLER.
—————————————————————
READ_MM: adres 400000c = 0000006a.
—————————————————————
RX_EOP-TELLER.
READ_MM: adres 400000d = 0000006a.
—————————————————————
LEES_MM: adres 4000010 = 00000000.
—————————————————————
Vertoon finale verslag.
—————————————————————
0 Bespeur fout
0 CRC24 foute gerapporteer
106 SOP's oorgedra
106 EOP's gestuur
106 SOP'e ontvang
106 EOP's ontvang
—————————————————————
Voltooi simulasie
—————————————————————
TOETS SLAAG
—————————————————————
Let wel: Die aantal pakkies (SOP's en EOP's) verskil per baan in Interlaken Lookaside-ontwerp bv.ample simulasie sampdie uitset.
Verwante inligting
Hardeware Ontwerp Bvample Komponente op bladsy 6
1.6. Samestelling en konfigurasie van die ontwerp Bvample in Hardeware

Figuur 9. Prosedureintel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - FIGUUR 9

Om 'n demonstrasietoets op die hardeware bvampvir die ontwerp, volg hierdie stappe:

  1. Verseker hardeware bvampDie ontwerpgenerering is voltooi.
  2. In die Intel Quartus Prime Pro Edition-sagteware, maak die Intel Quartus Prime-projek oopample_installation_dir>/example_design/quartus/ example_design.qpf>.
  3. Op die Verwerking kieslys, klik Begin samestelling.
  4. Na suksesvolle samestelling het 'n .sof file is beskikbaar in jou gespesifiseerde gids.
    Volg hierdie stappe om die hardeware bvampdie ontwerp op die Intel Agilex-toestel:
  5. Koppel Intel Agilex F-Series Transceiver-SoC Development Kit aan die gasheerrekenaar.
    b. Begin die Clock Control-toepassing, wat deel is van die ontwikkelingskit, en stel nuwe frekwensies vir die ontwerp bvample. Hieronder is die frekwensie-instelling in die Klokbeheer-toepassing:
    • Si5338 (U37), CLK1- 100 MHz
    • Si5338 (U36), CLK2- 153.6 MHz
    • Si549 (Y2), UIT- Stel op die waarde van pll_ref_clk (1) volgens jou ontwerpvereiste.
    c. Op die Tools-kieslys, klik Programmer.
    d. Klik in die programmeerder op Hardware Setup.
    e. Kies 'n programmeringstoestel.
    f. Kies en voeg die Intel Agilex F-Series Transceiver-SoC Development Kit by waaraan jou Intel Quartus Prime-sessie kan koppel.
    g. Maak seker dat Mode op J gestel isTAG.
    h. Kies die Intel Agilex-toestel en klik Voeg toestel by. Die Programmeerder vertoon 'n blokdiagram van die verbindings tussen die toestelle op jou bord.
    i. Merk die blokkie vir die .sof in die ry met jou .sof.
    j. Merk die blokkie in die Program/Configure-kolom.
    k. Klik Start.

Verwante inligting

1.7. Toets die hardeware-ontwerp Bvample
Nadat u die Interlaken (2de generasie) Intel FPGA IP-kernontwerp saamgestel het, bvample en konfigureer jou toestel, kan jy die Stelselkonsole gebruik om die IP-kern en sy ingebedde Native PHY IP-kernregisters te programmeer.
Volg hierdie stappe om die stelselkonsole op te roep en die hardeware-ontwerp te toets, bvample:

  1. In die Intel Quartus Prime Pro Edition-sagteware, op die Tools-kieslys, klik System Debugging Tools ➤ System Console.
  2. Verander na dieample_installation_dir>bvample_design/ hwtest gids.
  3. Om 'n verbinding met die JTAG meester, tik die volgende opdrag: source sysconsole_testbench.tcl
  4. Jy kan interne seriële teruglusmodus aanskakel met die volgende ontwerp, bvampdie opdragte:
    a. stat: Druk algemene statusinligting.
    b. sys_reset: Stel die stelsel terug.
    c. loop_on: Skakel interne reeksherhaling aan.
    d. hardloop_eksample_design: Begin die ontwerp bvample.
    Let wel: Jy moet loop_on-opdrag uitvoer voor run_example_design opdrag.
    Die run_example_design voer die volgende opdragte in 'n volgorde uit:
    sys_reset->stat->gen_on->stat->gen_off.
    Let wel: Wanneer jy die Aktiveer aanpassing laai sagte IP opsie kies, sal die run_example_design-opdrag voer die aanvanklike aanpassingskalibrasie aan RX-kant uit deur die run_load_PMA_configuration-opdrag uit te voer.
  5. Jy kan interne seriële teruglusmodus afskakel met die volgende ontwerp, bvampdie opdrag:
    a. loop_off: Skakel interne seriële teruglus af.
  6. Jy kan die IP-kern programmeer met die volgende bykomende ontwerp, bvampdie opdragte:
    a. gen_on: Aktiveer pakkiegenerator.
    b. gen_off: Deaktiveer pakkiegenerator.
    c. run_test_loop: Loop die toets vir tye vir E-teël NRZ en PAM4 variasies.
    d. clear_err: Vee alle taai foutbits uit.
    e. stel_toets_modus : Stel toets op om in 'n spesifieke modus te loop.
    f. get_test_mode: Druk die huidige toetsmodus.
    g. stel_burst_grootte : Stel burstgrootte in grepe.
    h. get_burst_size: Druk burstgrootte-inligting uit.

Die suksesvolle toets druk HW_TEST:PASS-boodskap. Hieronder is die slaagkriteria vir 'n toetslopie:

  • Geen foute vir CRC32, CRC24 en kontroleerder nie.
  • Versendte SOP's en EOP's moet ooreenstem met ontvang.

Die volgende aample uitset illustreer 'n suksesvolle toetslopie in Interlaken-modus:
INLIGTING: INLIGTING: Hou op om pakkies te genereer
==== STATUSVERSLAG ====
TX KHz: 402813
RX KHz: 402813
Frekwensslotte: 0x0000ff
TX PLL-slot: 0x000001
Belyn: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
woordslot: 0x0000ff
sinkroniseringslot: 0x0000ff
CRC32 foute: 0
CRC24 foute: 0
Checker foute: 0
EIEU-foutvlae: 0x000000
SOP's versend: 1087913770
EOP's versend: 1087913770
SOP's ontvang: 1087913770
EOP's ontvang: 1087913770
ECC gekorrigeer: 0
ECC-fout: 0
161 sekondes verloop sedert opstart
HW_TEST : SLAAG
Die suksesvolle toets druk HW_TEST: SLAAG-boodskap. Hieronder is die slaagkriteria vir 'n toetslopie:

  • Geen foute vir CRC32, CRC24 en kontroleerder nie.
  • Versendte SOP's en EOP's moet ooreenstem met ontvang.

Die volgende aample uitset illustreer 'n suksesvolle toetslopie in Interlaken Lookaside-modus:
INLIGTING: INLIGTING: Hou op om pakkies te genereer
==== STATUSVERSLAG ====
TX KHz: 402813
RX KHz: 402812
Frekwensslotte: 0x000fff
TX PLL-slot: 0x000001
Belyn: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
woordslot: 0x000fff
sinchronisasie-slot: 0x000fff
CRC32 foute: 0
CRC24 foute: 0
Checker foute: 0
SOP's versend: 461
EOP's versend: 461
SOP's ontvang: 461
EOP's ontvang: 461
171 sekondes verloop sedert opstart
HW_TEST : SLAAG

Ontwerp Bvample Beskrywing

Die ontwerp example demonstreer die funksies van die Interlaken IP-kern.
Verwante inligting
Interlaken (2de generasie) FPGA IP Gebruikersgids
2.1. Ontwerp Bvample Gedrag
Om die ontwerp in hardeware te toets, tik die volgende opdragte in die Stelselkonsole::

  1. Verkry die opstelling file:
    % bronample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
  2. Voer die toets uit:
    % run_example_ontwerp
  3. Die Interlaken (2de generasie) hardeware-ontwerp bvample voltooi die volgende stappe:
    a. Stel die Interlaken (2de generasie) IP terug.
    b. Konfigureer die Interlaken (2de generasie) IP in interne teruglusmodus.
    c. Stuur 'n stroom Interlaken-pakkies met voorafbepaalde data in die loonvrag na die TX-gebruikersdata-oordragkoppelvlak van die IP-kern.
    d. Gaan die ontvangde pakkies na en rapporteer die status. Die pakketkontroleerder ingesluit in die hardeware-ontwerp, bvample bied die volgende basiese pakketkontrole-vermoëns:
    • Kontroleer dat die versendte pakkievolgorde korrek is.
    • Kontroleer dat die ontvangde data ooreenstem met die verwagte waardes deur te verseker dat beide die begin van pakkie (SOP) en einde van pakkie (EOP) tellings ooreenstem terwyl data versend en ontvang word.

2.2. Interface Seine
Tabel 5. Ontwerp Example Interface Seine

Port Naam Rigting Breedte (Bitjies) Beskrywing
mgmt_clk Invoer 1 Stelselklokinvoer. Klokfrekwensie moet 100 MHz wees.
pll_ref_clk /pll_ref_clk[1:0] (2) Invoer 2-Jan Transceiver verwysing klok. Ry die RX CDR PLL.
Port Naam Rigting Breedte (Bitjies) Beskrywing
pll_ref_clk[1] is slegs beskikbaar wanneer jy aktiveer Bewaar ongebruikte
Let wel: transceiver kanale vir PAM4 parameter in E-teël PAM4-modus IP-variasies.
rx_pen Invoer Aantal bane Ontvanger SERDES datapen.
tx_pen Uitset Aantal bane Stuur SERDES-datapen.
rx_pen_n Invoer Aantal bane Ontvanger SERDES datapen.
Hierdie sein is slegs beskikbaar in E-tile PAM4-modus toestelvariasies.
tx_pin_n Uitset Aantal bane Stuur SERDES-datapen.
Hierdie sein is slegs beskikbaar in E-tile PAM4-modus toestelvariasies.
mac_clk_pll_ref Invoer 1 Hierdie sein moet deur 'n PLL aangedryf word en moet dieselfde klokbron gebruik wat die pll_ref_clk dryf.
Hierdie sein is slegs beskikbaar in E-tile PAM4-modus toestelvariasies.
usr_pb_reset_n Invoer 1 Stelselterugstelling.

Verwante inligting
Interface Seine
2.3. Registreer Kaart
Let wel:

  • Ontwerp Bvample registeradres begin met 0x20** terwyl die Interlaken IP-kernregisteradres met 0x10** begin.
  • Toegangskode: RO—Leesalleen, en RW—Lees/Skryf.
  • Stelselkonsole lees die ontwerp bvample registreer en rapporteer die toetsstatus op die skerm.

Tabel 6. Ontwerp Example Registreer Kaart vir Interlaken Design Example

Offset Naam Toegang Beskrywing
8h00 Voorbehou
8h01 Voorbehou
8h02 Stelsel PLL herstel RO Die volgende bisse dui stelsel PLL-terugstelversoek en aktiveerwaarde aan:
• Bietjie [0] – sys_pll_rst_req
• Bietjie [1] – sys_pll_rst_en
8h03 RX-baan in lyn RO Dui die RX-baanbelyning aan.
8h04 WORD gesluit RO [NUM_LANES–1:0] – Woord (blok) grense identifikasie.

(2) Wanneer jy Bewaar ongebruikte transceiver-kanale aktiveer vir PAM4-parameter, word 'n bykomende verwysingsklokpoort bygevoeg om die ongebruikte PAM4-slaafkanaal te bewaar.

Offset Naam Toegang Beskrywing
8h05 Sinkronisering gesluit RO [NUM_LANES–1:0] – Metaraam-sinchronisasie.
8h06 – 8h09 CRC32 fouttelling RO Dui die CRC32 fouttelling aan.
8h0A CRC24 fouttelling RO Dui die CRC24 fouttelling aan.
8h0B Oorloop/Onderloopsein RO Die volgende stukkies dui aan:
• Bietjie [3] – TX ondervloei sein
• Bietjie [2] – TX-oorloopsein
• Bietjie [1] – RX-oorloopsein
8h0C SOP tel RO Dui die aantal SOP aan.
8h0D EOP telling RO Dui die aantal EOP aan
8h0E Fouttelling RO Dui die aantal volgende foute aan:
• Verlies van baanbelyning
• Onwettige beheerwoord
• Onwettige raampatroon
• Ontbrekende SOP- of EOP-aanwyser
8h0F stuur_data_mm_clk RW Skryf 1 tot bis [0] om die generatorsein te aktiveer.
8h10 Checker fout Dui die kontroleerderfout aan. (SOP-datafout, kanaalnommerfout en PLD-datafout)
8h11 Stelsel PLL slot RO Bietjie [0] dui PLL slot aanduiding aan.
8h14 TX SOP telling RO Dui die aantal SOP aan wat deur die pakkiegenerator gegenereer word.
8h15 TX EOP-telling RO Dui die aantal EOP aan wat deur die pakkiegenerator gegenereer word.
8h16 Deurlopende pakkie RW Skryf 1 tot bis [0] om die deurlopende pakkie te aktiveer.
8h39 ECC fouttelling RO Dui aantal ECC-foute aan.
8h40 ECC gekorrigeer fouttelling RO Dui aantal gekorrigeerde ECC-foute aan.

Tabel 7. Ontwerp Example Registreer Kaart vir Interlaken Look-aside Design Example
Gebruik hierdie registerkaart wanneer jy die ontwerp bvample met Enable Interlaken Look-aside mode parameter aangeskakel.

Offset Naam Toegang Beskrywing
8h00 Voorbehou
8h01 Teller-terugstelling RO Skryf 1 tot bis [0] om TX en RX teller gelyke bis skoon te maak.
8h02 Stelsel PLL herstel RO Die volgende bisse dui stelsel PLL-terugstelversoek en aktiveerwaarde aan:
• Bietjie [0] – sys_pll_rst_req
• Bietjie [1] – sys_pll_rst_en
8h03 RX-baan in lyn RO Dui die RX-baanbelyning aan.
8h04 WORD gesluit RO [NUM_LANES–1:0] – Woord (blok) grense identifikasie.
8h05 Sinkronisering gesluit RO [NUM_LANES–1:0] – Metaraam-sinchronisasie.
8h06 – 8h09 CRC32 fouttelling RO Dui die CRC32 fouttelling aan.
8h0A CRC24 fouttelling RO Dui die CRC24 fouttelling aan.
Offset Naam Toegang Beskrywing
8h0B Voorbehou
8h0C SOP tel RO Dui die aantal SOP aan.
8h0D EOP telling RO Dui die aantal EOP aan
8h0E Fouttelling RO Dui die aantal volgende foute aan:
• Verlies van baanbelyning
• Onwettige beheerwoord
• Onwettige raampatroon
• Ontbrekende SOP- of EOP-aanwyser
8h0F stuur_data_mm_clk RW Skryf 1 tot bis [0] om die generatorsein te aktiveer.
8h10 Checker fout RO Dui die kontroleerderfout aan. (SOP-datafout, kanaalnommerfout en PLD-datafout)
8h11 Stelsel PLL slot RO Bietjie [0] dui PLL slot aanduiding aan.
8h13 Latency telling RO Dui aantal latensie aan.
8h14 TX SOP telling RO Dui die aantal SOP aan wat deur die pakkiegenerator gegenereer word.
8h15 TX EOP-telling RO Dui die aantal EOP aan wat deur die pakkiegenerator gegenereer word.
8h16 Deurlopende pakkie RO Skryf 1 tot bis [0] om die deurlopende pakkie te aktiveer.
8h17 TX en RX teller gelyk RW Dui aan TX en RX teller is gelyk.
8h23 Aktiveer latensie WO Skryf 1 tot bis [0] om latensiemeting moontlik te maak.
8h24 Latency gereed RO Dui aan dat latensiemeting gereed is.

Interlaken (2de generasie) Intel Agilex FPGA IP-ontwerp Example Gebruikersgids Argiewe

Vir die nuutste en vorige weergawes van hierdie gebruikersgids, verwys na die Interlaken (2de Generasie) Intel Agilex FPGA IP-ontwerp Example Gebruikersgids HTML weergawe. Kies die weergawe en klik Laai af. As 'n IP- of sagtewareweergawe nie gelys word nie, is die gebruikersgids vir die vorige IP- of sagtewareweergawe van toepassing.
IP-weergawes is dieselfde as die Intel Quartus Prime Design Suite-sagtewareweergawes tot v19.1. Vanaf Intel Quartus Prime Design Suite-sagteware weergawe 19.2 of later het IP-kerne 'n nuwe IP-weergaweskema.

Dokumenthersieningsgeskiedenis vir Interlaken (2de generasie) Intel Agilex FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe Intel Quartus Prime weergawe IP weergawe Veranderinge
2022.08.03 21.3 20.0.1 Het die toestel OPN vir die Intel Agilex F-Series Transceiver-SoC Development Kit reggestel.
2021.10.04 21.3 20.0.1 • Bygevoeg ondersteuning vir QuestaSim simulator.
• Verwyder ondersteuning vir NCSim simulator.
2021.02.24 20.4 20.0.1 • Bygevoeg inligting oor die behoud van die ongebruikte transceiver kanaal vir PAM4 in afdeling: Hardeware Ontwerp Example komponente.
• Het die pll_ref_clk[1] seinbeskrywing bygevoeg in afdeling: Interface Signals.
2020.12.14 20.4 20.0.0 • Opgedateer aample hardeware-toetsuitvoer vir Interlaken-modus en Interlaken-kyk-aside-modus in afdeling Toets die hardeware-ontwerp Bvample.
• Opgedateerde registerkaart vir Interlaken Look-aside ontwerp bvample in afdeling Register Map.
• Het 'n slaagkriteria bygevoeg vir 'n suksesvolle hardeware-toetslopie in afdeling Toets die Hardeware-ontwerp Bvample.
2020.10.16 20.2 19.3.0 Gekorrigeerde opdrag om die aanvanklike aanpassingskalibrasie aan RX-kant uit te voer in die toets van die hardeware-ontwerp Bvampdie afdeling.
2020.06.22 20.2 19.3.0 • Die ontwerp example is beskikbaar vir Interlaken Look-aside-modus.
• Hardewaretoetsing van die ontwerp bvample is beskikbaar vir Intel Agilex-toestelvariasies.
• Bygevoegde figuur: Hoëvlakblokdiagram vir Interlaken (2de generasie) Ontwerp Example.
• Volgende afdelings opgedateer:
– Hardeware- en sagtewarevereistes
– Gidsstruktuur
• Het die volgende syfers gewysig om Interlaken Look-aside verwante opdatering in te sluit:
– Figuur: Interlaken (2de generasie) Hardeware-ontwerp Example Hoog
Vlakblokdiagram vir E-teël NRZ-modusvariasies
– Figuur: Interlaken (2de generasie) Hardeware-ontwerp Example Hoëvlakblokdiagram vir E-tile PAM4-modusvariasies
• Opgedateerde figuur: IP-parameterredigeerder.
• Bygevoeg inligting oor die frekwensie instellings in die klok beheer toepassing in afdeling Samestelling en konfigurasie van die ontwerp Example in Hardeware.
Dokument weergawe Intel Quartus Prime weergawe IP weergawe Veranderinge

• Bygevoeg toetslopie-uitsette vir die Interlaken Look-aside in die volgende afdelings:
– Simulering van die Ontwerp Exampdie toetsbank
– Toets die hardeware-ontwerp Bvample
• Bygevoeg volgende nuwe seine in Interface Seine afdeling:
– mgmt_clk
– rx_pin_n
– tx_pin_n
– mac_clk_pll_ref
• Bygevoeg registerkaart vir Interlaken Look-aside ontwerp bvample in afdeling: Registreer Kaart.
2019.09.30 19.3 19.2.1

Clk100 verwyder. Die mgmt_clk dien as 'n verwysingsklok na die IO PLL in die volgende:
• Figuur: Interlaken (2de Generasie) Hardeware-ontwerp Example Hoëvlakblokdiagram vir E-teël NRZ-modusvariasies.
• Figuur: Interlaken (2de Generasie) Hardeware-ontwerp Example Hoëvlakblokdiagram vir E-teël PAM4-modusvariasies.
2019.07.01 19.2 19.2 Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.
ISO
9001:2015
Geregistreer
Interlaken (2de generasie) Intel® Agilex™ FPGA IP-ontwerp Example Gebruikersgids

intel LOGO

intel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - IKOON 1 Aanlyn weergawe
intel Interlaken 2de generasie Agilex FPGA IP-ontwerp Example - IKOON 2 Stuur terugvoer
ID: 683800
UG-20239
Weergawe: 2022.08.03

Dokumente / Hulpbronne

intel Interlaken (2de generasie) Agilex FPGA IP-ontwerp Example [pdf] Gebruikersgids
Interlaken 2de generasie Agilex FPGA IP-ontwerp Example, Interlaken, 2de generasie Agilex FPGA IP-ontwerp Example, Agilex FPGA IP-ontwerp Example, IP Ontwerp Example

Verwysings

Verwante plasings

Los 'n opmerking

Jou e-posadres sal nie gepubliseer word nie. Vereiste velde is gemerk *