인터라켄(2세대) Intel ®
애질렉스™ FPGA IP 디자인 Example
사용자 가이드
빠른 시작 가이드
Interlaken(2세대) FPGA IP 코어는 시뮬레이션 테스트벤치 및 하드웨어 설계 ex를 제공합니다.amp컴파일 및 하드웨어 테스트를 지원하는 파일입니다. 예를 들어 디자인을 생성할 때amp파일, 매개변수 편집기는 자동으로 file하드웨어에서 디자인을 시뮬레이션, 컴파일 및 테스트하는 데 필요합니다. 디자인 전amp인터라켄 Look-aside 기능도 사용할 수 있습니다.
테스트벤치 및 디자인 examp파일은 E-tile 장치에 대해 NRZ 및 PAM4 모드를 지원합니다. Interlaken(2세대) FPGA IP 코어는 설계 ex를 생성합니다.amp지원되는 모든 레인 수 및 데이터 속도 조합에 대한 파일.
그림 1. Design Ex의 개발 단계ample
Interlaken(2세대) IP 코어 디자인 examp파일은 다음 기능을 지원합니다.
- 내부 TX-RX 직렬 루프백 모드
- 고정 크기 패킷 자동 생성
- 기본 패킷 검사 기능
- 시스템 콘솔을 사용하여 재테스트 목적으로 설계를 재설정하는 기능
- PMA 적응
그림 2. Interlaken(2세대) Design Ex의 상위 레벨 블록 다이어그램ample
관련 정보
- Interlaken(2세대) FPGA IP 사용 설명서
- Interlaken(2세대) Intel FPGA IP 릴리스 노트
1.1. 하드웨어 및 소프트웨어 요구 사항
ex를 테스트하려면amp설계를 위해 다음 하드웨어 및 소프트웨어를 사용하십시오.
- 인텔® 프라임 프로 에디션 소프트웨어 버전 21.3
- 시스템 콘솔
- 지원되는 시뮬레이터:
— Siemens* EDA ModelSim* SE 또는 QuestaSim*
— 개요* VCS*
— 케이던스* Xcelium* - Intel Agilex® Quartus™ F-시리즈 트랜시버-SoC 개발 키트(AGFB014R24A2E2V)
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1.2. 디렉토리 구조
Interlaken(2세대) IP 코어 디자인 example file 디렉토리에는 다음이 생성됩니다. files 디자인 전amp르.
그림 3. 생성된 Interlaken(2세대) Ex의 디렉토리 구조amp르 디자인
하드웨어 구성, 시뮬레이션 및 테스트 files에 위치ample_installation_dir>/uflex_ilk_0_examp르_디자인.
표 1. Interlaken(2세대) IP 코어 하드웨어 설계 Example File 설명
이것들 files는ample_installation_dir>/uflex_ilk_0_example_design/example_design/quartus 디렉토리.
| File 이름 | 설명 |
| example_design.qpf | 인텔 Quatus 프라임 프로젝트 file. |
| example_design.qsf | Intel Quatus Prime 프로젝트 설정 file |
| example_design.sdc jtag_timing_template.sdc | Synopsys 설계 제약 file. 자신의 디자인을 위해 복사 및 수정할 수 있습니다. |
| sysconsole_testbench.tcl | 기본 file 시스템 콘솔 액세스용 |
표 2. 인터라켄(2세대) IP 코어 테스트벤치 File 설명
이것 file 에ample_installation_dir>/uflex_ilk_0_example_design/example_design/rtl 디렉토리.
| File 이름 | 설명 |
| top_tb.sv | 최상위 테스트벤치 file. |
표 3. nterlaken(2세대) IP 코어 테스트벤치 스크립트
이것들 files는ample_installation_dir>/uflex_ilk_0_example_design/example_design/testbench 디렉토리.
| File 이름 | 설명 |
| vcstest.sh | 테스트벤치를 실행하기 위한 VCS 스크립트. |
| vlog_pro.do | 테스트벤치를 실행하기 위한 ModelSim SE 또는 QuestaSim 스크립트. |
| xcelium.sh | 테스트벤치를 실행하기 위한 Xcelium 스크립트. |
1.3. 하드웨어 설계 Examp파일 구성 요소
전직amp설계는 시스템과 PLL 참조 클럭 및 필요한 설계 구성 요소를 연결합니다. 전amp파일 설계는 내부 루프백 모드에서 IP 코어를 구성하고 IP 코어 TX 사용자 데이터 전송 인터페이스에서 패킷을 생성합니다. IP 코어는 트랜시버를 통해 내부 루프백 경로에서 이러한 패킷을 보냅니다.
IP 코어 수신기가 루프백 경로에서 패킷을 수신한 후 Interlaken 패킷을 처리하고 RX 사용자 데이터 전송 인터페이스에서 전송합니다. 전amp파일 설계는 수신 및 전송된 패킷이 일치하는지 확인합니다.
하드웨어 전ample 디자인에는 외부 PLL이 포함됩니다. 클리어 텍스트를 확인할 수 있습니다. file에 view sampInterlaken(2세대) FPGA IP에 외부 PLL을 연결하는 한 가지 가능한 방법을 구현하는 코드.
Interlaken(2세대) 하드웨어 디자인 examp파일에는 다음 구성 요소가 포함됩니다.
- 인터라켄(2세대) FPGA IP
- 패킷 생성기 및 패킷 검사기
- JTAG 시스템 콘솔과 통신하는 컨트롤러. 시스템 콘솔을 통해 클라이언트 로직과 통신합니다.
그림 4. Interlaken(2세대) 하드웨어 설계 ExampE-타일 NRZ 모드 변형에 대한 하이 레벨 블록 다이어그램
Interlaken(2세대) 하드웨어 디자인 exampE-타일 PAM4 모드 변형을 대상으로 하는 파일에는 IO PLL이 생성하는 추가 클록 mac_clkin이 필요합니다. 이 PLL은 pll_ref_clk를 구동하는 동일한 참조 클록을 사용해야 합니다.
그림 5. Interlaken(2세대) 하드웨어 설계 Examp르 하이 레벨
E-tile PAM4 모드 변형에 대한 블록 다이어그램
E-tile PAM4 모드 변형의 경우 PAM4에 대해 사용되지 않는 트랜시버 채널 보존 매개변수를 활성화하면 추가 참조 클럭 포트가 추가됩니다(pll_ref_clk [1]). 이 포트는 IP 매개변수 편집기에 정의된 것과 동일한 주파수에서 구동되어야 합니다(보존 채널의 참조 클럭 주파수). PAM4에 대해 사용되지 않는 트랜시버 채널 보존은 선택 사항입니다. 이 클럭에 할당된 핀 및 관련 제약 조건은 설계 생성을 위해 Intel Stratix® 10 또는 Intel Agilex 개발 키트를 선택할 때 QSF에 표시됩니다.
예를 들어 디자인amp시뮬레이션에서 테스트벤치는 항상 pll_ref_clk[0] 및 pll_ref_clk[1]에 대해 동일한 주파수를 정의합니다.
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1.4. 디자인 생성
그림 6. 절차
하드웨어 ex를 생성하려면 다음 단계를 따르십시오.ample 디자인 및 테스트벤치:
- Intel Quatus Prime Pro Edition 소프트웨어에서 다음을 클릭합니다. File ➤ 새 프로젝트 마법사를 사용하여 새 Intel Quartus Prime 프로젝트를 생성하거나 File ➤ 프로젝트를 열어 기존 Intel Quartus Prime 프로젝트를 엽니다. 마법사는 장치를 지정하라는 메시지를 표시합니다.
- 장치 제품군 Agilex를 지정하고 설계에 적합한 장치를 선택하십시오.
- IP 카탈로그에서 Interlaken(2세대) Intel FPGA IP를 찾아 더블 클릭합니다. 새 IP 변형 창이 나타납니다.
- 최상위 이름 지정 사용자 지정 IP 변형에 대해. 매개변수 편집기는 IP 변형 설정을 file 명명 된 .ip.
- 확인을 클릭합니다. 매개변수 편집기가 나타납니다.
그림 7. 예ampInterlaken(2세대) Intel FPGA IP 매개변수 편집기의 디자인 탭
- IP 탭에서 IP 코어 변형에 대한 매개변수를 지정합니다.
- E-타일 장치 변형에 대해 PMA 적응을 사용하려는 경우 PMA 적응 탭에서 PMA 적응 매개변수를 지정합니다.
이 단계는 선택 사항입니다.
• 적응 로드 소프트 IP 활성화 옵션을 선택합니다.
참고: PMA 적응이 활성화되면 IP 탭에서 NPDME(네이티브 PHY 디버그 마스터 엔드포인트 활성화) 옵션을 활성화해야 합니다.
• PMA 적응 선택 매개변수에 대한 PMA 적응 사전 설정을 선택합니다.
• 초기 및 연속 적응 매개변수를 로드하려면 PMA 적응 사전 로드를 클릭합니다.
• PMA 구성 매개변수 수를 사용하여 여러 PMA 구성이 활성화된 경우 지원할 PMA 구성 수를 지정합니다.
• 로드하거나 저장할 PMA 구성 선택을 사용하여 로드하거나 저장할 PMA 구성을 선택합니다.
• 선택한 PMA 구성 설정을 로드하려면 선택한 PMA 구성에서 적응 로드를 클릭합니다.
PMA 적응 매개변수에 대한 자세한 내용은 E-tile 트랜시버 PHY 사용 설명서를 참조하십시오. - 엑스에서ample Design 탭에서 Simulation 옵션을 선택하여 테스트벤치를 생성하고 Synthesis 옵션을 선택하여 하드웨어 ex를 생성합니다.amp설계.
참고: Ex를 생성하려면 시뮬레이션 또는 합성 옵션 중 하나 이상을 선택해야 합니다.amp르 디자인 Files. - 생성된 HDL 형식의 경우 Verilog만 사용할 수 있습니다.
- 대상 개발 키트의 경우 적절한 옵션을 선택합니다.
참고: Intel Agilex F-시리즈 트랜시버 SoC 개발 키트 옵션은 프로젝트에서 AGFA012 또는 AGFA014로 시작하는 Intel Agilex 장치 이름을 지정하는 경우에만 사용할 수 있습니다. 개발 키트 옵션을 선택하면 핀 할당은 Intel Agilex 개발 키트 장치 부품 번호 AGFB014R24A2E2V에 따라 설정되며 선택한 장치와 다를 수 있습니다. 다른 PCB의 하드웨어에서 설계를 테스트하려는 경우 개발 키트 없음 옵션을 선택하고 .qsf에서 적절한 핀 할당을 수행하십시오. file. - Ex 생성을 클릭합니다.amp르 디자인. 더 셀렉트 엑스amp디자인 디렉토리 창이 나타납니다.
- 디자인을 수정하고 싶다면 examp표시된 기본값의 파일 디렉토리 경로 또는 이름(uflex_ilk_0_example_design), 새 경로를 찾아 새 디자인 ex를 입력합니다.amp파일 디렉토리 이름.
- 확인을 클릭합니다.
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1.5. 설계 Ex 시뮬레이션amp르 테스트벤치
인터라켄(2세대) 하드웨어 설계 Ex 참조ampE-tile NRZ 모드 변형 및 Interlaken(2세대) 하드웨어 설계 Ex를 위한 고수준 블록amp시뮬레이션 테스트벤치의 E-Tile PAM4 모드 변형 블록 다이어그램을 위한 고수준 블록.
그림 8. 절차
테스트 벤치를 시뮬레이션하려면 다음 단계를 따르십시오.
- 명령 프롬프트에서 테스트벤치 시뮬레이션 디렉터리로 변경합니다. 디렉토리는ample_installation_dir>/exampIntel Agilex 장치용 le_design/ testbench.
- 선택한 지원 시뮬레이터에 대한 시뮬레이션 스크립트를 실행합니다. 스크립트는 시뮬레이터에서 테스트벤치를 컴파일하고 실행합니다. 스크립트는 시뮬레이션이 완료된 후 SOP와 EOP 수가 일치하는지 확인해야 합니다. 시뮬레이션 실행 단계 표를 참조하십시오.
표 4. 시뮬레이션 실행 단계모의 실험 장치 지침 ModelSim SE 또는 QuestaSim 명령줄에 -do vlog_pro.do를 입력합니다. ModelSim GUI를 불러오지 않고 시뮬레이션하려면 vsim -c -do vlog_pro.do를 입력하세요. 브이씨에스(VCS) 명령줄에 sh vcstest.sh를 입력합니다. 엑셀리움 명령줄에 sh xcelium.sh를 입력합니다. - 결과를 분석합니다. 성공적인 시뮬레이션은 패킷을 송수신하고 "Test PASSED"를 표시합니다.
디자인 ex를 위한 테스트벤치ample는 다음 작업을 완료합니다.
- Interlaken(2세대) Intel FPGA IP를 인스턴스화합니다.
- PHY 상태를 인쇄합니다.
- 메타프레임 동기화(SYNC_LOCK) 및 단어(블록) 경계(WORD_LOCK)를 확인합니다.
- 개별 레인이 잠기고 정렬될 때까지 기다립니다.
- 패킷 전송을 시작합니다.
- 패킷 통계를 확인합니다.
— CRC24 오류
— SOP
— EOP
다음은amp파일 출력은 Interlaken 모드에서 성공적인 시뮬레이션 테스트 실행을 보여줍니다.
******************************************
정보: 차선 정렬을 기다리는 중입니다.
모든 수신 레인이 정렬되어 트래픽을 수신할 준비가 되었습니다.
************************************************** *
************************************************** *
정보: 패킷 전송 시작
************************************************** *
************************************************** *
정보: 패킷 전송 중지
************************************************** *
************************************************** *
정보: 패킷 통계 확인 중
************************************************** *
보고된 CRC 24 오류: 0
전송된 SOP: 100
전송된 EOP: 100
수신된 SOP: 100
수신된 EOP: 100
ECC 오류 수: 0
************************************************** *
정보: 테스트 통과
************************************************** *
메모: 더 인터라켄 디자인 엑스amp시뮬레이션 테스트벤치는 100개의 패킷을 보내고 100개의 패킷을 받습니다.
다음은amp파일 출력은 Interlaken Look-aside 모드에서 성공적인 시뮬레이션 테스트 실행을 보여줍니다.
TX 및 RX 카운터가 동일한지 확인하십시오.
———————————————————-
READ_MM: 주소 4000014 = 00000001.
———————————————————-
카운터 동일 비트를 선언 해제합니다.
———————————————————-
WRITE_MM: 주소 4000001은 00000001을 얻습니다.
WRITE_MM: 주소 4000001은 00000000을 얻습니다.
———————————————————-
RX_SOP 카운터.
———————————————————-
READ_MM: 주소 400000c = 0000006a.
———————————————————-
RX_EOP 카운터.
READ_MM: 주소 400000d = 0000006a.
———————————————————-
READ_MM: 주소 4000010 = 00000000.
———————————————————-
최종 보고서를 표시합니다.
———————————————————-
0 감지된 오류
0개의 CRC24 오류가 보고되었습니다.
106개의 SOP가 전송되었습니다.
106개의 EOP가 전송되었습니다.
106개의 SOP가 접수되었습니다.
106개의 EOP가 수신되었습니다.
———————————————————-
시뮬레이션 종료
———————————————————-
테스트 통과
———————————————————-
메모: Interlaken Lookaside 디자인 ex에서 패킷(SOP 및 EOP)의 수는 레인마다 다릅니다.amp르 시뮬레이션amp르 출력.
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하드웨어 설계 예amp6페이지의 구성 요소
1.6. Design Ex 컴파일 및 구성amp하드웨어 분야
그림 9. 절차
하드웨어 ex에서 데모 테스트를 컴파일하고 실행하려면amp디자인하려면 다음 단계를 따르세요.
- 하드웨어 전 보장ample 디자인 생성이 완료되었습니다.
- Intel Quartus Prime Pro Edition 소프트웨어에서 Intel Quartus Prime 프로젝트를 엽니다.ample_installation_dir>/example_design/quartus/example_design.qpf>.
- 처리 메뉴에서 컴파일 시작을 클릭합니다.
- 성공적인 컴파일 후 .sof file 지정된 디렉토리에서 사용할 수 있습니다.
다음 단계에 따라 하드웨어를 프로그래밍하세요.ampIntel Agilex 장치의 파일 디자인: - Intel Agilex F-시리즈 트랜시버-SoC 개발 키트를 호스트 컴퓨터에 연결합니다.
비. 개발 키트의 일부인 Clock Control 응용 프로그램을 실행하고 디자인 ex를 위한 새로운 주파수를 설정합니다.amp르. 아래는 Clock Control 애플리케이션의 주파수 설정입니다.
• Si5338(U37), CLK1-100MHz
• Si5338(U36), CLK2-153.6MHz
• Si549(Y2), OUT - 설계 요구 사항에 따라 pll_ref_clk(1) 값으로 설정합니다.
씨. 도구 메뉴에서 프로그래머를 클릭합니다.
디. 프로그래머에서 하드웨어 설정을 클릭합니다.
이자형. 프로그래밍 장치를 선택하십시오.
에프. Intel Quartus Prime 세션을 연결할 수 있는 Intel Agilex F-시리즈 트랜시버-SoC 개발 키트를 선택하고 추가하세요.
g. 모드가 J로 설정되어 있는지 확인합니다.TAG.
시간. Intel Agilex 장치를 선택하고 장치 추가를 클릭합니다. 프로그래머는 보드의 장치 간 연결에 대한 블록 다이어그램을 표시합니다.
나. .sof가 있는 행에서 .sof 상자를 선택합니다.
제이. Program/Configure 열의 확인란을 선택합니다.
케이. 시작을 클릭합니다.
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1.7. 하드웨어 설계 테스트 Example
Interlaken(2세대) Intel FPGA IP 코어 디자인 ex를 컴파일한 후amp파일을 설정하고 장치를 구성하면 시스템 콘솔을 사용하여 IP 코어 및 임베디드 기본 PHY IP 코어 레지스터를 프로그래밍할 수 있습니다.
다음 단계에 따라 시스템 콘솔을 불러오고 하드웨어 설계를 테스트하십시오.amp르 :
- Intel Quartus Prime Pro Edition 소프트웨어의 도구 메뉴에서 시스템 디버깅 도구 ➤ 시스템 콘솔을 클릭합니다.
- 로 변경ample_installation_dir>example_design/hwtest 디렉토리.
- J에 대한 연결을 열려면TAG 마스터에서 다음 명령을 입력하십시오: source sysconsole_testbench.tcl
- 다음 디자인 ex로 내부 직렬 루프백 모드를 켤 수 있습니다.ample 명령:
ㅏ. stat: 일반 상태 정보를 인쇄합니다.
비. sys_reset: 시스템을 재설정합니다.
씨. loop_on: 내부 직렬 루프백을 켭니다.
디. run_example_design: 디자인 ex 실행amp르.
참고: run_ex 전에 loop_on 명령을 실행해야 합니다.ample_design 명령.
run_example_design은 다음 명령을 순서대로 실행합니다.
sys_reset->stat->gen_on->stat->gen_off.
참고: 적응 로드 소프트 IP 활성화 옵션을 선택하면 run_example_design 명령은 run_load_PMA_configuration 명령을 실행하여 RX 측에서 초기 적응 보정을 수행합니다. - 다음 디자인으로 내부 직렬 루프백 모드를 끌 수 있습니다.amp르 명령:
ㅏ. loop_off: 내부 직렬 루프백을 끕니다. - 다음과 같은 추가 디자인 ex로 IP 코어를 프로그래밍할 수 있습니다.ample 명령:
ㅏ. gen_on: 패킷 생성기를 활성화합니다.
비. gen_off: 패킷 생성기를 비활성화합니다.
씨. run_test_loop: 테스트 실행 E-타일 NRZ 및 PAM4 변형에 대한 시간.
디. clear_err: 모든 고정 오류 비트를 지웁니다.
이자형. set_test_mode : 테스트가 특정 모드로 실행되도록 설정합니다.
에프. get_test_mode: 현재 테스트 모드를 인쇄합니다.
g. set_burst_size : 버스트 크기를 바이트 단위로 설정합니다.
시간. get_burst_size: 버스트 크기 정보를 인쇄합니다.
성공적인 테스트는 HW_TEST:PASS 메시지를 출력합니다. 다음은 테스트 실행을 위한 통과 기준입니다.
- CRC32, CRC24 및 검사기에는 오류가 없습니다.
- 전송된 SOP 및 EOP는 수신된 것과 일치해야 합니다.
다음은amp파일 출력은 Interlaken 모드에서 성공적인 테스트 실행을 보여줍니다.
INFO: INFO: 패킷 생성 중지
==== 상태 보고서 ====
송신 KHz : 402813
RX KHz : 402813
주파수 잠금: 0x0000ff
TX PLL 잠금 : 0x000001
정렬 : 0x00c10f
수신 LOA : 0x000000
송신 LOA : 0x000000
워드락 : 0x0000ff
동기화 잠금: 0x0000ff
CRC32 오류 : 0
CRC24 오류 : 0
체커 오류 : 0
FIFO 오류 플래그: 0x000000
SOP 전송 : 1087913770
전송된 EOP: 1087913770
SOP 수신 : 1087913770
수신된 EOP: 1087913770
ECC 수정 : 0
ECC 오류 : 0
전원 공급 후 161초 경과
HW_테스트 : 통과
성공적인 테스트는 HW_TEST : PASS 메시지를 인쇄합니다. 다음은 테스트 실행을 위한 통과 기준입니다.
- CRC32, CRC24 및 검사기에는 오류가 없습니다.
- 전송된 SOP 및 EOP는 수신된 것과 일치해야 합니다.
다음은amp파일 출력은 Interlaken Lookaside 모드에서 성공적인 테스트 실행을 보여줍니다.
INFO: INFO: 패킷 생성 중지
==== 상태 보고서 ====
송신 KHz : 402813
RX KHz : 402812
주파수 잠금: 0x000fff
TX PLL 잠금 : 0x000001
정렬 : 0x00c10f
수신 LOA : 0x000000
송신 LOA : 0x000000
단어 잠금: 0x000fff
동기화 잠금: 0x000fff
CRC32 오류 : 0
CRC24 오류 : 0
체커 오류 : 0
SOP 전송 : 461
전송된 EOP: 461
SOP 수신 : 461
수신된 EOP: 461
전원 공급 후 171초 경과
HW_테스트 : 통과
디자인 전amp르 설명
디자인 전amp파일은 Interlaken IP 코어의 기능을 보여줍니다.
관련 정보
Interlaken(2세대) FPGA IP 사용 설명서
2.1. 디자인 익스amp르 행동
하드웨어에서 설계를 테스트하려면 시스템 콘솔에 다음 명령을 입력하십시오.
- 설정 소싱 file:
% 원천ample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - 테스트 실행:
% run_examp르_디자인 - Interlaken(2세대) 하드웨어 디자인 examp다음 단계를 완료합니다.
ㅏ. Interlaken(2세대) IP를 재설정합니다.
비. 내부 루프백 모드에서 Interlaken(2세대) IP를 구성합니다.
씨. IP 코어의 TX 사용자 데이터 전송 인터페이스로 페이로드에 미리 정의된 데이터가 있는 Interlaken 패킷 스트림을 보냅니다.
디. 수신된 패킷을 확인하고 상태를 보고합니다. 하드웨어 설계 ex에 포함된 패킷 검사기amp파일은 다음과 같은 기본 패킷 검사 기능을 제공합니다.
• 전송된 패킷 순서가 올바른지 확인합니다.
• 데이터가 전송 및 수신되는 동안 SOP(패킷 시작) 및 EOP(패킷 끝) 수가 일치하는지 확인하여 수신된 데이터가 예상 값과 일치하는지 확인합니다.
2.2. 인터페이스 신호
표 5. 설계 Examp인터페이스 신호
| 포트 이름 | 방향 | 너비(비트) | 설명 |
| mgmt_clk | 입력 | 1 | 시스템 클럭 입력. 클록 주파수는 100MHz여야 합니다. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | 입력 | 2월 XNUMX일 | 트랜시버 기준 클럭. RX CDR PLL을 구동합니다. |
| 포트 이름 | 방향 | 너비(비트) | 설명 |
| pll_ref_clk[1]는 활성화한 경우에만 사용할 수 있습니다. 미사용 보존 메모: PAM4용 트랜시버 채널 E-tile PAM4 모드 IP 변형의 매개변수. |
|||
| rx_핀 | 입력 | 차선 수 | 수신기 SERDES 데이터 핀. |
| tx_핀 | 산출 | 차선 수 | SERDES 데이터 핀을 전송합니다. |
| rx_pin_n | 입력 | 차선 수 | 수신기 SERDES 데이터 핀. 이 신호는 E-tile PAM4 모드 장치 변형에서만 사용할 수 있습니다. |
| tx_pin_n | 산출 | 차선 수 | SERDES 데이터 핀을 전송합니다. 이 신호는 E-tile PAM4 모드 장치 변형에서만 사용할 수 있습니다. |
| mac_clk_pll_ref | 입력 | 1 | 이 신호는 PLL에 의해 구동되어야 하며 pll_ref_clk를 구동하는 동일한 클록 소스를 사용해야 합니다. 이 신호는 E-tile PAM4 모드 장치 변형에서만 사용할 수 있습니다. |
| usr_pb_reset_n | 입력 | 1 | 시스템 리셋 |
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인터페이스 신호
2.3. 지도 등록
메모:
- 디자인 전amp파일 레지스터 주소는 0x20**으로 시작하는 반면 Interlaken IP 코어 레지스터 주소는 0x10**으로 시작합니다.
- 액세스 코드: RO—읽기 전용 및 RW—읽기/쓰기.
- 시스템 콘솔이 디자인 ex를 읽습니다.amp파일은 테스트 상태를 화면에 등록하고 보고합니다.
표 6. 설계 ExampInterlaken Design Ex 지도 등록ample
| 오프셋 | 이름 | 입장 | 설명 |
| 8시 | 예약된 | ||
| 8시 | 예약된 | ||
| 8시 | 시스템 PLL 재설정 | RO | 다음 비트는 시스템 PLL 재설정 요청 및 활성화 값을 나타냅니다. • 비트 [0] – sys_pll_rst_req • 비트 [1] – sys_pll_rst_en |
| 8시 | RX 레인 정렬 | RO | RX 레인 정렬을 나타냅니다. |
| 8시 | 워드 잠김 | RO | [NUM_LANES–1:0] – 단어(블록) 경계 식별. |
(2) PAM4 매개변수에 대해 사용되지 않은 트랜시버 채널 보존을 활성화하면 사용되지 않은 PAM4 슬레이브 채널을 보존하기 위해 추가 참조 클럭 포트가 추가됩니다.
| 오프셋 | 이름 | 입장 | 설명 |
| 8시 | 동기화 잠김 | RO | [NUM_LANES–1:0] – 메타프레임 동기화. |
| 8'h06 – 8'h09 | CRC32 오류 수 | RO | CRC32 오류 수를 나타냅니다. |
| 8'h0A | CRC24 오류 수 | RO | CRC24 오류 수를 나타냅니다. |
| 8'h0B | 오버플로/언더플로 신호 | RO | 다음 비트는 다음을 나타냅니다. • 비트 [3] – TX 언더플로우 신호 • 비트 [2] – TX 오버플로 신호 • 비트 [1] – RX 오버플로 신호 |
| 8'h0C | SOP 수 | RO | SOP의 번호를 나타냅니다. |
| 8'h0D | EOP 수 | RO | EOP의 수를 나타냅니다. |
| 8'h0E | 오류 수 | RO | 다음 오류의 수를 나타냅니다. • 차선 정렬 상실 • 잘못된 제어 단어 • 잘못된 프레이밍 패턴 • SOP 또는 EOP 표시 누락 |
| 8'h0F | send_data_mm_clk | RW | 생성기 신호를 활성화하려면 비트 [1]에 0을 씁니다. |
| 8시 | 검사기 오류 | 검사기 오류를 나타냅니다. (SOP 데이터 오류, 채널 번호 오류, PLD 데이터 오류) | |
| 8시 | 시스템 PLL 잠금 | RO | 비트 [0]은 PLL 잠금 표시를 나타냅니다. |
| 8시 | TX SOP 수 | RO | 패킷 생성기에서 생성된 SOP의 개수를 나타냅니다. |
| 8시 | TX EOP 수 | RO | 패킷 생성기에서 생성된 EOP의 개수를 나타냅니다. |
| 8시 | 연속 패킷 | RW | 연속 패킷을 활성화하려면 비트 [1]에 0을 씁니다. |
| 8시 | ECC 오류 수 | RO | ECC 오류 수를 나타냅니다. |
| 8시 | ECC 수정 오류 수 | RO | 수정된 ECC 오류 수를 나타냅니다. |
표 7. 설계 ExampInterlaken Look-aside Design Ex 지도 등록ample
디자인 ex를 생성할 때 이 레지스터 맵을 사용하십시오.ampInterlaken Look-aside 모드 매개변수 활성화가 켜진 파일입니다.
| 오프셋 | 이름 | 입장 | 설명 |
| 8시 | 예약된 | ||
| 8시 | 카운터 리셋 | RO | 비트 [1]에 0을 쓰면 TX 및 RX 카운터가 같은 비트가 됩니다. |
| 8시 | 시스템 PLL 재설정 | RO | 다음 비트는 시스템 PLL 재설정 요청 및 활성화 값을 나타냅니다. • 비트 [0] – sys_pll_rst_req • 비트 [1] – sys_pll_rst_en |
| 8시 | RX 레인 정렬 | RO | RX 레인 정렬을 나타냅니다. |
| 8시 | 워드 잠김 | RO | [NUM_LANES–1:0] – 단어(블록) 경계 식별. |
| 8시 | 동기화 잠김 | RO | [NUM_LANES–1:0] – 메타프레임 동기화. |
| 8'h06 – 8'h09 | CRC32 오류 수 | RO | CRC32 오류 수를 나타냅니다. |
| 8'h0A | CRC24 오류 수 | RO | CRC24 오류 수를 나타냅니다. |
| 오프셋 | 이름 | 입장 | 설명 |
| 8'h0B | 예약된 | ||
| 8'h0C | SOP 수 | RO | SOP의 번호를 나타냅니다. |
| 8'h0D | EOP 수 | RO | EOP의 수를 나타냅니다. |
| 8'h0E | 오류 수 | RO | 다음 오류의 수를 나타냅니다. • 차선 정렬 상실 • 잘못된 제어 단어 • 잘못된 프레이밍 패턴 • SOP 또는 EOP 표시 누락 |
| 8'h0F | send_data_mm_clk | RW | 생성기 신호를 활성화하려면 비트 [1]에 0을 씁니다. |
| 8시 | 검사기 오류 | RO | 검사기 오류를 나타냅니다. (SOP 데이터 오류, 채널 번호 오류, PLD 데이터 오류) |
| 8시 | 시스템 PLL 잠금 | RO | 비트 [0]은 PLL 잠금 표시를 나타냅니다. |
| 8시 | 대기 시간 수 | RO | 지연 시간을 나타냅니다. |
| 8시 | TX SOP 수 | RO | 패킷 생성기에서 생성된 SOP의 개수를 나타냅니다. |
| 8시 | TX EOP 수 | RO | 패킷 생성기에서 생성된 EOP의 개수를 나타냅니다. |
| 8시 | 연속 패킷 | RO | 연속 패킷을 활성화하려면 비트 [1]에 0을 씁니다. |
| 8시 | TX 및 RX 카운터 동일 | RW | TX 및 RX 카운터가 같음을 나타냅니다. |
| 8시 | 대기 시간 활성화 | WO | 대기 시간 측정을 활성화하려면 비트 [1]에 0을 씁니다. |
| 8시 | 대기 시간 준비 | RO | 대기 시간 측정이 준비되었음을 나타냅니다. |
인터라켄(2세대) Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브
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IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
Interlaken(2세대) Intel Agilex FPGA IP Design Ex 문서 개정 내역ample 사용자 가이드
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| 2022.08.03 | 21.3 | 20.0.1 | Intel Agilex F-Series Transceiver-SoC Development Kit의 장치 OPN을 수정했습니다. |
| 2021.10.04 | 21.3 | 20.0.1 | • QuestaSim 시뮬레이터에 대한 지원이 추가되었습니다. • NCSim 시뮬레이터에 대한 지원이 제거되었습니다. |
| 2021.02.24 | 20.4 | 20.0.1 | • 하드웨어 설계 Ex 섹션에 PAM4용으로 사용되지 않는 트랜시버 채널을 보존하는 방법에 대한 정보를 추가했습니다.amp르 구성 요소. • 인터페이스 신호 섹션에 pll_ref_clk[1] 신호 설명을 추가했습니다. |
| 2020.12.14 | 20.4 | 20.0.0 | • 업데이트됨ampInterlaken 모드 및 Interlaken Look-aside 모드에 대한 하드웨어 테스트 출력(하드웨어 설계 테스트 Ex 섹션)amp르. • Interlaken Look-aside 디자인 ex에 대한 등록 맵 업데이트됨amp섹션 등록 맵에 있습니다. • 하드웨어 설계 Ex 테스트 섹션에 성공적인 하드웨어 테스트 실행을 위한 통과 기준이 추가되었습니다.amp르. |
| 2020.10.16 | 20.2 | 19.3.0 | 하드웨어 설계 테스트 Ex의 RX 측에서 초기 적응 교정을 실행하는 명령을 수정했습니다.amp르 섹션. |
| 2020.06.22 | 20.2 | 19.3.0 | • 디자인 전amp파일은 Interlaken Look-aside 모드에서 사용할 수 있습니다. • 설계의 하드웨어 테스트amp파일은 Intel Agilex 장치 변형에 사용할 수 있습니다. • 그림 추가: Interlaken(2세대) Design Ex에 대한 상위 수준 블록 다이어그램amp르. • 다음 섹션이 업데이트되었습니다. – 하드웨어 및 소프트웨어 요구 사항 – 디렉토리 구조 • Interlaken Look-aside 관련 업데이트를 포함하도록 다음 그림을 수정했습니다. – 그림: 인터라켄(2세대) 하드웨어 디자인 Examp르 하이 E-tile NRZ 모드 변형에 대한 레벨 블록 다이어그램 – 그림: 인터라켄(2세대) 하드웨어 디자인 ExampE-tile PAM4 모드 변형에 대한 고수준 블록 다이어그램 • 업데이트된 그림: IP 매개변수 편집기. • 디자인 Ex 컴파일 및 구성 섹션에 클럭 제어 애플리케이션의 주파수 설정에 대한 정보가 추가되었습니다.amp하드웨어에 있습니다. |
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
|
• 다음 섹션에 Interlaken Lookaside에 대한 테스트 실행 출력이 추가되었습니다. |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
clk100을 제거했습니다. mgmt_clk는 다음에서 IO PLL에 대한 참조 클럭 역할을 합니다. |
| 2019.07.01 | 19.2 | 19.2 | 최초 출시. |
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*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
ISO
9001시 2015분
등기
인터라켄(2세대) Intel® Agilex™ FPGA IP 디자인 Example 사용자 가이드
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아이디: 683800
UG-20239
버전: 2022.08.03
문서 / 리소스
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