Интерлакен (2-го поколения) Intel®
Агилекс™ IP-дизайн FPGA Example
Руководство пользователя
Краткое руководство пользователя
IP-ядро FPGA Interlaken (2-го поколения) представляет собой испытательный стенд для моделирования и аппаратный дизайн exampФайл, поддерживающий компиляцию и тестирование оборудования. Когда вы создаете дизайн example, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне. Дизайн эксample также доступен для функции Interlaken Look-aside.
Испытательный стенд и дизайн example поддерживает режимы NRZ и PAM4 для устройств E-tile. IP-ядро Interlaken (2-го поколения) FPGA создает дизайн exampфайлы для всех поддерживаемых комбинаций количества дорожек и скоростей передачи данных.
Рис. 1. Этапы разработки Design Example
Конструкция IP-ядра Interlaken (2-го поколения) example поддерживает следующие функции:
- Внутренний режим последовательной обратной связи TX-RX
- Автоматически генерирует пакеты фиксированного размера
- Базовые возможности проверки пакетов
- Возможность использовать системную консоль для сброса проекта для повторного тестирования
- Адаптация PMA
Рис. 2. Общая блок-схема Interlaken (2-го поколения) Design Example
Сопутствующая информация
- Интерлакен (2-го поколения) FPGA IP User Guide
- Интерлакен (2-го поколения) Intel FPGA IP Примечания к выпуску
1.1. Аппаратные и программные требования
Чтобы проверить бывшегоampДля проектирования используйте следующее аппаратное и программное обеспечение:
- Программное обеспечение Intel® Prime Pro Edition версии 21.3
- Системная консоль
- Поддерживаемые симуляторы:
— Siemens* EDA ModelSim* SE или QuestaSim*
— Синопсис* ВКС*
— Каденс* Xcelium* - Комплект для разработки SoC приемопередатчика Intel Agilex® Quartus™ серии F (AGFB014R24A2E2V)
Сопутствующая информация
Руководство пользователя комплекта разработчика Intel Agilex F-Series Transceiver-SoC
1.2. Структура каталогов
Конструкция IP-ядра Interlaken (2-го поколения) example file каталоги содержат следующие сгенерированные files для дизайна exampле.
Рис. 3. Структура каталогов сгенерированного Interlaken (2-го поколения) ExampЛе Дизайн
Конфигурация оборудования, моделирование и тестирование fileрасположены вample_installation_dir>/uflex_ilk_0_exampле_дизайн.
Таблица 1. Interlaken (2-го поколения) IP Core Hardware Design Example File Описания
Эти fileнаходятся вample_installation_dir>/uflex_ilk_0_example_design/ бывшийampкаталог le_design/quartus.
| File Имена | Описание |
| example_design.qpf | Проект Intel Quartus Prime file. |
| example_design.qsf | Настройки проекта Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Ограничение дизайна Synopsys file. Вы можете копировать и изменять для вашего собственного дизайна. |
| sysconsole_testbench.tcl | Основной file для доступа к системной консоли |
Табл. 2. Испытательный стенд IP Core в Интерлакене (2-го поколения) File Описание
Этот file находится вample_installation_dir>/uflex_ilk_0_example_design/ бывшийampкаталог le_design/rtl.
| File Имя | Описание |
| top_tb.sv | Тестовый стенд верхнего уровня file. |
Таблица 3. Сценарии nterlaken (2-го поколения) IP Core Testbench
Эти fileнаходятся вample_installation_dir>/uflex_ilk_0_example_design/ бывшийampкаталог le_design/testbench.
| File Имя | Описание |
| vcstest.sh | Сценарий VCS для запуска тестового стенда. |
| vlog_pro.do | Скрипт ModelSim SE или QuestaSim для запуска тестового стенда. |
| xcelium.sh | Сценарий Xcelium для запуска тестового стенда. |
1.3. Аппаратный дизайн ExampКомпоненты
БывшийampПроект соединяет опорные часы системы и PLL, а также необходимые компоненты проекта. ЭксampПроект файла настраивает IP-ядро в режиме внутренней обратной связи и генерирует пакеты на пользовательском интерфейсе передачи данных IP-ядра TX. Ядро IP отправляет эти пакеты по внутреннему кольцевому пути через приемопередатчик.
После того, как базовый приемник IP получает пакеты по петлевому пути, он обрабатывает пакеты Interlaken и передает их через интерфейс передачи данных пользователя RX. ЭксampСхема проверяет соответствие полученных и переданных пакетов.
Аппаратное обеспечениеampПроект включает внешние PLL. Вы можете изучить открытый текст fileс к view sampФайловый код, который реализует один из возможных методов подключения внешних PLL к Interlaken (2nd Generation) FPGA IP.
Дизайн оборудования Interlaken (2-го поколения) exampФайл включает в себя следующие компоненты:
- Интерлакен (2-го поколения) FPGA IP
- Генератор пакетов и средство проверки пакетов
- JTAG контроллер, который взаимодействует с системной консолью. Вы взаимодействуете с клиентской логикой через системную консоль.
Рис. 4. Интерлакен (2-е поколение) Аппаратная конструкция Example Блок-схема высокого уровня для вариантов режима NRZ E-плитки
Дизайн оборудования Interlaken (2-го поколения) exampФайл, предназначенный для вариантов режима PAM4 E-плитки, требует дополнительных часов mac_clkin, которые генерирует IO PLL. Эта PLL должна использовать тот же эталонный такт, что и pll_ref_clk.
Рис. 5. Интерлакен (2-е поколение) Аппаратная конструкция Exampвысокий уровень
Блок-схема вариантов режима PAM4 E-плитки
Для вариантов режима PAM4 E-tile при включении параметра Сохранить неиспользуемые каналы приемопередатчика для параметра PAM4 добавляется дополнительный опорный порт синхронизации (pll_ref_clk [1]). Этот порт должен работать на той же частоте, которая определена в редакторе параметров IP (опорная тактовая частота для сохраненных каналов). Параметр Сохранять неиспользуемые каналы приемопередатчика для PAM4 является необязательным. Вывод и связанные с ним ограничения, назначенные этим часам, отображаются в QSF, когда вы выбираете набор средств разработки Intel Stratix® 10 или Intel Agilex для создания проекта.
Для дизайна exampПри моделировании тестовый стенд всегда определяет одну и ту же частоту для pll_ref_clk[0] и pll_ref_clk[1].
Сопутствующая информация
Руководство пользователя комплекта разработчика Intel Agilex F-Series Transceiver-SoC
1.4. Генерация дизайна
Рисунок 6. Процедура
Выполните следующие действия, чтобы сгенерировать аппаратное обеспечение exampдизайн и тестовый стенд:
- В программном обеспечении Intel Quartus Prime Pro Edition нажмите File ➤ Мастер создания нового проекта, чтобы создать новый проект Intel Quartus Prime, или щелкните File ➤ Открыть проект, чтобы открыть существующий проект Intel Quartus Prime. Мастер предложит вам указать устройство.
- Укажите семейство устройств Agilex и выберите устройство для своего проекта.
- В каталоге IP найдите и дважды щелкните Interlaken (2nd Generation) Intel FPGA IP. Появится окно Новый вариант IP.
- Укажите имя верхнего уровня для вашего пользовательского варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .ip.
- Нажмите «ОК». Появится редактор параметров.
Рисунок 7. ExampВкладка Design в Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
- На вкладке IP укажите параметры для вашего варианта IP-ядра.
- На вкладке Адаптация PMA укажите параметры адаптации PMA, если вы планируете использовать адаптацию PMA для ваших вариантов устройства E-tile.
Этот шаг является необязательным:
• Выберите параметр Включить адаптацию загрузки программного IP.
Примечание. Необходимо включить параметр «Включить собственную конечную точку мастера отладки PHY» (NPDME) на вкладке IP, если включена адаптация PMA.
• Выберите предустановку адаптации PMA для параметра выбора адаптации PMA.
• Щелкните Предварительная загрузка адаптации PMA, чтобы загрузить начальные и непрерывные параметры адаптации.
• Укажите количество поддерживаемых конфигураций PMA, если включено несколько конфигураций PMA, с помощью параметра конфигурации Number of PMA.
• Выберите конфигурацию PMA для загрузки или сохранения с помощью Выберите конфигурацию PMA для загрузки или сохранения.
• Щелкните Загрузить адаптацию из выбранной конфигурации PMA, чтобы загрузить выбранные параметры конфигурации PMA.
Для получения дополнительной информации о параметрах адаптации PMA обратитесь к Руководству пользователя E-tile Transceiver PHY. - На бывшемampНа вкладке «Проект» выберите параметр «Симуляция», чтобы сгенерировать испытательный стенд, и выберите параметр «Синтез», чтобы сгенерировать аппаратное обеспечение ex.ampдизайн.
Примечание. Вы должны выбрать хотя бы один из параметров Simulation или Synthesis для создания Ex.ampЛе Дизайн Files. - Для сгенерированного формата HDL доступен только Verilog.
- Для Target Development Kit выберите соответствующий вариант.
Примечание. Параметр комплекта разработки SoC приемопередатчика Intel Agilex серии F доступен только в том случае, если в вашем проекте указано имя устройства Intel Agilex, начинающееся с AGFA012 или AGFA014. Когда вы выбираете вариант комплекта разработки, назначение контактов устанавливается в соответствии с номером устройства комплекта разработки Intel Agilex AGFB014R24A2E2V и может отличаться от выбранного вами устройства. Если вы собираетесь протестировать проект на оборудовании на другой печатной плате, выберите вариант «Нет комплекта разработки» и выполните соответствующие назначения контактов в файле .qsf. file. - Нажмите «Создать пример».ampЛе Дизайн. Избранный бывшийampПоявится окно Design Directory.
- Если вы хотите изменить дизайн exampпуть к каталогу или имя файла из отображаемых значений по умолчанию (uflex_ilk_0_example_design), перейдите к новому пути и введите новый дизайн exampимя каталога файлов.
- Нажмите ОК.
Сопутствующая информация
- Руководство пользователя комплекта разработчика Intel Agilex F-Series Transceiver-SoC
- Руководство пользователя E-tile Transceiver PHY
1.5. Моделирование проекта ExampЛе Тестбенч
См. Interlaken (2nd Generation) Hardware Design Example Блок высокого уровня для E-tile NRZ Mode Variations and Interlaken (2nd Generation) Hardware Design Example Блок высокого уровня для E-tile PAM4 Mode Variations блок-схемы стенда моделирования.
Рисунок 8. Процедура
Выполните следующие шаги, чтобы смоделировать тестовый стенд:
- В командной строке перейдите в каталог моделирования тестового стенда. Каталогample_installation_dir>/example_design/testbench для устройств Intel Agilex.
- Запустите сценарий моделирования для поддерживаемого симулятора по вашему выбору. Скрипт компилирует и запускает тестовый стенд в симуляторе. Ваш сценарий должен проверять совпадение счетчиков SOP и EOP после завершения моделирования. См. таблицу Шаги для запуска моделирования.
Таблица 4. Шаги для запуска моделированияСимулятор Инструкции ModelSim SE или QuestaSim В командной строке введите -do vlog_pro.do. Если вы предпочитаете моделировать, не вызывая графический интерфейс ModelSim, введите vsim -c -do vlog_pro.do ВКС В командной строке введите sh vcstest.sh Xcelium В командной строке введите sh xcelium.sh - Проанализируйте результаты. Успешная симуляция отправляет и получает пакеты и отображает «Test PASSED».
Испытательный стенд для проектирования exampле выполняет следующие задачи:
- Создает экземпляр Interlaken (2-го поколения) Intel FPGA IP.
- Выводит состояние PHY.
- Проверяет синхронизацию метафреймов (SYNC_LOCK) и границы слов (блоков) (WORD_LOCK).
- Ожидает блокировки и выравнивания отдельных дорожек.
- Начинает передавать пакеты.
- Проверяет статистику пакетов:
— ошибки CRC24
— СОП
— ЭОП
Следующие сampВывод файла иллюстрирует успешный тестовый прогон симуляции в режиме Interlaken:
*******************************************
ИНФОРМАЦИЯ: Ожидание выравнивания дорожек.
Все полосы приема выровнены и готовы к приему трафика.
**************************************************** *
**************************************************** *
INFO: Начать передачу пакетов
**************************************************** *
**************************************************** *
ИНФОРМАЦИЯ: Остановить передачу пакетов
**************************************************** *
**************************************************** *
INFO: Проверка статистики пакетов
**************************************************** *
Сообщено об ошибках CRC 24: 0
Передано СОП: 100
Передано EOP: 100
Получено СОП: 100
Получено EOP: 100
Количество ошибок ЕСС: 0
**************************************************** *
ИНФОРМАЦИЯ: Тест ПРОЙДЕН
**************************************************** *
Примечание: Интерлакен дизайн бывшийample Simulation Testbench отправляет 100 пакетов и получает 100 пакетов.
Следующие сampВыходные данные иллюстрируют успешный тестовый прогон симуляции в режиме Interlaken Look-aside:
Проверьте, равны ли счетчики TX и RX.
———————————————————-
READ_MM: адрес 4000014 = 00000001.
———————————————————-
Деактивация бита равенства счетчика.
———————————————————-
WRITE_MM: адрес 4000001 получает 00000001.
WRITE_MM: адрес 4000001 получает 00000000.
———————————————————-
СЧЕТЧИК RX_SOP.
———————————————————-
READ_MM: адрес 400000c = 0000006a.
———————————————————-
СЧЕТЧИК RX_EOP.
READ_MM: адрес 400000d = 0000006a.
———————————————————-
READ_MM: адрес 4000010 = 00000000.
———————————————————-
Показать окончательный отчет.
———————————————————-
0 Обнаружена ошибка
Сообщено об ошибках CRC0: 24
106 СОП передано
106 EOP передано
Получено 106 СОП
106 EOP получено
———————————————————-
Завершить моделирование
———————————————————-
ТЕСТ ПРОЙДЕН
———————————————————-
Примечание: Количество пакетов (SOP и EOP) варьируется в зависимости от полосы в конструкции Interlaken Lookaside ex.ampле моделирование сampвывод.
Сопутствующая информация
Аппаратный дизайн Example Компоненты на стр. 6
1.6. Компиляция и настройка Design Exampле в оборудовании
Рисунок 9. Процедура
Скомпилировать и запустить демонстрационный тест на оборудовании example дизайн, выполните следующие действия:
- Убедитесь, что аппаратное обеспечение exampГенерация дизайна завершена.
- В программном обеспечении Intel Quartus Prime Pro Edition откройте проект Intel Quartus Prime.ample_installation_dir>/example_design/quartus/ бывшийample_design.qpf>.
- В меню «Обработка» нажмите «Начать компиляцию».
- После успешной компиляции .sof file доступен в указанном вами каталоге.
Выполните следующие действия, чтобы запрограммировать аппаратное обеспечение example design на устройстве Intel Agilex: - Подключите комплект разработчика Intel Agilex F-Series Transceiver-SoC к главному компьютеру.
б. Запустите приложение Clock Control, которое является частью комплекта разработки, и установите новые частоты для проекта ex.ampле. Ниже приведена настройка частоты в приложении Clock Control:
• Si5338 (U37), CLK1- 100 МГц
• Si5338 (U36), CLK2- 153.6 МГц
• Si549 (Y2), OUT — установите значение pll_ref_clk (1) в соответствии с вашими проектными требованиями.
в. В меню Сервис выберите Программатор.
д. В программаторе нажмите «Настройка оборудования».
е. Выберите устройство программирования.
ф. Выберите и добавьте комплект разработчика Intel Agilex F-Series Transceiver-SoC, к которому может подключаться ваш сеанс Intel Quartus Prime.
г. Убедитесь, что режим установлен на JTAG.
час Выберите устройство Intel Agilex и нажмите «Добавить устройство». Программатор отображает блок-схему соединений между устройствами на вашей плате.
я. В строке с вашим .sof установите флажок для .sof.
Дж. Установите флажок в столбце Program/Configure.
к. Щелкните Пуск.
Сопутствующая информация
- Программирование устройств Intel FPGA на странице 0
- Анализ и отладка проектов с помощью системной консоли
- Руководство пользователя комплекта разработчика Intel Agilex F-Series Transceiver-SoC
1.7. Тестирование аппаратного дизайна Example
После того, как вы скомпилируете Interlaken (2-го поколения) проект ядра Intel FPGA IP exampФайл и настроить ваше устройство, вы можете использовать системную консоль для программирования ядра IP и его встроенных регистров ядра Native PHY IP.
Выполните следующие действия, чтобы открыть системную консоль и протестировать дизайн аппаратного обеспечения.ampль:
- В программном обеспечении Intel Quartus Prime Pro Edition в меню «Инструменты» выберите «Инструменты отладки системы» ➤ «Системная консоль».
- Изменить наample_installation_dir>exampкаталог le_design/hwtest.
- Чтобы открыть соединение с JTAG master введите следующую команду: source sysconsole_testbench.tcl
- Вы можете включить режим внутреннего последовательного шлейфа с помощью следующего проекта example команды:
а. stat: выводит общую информацию о состоянии.
б. sys_reset: сбрасывает систему.
в. loop_on: включает внутреннюю последовательную петлю.
д. run_example_design: Запускает дизайн exampле.
Примечание. Вы должны запустить команду loop_on перед запуском run_ex.ampкоманда le_design.
run_example_design последовательно запускает следующие команды:
sys_reset->stat->gen_on->stat->gen_off.
Примечание. Когда вы выбираете параметр Включить адаптацию загрузки программного IP-адреса, файл run_exampКоманда le_design выполняет первоначальную адаптационную калибровку на стороне RX, запуская команду run_load_PMA_configuration. - Вы можете отключить режим внутреннего последовательного шлейфа с помощью следующего проекта exampле команда:
а. loop_off: отключает внутренний последовательный шлейф. - Вы можете запрограммировать IP-ядро со следующей дополнительной конструкцией example команды:
а. gen_on: включает генератор пакетов.
б. gen_off: отключает генератор пакетов.
в. run_test_loop: запускает тест для раз для вариантов E-tile NRZ и PAM4.
д. clear_err: очищает все залипшие биты ошибок.
е. set_test_mode : настраивает выполнение теста в определенном режиме.
ф. get_test_mode: печатает текущий тестовый режим.
г. set_burst_size : устанавливает размер пакета в байтах.
час get_burst_size: выводит информацию о размере пакета.
Успешный тест печатает сообщение HW_TEST:PASS. Ниже приведены критерии прохождения тестового прогона:
- Нет ошибок для CRC32, CRC24 и проверки.
- Передаваемые SOP и EOP должны совпадать с полученными.
Следующие сampВывод файла иллюстрирует успешный тестовый запуск в режиме Interlaken:
ИНФОРМАЦИЯ: ИНФОРМАЦИЯ: Остановить создание пакетов
==== ОТЧЕТ О СТАТУСЕ ====
TX кГц: 402813
RX кГц: 402813
Частотные блокировки: 0x0000ff
Блокировка TX PLL: 0x000001
Выровнять: 0x00c10f
Прием LOA: 0x000000
Тх LOA: 0x000000
блокировка слов: 0x0000ff
блокировка синхронизации: 0x0000ff
Ошибки CRC32: 0
Ошибки CRC24: 0
Ошибки проверки: 0
Флаги ошибок FIFO: 0x000000
Переданы СОП: 1087913770
Количество переданных EOP: 1087913770
Полученные СОП: 1087913770
Получено EOP: 1087913770
ECC исправлено: 0
Ошибка ЕСС: 0
Прошло 161 секунд с момента включения
HW_TEST: ПРОШЕЛ
Успешный тест печатает сообщение HW_TEST : PASS. Ниже приведены критерии прохождения тестового прогона:
- Нет ошибок для CRC32, CRC24 и проверки.
- Передаваемые SOP и EOP должны совпадать с полученными.
Следующие сampВывод файла иллюстрирует успешный тестовый запуск в режиме Interlaken Lookaside:
ИНФОРМАЦИЯ: ИНФОРМАЦИЯ: Остановить создание пакетов
==== ОТЧЕТ О СТАТУСЕ ====
TX кГц: 402813
RX кГц: 402812
Частотные блокировки: 0x000fff
Блокировка TX PLL: 0x000001
Выровнять: 0x00c10f
Прием LOA: 0x000000
Тх LOA: 0x000000
блокировка слова: 0x000fff
блокировка синхронизации: 0x000fff
Ошибки CRC32: 0
Ошибки CRC24: 0
Ошибки проверки: 0
Переданы СОП: 461
Количество переданных EOP: 461
Полученные СОП: 461
Получено EOP: 461
Прошло 171 секунд с момента включения
HW_TEST: ПРОШЕЛ
Дизайн Example Описание
Дизайн эксample демонстрирует функциональные возможности ядра Interlaken IP.
Сопутствующая информация
Интерлакен (2-го поколения) FPGA IP User Guide
2.1. Исполнение Exampле Поведение
Чтобы протестировать проект на аппаратном уровне, введите в системной консоли следующие команды:
- Источник установки file:
% источникampле>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Запустите тест:
% run_example_design - Дизайн оборудования Interlaken (2-го поколения) example выполняет следующие шаги:
а. Сбрасывает IP-адрес Интерлакена (2-го поколения).
б. Настраивает IP-адрес Интерлакена (2-го поколения) в режиме внутренней петли.
в. Отправляет поток пакетов Interlaken с предопределенными данными в полезной нагрузке на интерфейс передачи пользовательских данных TX ядра IP.
д. Проверяет полученные пакеты и сообщает о состоянии. Средство проверки пакетов, входящее в состав аппаратного обеспечения exampФайл предоставляет следующие основные возможности проверки пакетов:
• Проверяет правильность последовательности передаваемых пакетов.
• Проверяет соответствие полученных данных ожидаемым значениям, гарантируя совпадение счетчиков начала пакета (SOP) и конца пакета (EOP) во время передачи и приема данных.
2.2. Сигналы интерфейса
Таблица 5. Исполнение ExampСигналы интерфейса
| Имя порта | Направление | Ширина (бит) | Описание |
| мгмт_клк | Вход | 1 | Вход системных часов. Тактовая частота должна быть 100 МГц. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Вход | 2-янв. | Опорный такт трансивера. Управляет RX CDR PLL. |
| Имя порта | Направление | Ширина (бит) | Описание |
| pll_ref_clk[1] доступен только при включении Сохранить неиспользованные Примечание: приемопередающие каналы для PAM4 параметр в режиме E-tile PAM4 Варианты IP. |
|||
| rx_pin | Вход | Количество полос | Контакт данных приемника SERDES. |
| tx_pin | Выход | Количество полос | Передайте вывод данных SERDES. |
| rx_pin_n | Вход | Количество полос | Контакт данных приемника SERDES. Этот сигнал доступен только в вариантах устройства E-tile PAM4. |
| tx_pin_n | Выход | Количество полос | Передайте вывод данных SERDES. Этот сигнал доступен только в вариантах устройства E-tile PAM4. |
| mac_clk_pll_ref | Вход | 1 | Этот сигнал должен управляться PLL и должен использовать тот же источник синхронизации, что и pll_ref_clk. Этот сигнал доступен только в вариантах устройства E-tile PAM4. |
| usr_pb_reset_n | Вход | 1 | Сброс системы. |
Сопутствующая информация
Сигналы интерфейса
2.3 Карта регистрации
Примечание:
- Дизайн ExampАдрес регистра le начинается с 0x20**, тогда как основной адрес регистра Interlaken IP начинается с 0x10**.
- Код доступа: RO — только чтение и RW — чтение/запись.
- Системная консоль читает дизайн exampФайл регистрирует и сообщает о состоянии теста на экране.
Таблица 6. Исполнение Example Карта регистрации для Interlaken Design Example
| Компенсировать | Имя | Доступ | Описание |
| 8'ч00 | Сдержанный | ||
| 8'ч01 | Сдержанный | ||
| 8'ч02 | Сброс системы PLL | RO | Следующие биты указывают на запрос сброса системы PLL и значение разрешения: • Бит [0] – sys_pll_rst_req. • Бит [1] – sys_pll_rst_en |
| 8'ч03 | Полоса приема выровнена | RO | Указывает выравнивание полосы RX. |
| 8'ч04 | СЛОВО заблокировано | RO | [NUM_LANES–1:0] – определение границ слова (блока). |
(2) Когда вы включаете параметр «Сохранить неиспользуемые каналы приемопередатчика для параметра PAM4», добавляется дополнительный порт эталонных часов для сохранения неиспользуемого подчиненного канала PAM4.
| Компенсировать | Имя | Доступ | Описание |
| 8'ч05 | Синхронизация заблокирована | RO | [NUM_LANES–1:0] — Синхронизация метафреймов. |
| 8:06 – 8:09 | Счетчик ошибок CRC32 | RO | Указывает количество ошибок CRC32. |
| 8'h0A | Счетчик ошибок CRC24 | RO | Указывает количество ошибок CRC24. |
| 8'h0B | Сигнал переполнения/недополнения | RO | Следующие биты указывают: • Бит [3] – сигнал потери значимости TX • Бит [2] – сигнал переполнения TX • Бит [1] – сигнал переполнения RX. |
| 8'h0C | количество СОП | RO | Указывает номер СОП. |
| 8'h0D | счетчик EOP | RO | Указывает количество EOP |
| 8'h0E | Количество ошибок | RO | Указывает количество следующих ошибок: • Потеря выравнивания полосы движения • Недопустимое контрольное слово • Недопустимый шаблон кадрирования • Отсутствует индикатор SOP или EOP |
| 8'h0F | send_data_mm_clk | RW | Запишите 1 в бит [0], чтобы включить сигнал генератора. |
| 8'ч10 | Ошибка проверки | Указывает на ошибку проверки. (Ошибка данных SOP, ошибка номера канала и ошибка данных PLD) | |
| 8'ч11 | Блокировка системной ФАПЧ | RO | Бит [0] указывает индикацию блокировки PLL. |
| 8'ч14 | Счетчик TX SOP | RO | Указывает количество SOP, сгенерированных генератором пакетов. |
| 8'ч15 | Количество транзакций EOP для передачи | RO | Указывает количество EOP, сгенерированных генератором пакетов. |
| 8'ч16 | Непрерывный пакет | RW | Запишите 1 в бит [0], чтобы включить непрерывный пакет. |
| 8'ч39 | Счетчик ошибок ЕСС | RO | Указывает количество ошибок ECC. |
| 8'ч40 | Количество исправленных ошибок ECC | RO | Указывает количество исправленных ошибок ECC. |
Таблица 7. Исполнение Example Карта регистрации для Interlaken Look-aside Design Example
Используйте эту карту регистров при создании проектаampфайл с включенным параметром Enable Interlaken Look-aside mode.
| Компенсировать | Имя | Доступ | Описание |
| 8'ч00 | Сдержанный | ||
| 8'ч01 | Сброс счетчика | RO | Запишите 1 в бит [0], чтобы сбросить равные биты счетчиков TX и RX. |
| 8'ч02 | Сброс системы PLL | RO | Следующие биты указывают на запрос сброса системы PLL и значение разрешения: • Бит [0] – sys_pll_rst_req. • Бит [1] – sys_pll_rst_en |
| 8'ч03 | Полоса приема выровнена | RO | Указывает выравнивание полосы RX. |
| 8'ч04 | СЛОВО заблокировано | RO | [NUM_LANES–1:0] – определение границ слова (блока). |
| 8'ч05 | Синхронизация заблокирована | RO | [NUM_LANES–1:0] — Синхронизация метафреймов. |
| 8:06 – 8:09 | Счетчик ошибок CRC32 | RO | Указывает количество ошибок CRC32. |
| 8'h0A | Счетчик ошибок CRC24 | RO | Указывает количество ошибок CRC24. |
| Компенсировать | Имя | Доступ | Описание |
| 8'h0B | Сдержанный | ||
| 8'h0C | количество СОП | RO | Указывает номер СОП. |
| 8'h0D | счетчик EOP | RO | Указывает количество EOP |
| 8'h0E | Количество ошибок | RO | Указывает количество следующих ошибок: • Потеря выравнивания полосы движения • Недопустимое контрольное слово • Недопустимый шаблон кадрирования • Отсутствует индикатор SOP или EOP |
| 8'h0F | send_data_mm_clk | RW | Запишите 1 в бит [0], чтобы включить сигнал генератора. |
| 8'ч10 | Ошибка проверки | RO | Указывает на ошибку проверки. (Ошибка данных SOP, ошибка номера канала и ошибка данных PLD) |
| 8'ч11 | Блокировка системной ФАПЧ | RO | Бит [0] указывает индикацию блокировки PLL. |
| 8'ч13 | Количество задержек | RO | Указывает количество задержек. |
| 8'ч14 | Счетчик TX SOP | RO | Указывает количество SOP, сгенерированных генератором пакетов. |
| 8'ч15 | Количество транзакций EOP для передачи | RO | Указывает количество EOP, сгенерированных генератором пакетов. |
| 8'ч16 | Непрерывный пакет | RO | Запишите 1 в бит [0], чтобы включить непрерывный пакет. |
| 8'ч17 | Счетчики TX и RX равны | RW | Указывает, что счетчики TX и RX равны. |
| 8'ч23 | Включить задержку | WO | Запишите 1 в бит [0], чтобы включить измерение задержки. |
| 8'ч24 | Задержка готова | RO | Указывает, что измерение задержки готово. |
Интерлакен (2-го поколения) Intel Agilex FPGA IP Design Example Архив руководства пользователя
Для получения последней и предыдущей версий этого руководства пользователя см. Интерлакен (2-й Поколение) Intel Agilex FPGA IP Design ExampРуководство пользователя HTML-версия. Выберите версию и нажмите «Загрузить». Если версия IP или программного обеспечения не указана, применяется руководство пользователя для предыдущей версии IP или программного обеспечения.
Версии IP совпадают с версиями программного обеспечения Intel Quartus Prime Design Suite до версии 19.1. Начиная с версии программного обеспечения Intel Quartus Prime Design Suite 19.2 или более поздней версии, IP-ядра имеют новую схему управления версиями IP.
История изменений документа для Interlaken (2-го поколения) Intel Agilex FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2022.08.03 | 21.3 | 20.0.1 | Исправлен OPN устройства для комплекта разработки Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Добавлена поддержка симулятора QuestaSim. • Удалена поддержка симулятора NCsim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Добавлена информация о сохранении неиспользуемого канала приемопередатчика для PAM4 в разделе: Hardware Design Exampле Компоненты. • Добавлено описание сигнала pll_ref_clk[1] в разделе: Интерфейсные сигналы. |
| 2020.12.14 | 20.4 | 20.0.0 | • Обновленыampвыходные данные теста оборудования для режима Interlaken и режима Interlaken Look-aside в разделе Testing the Hardware Design Ex.ampле. • Обновлена карта регистров для Interlaken Look-aside design ex.ample в разделе Карта регистрации. • В раздел Testing the Hardware Design Ex добавлены критерии успешного прохождения теста оборудования.ampле. |
| 2020.10.16 | 20.2 | 19.3.0 | Исправлена команда запуска начальной адаптационной калибровки на стороне RX в Testing the Hardware Design Ex.ampле раздел. |
| 2020.06.22 | 20.2 | 19.3.0 | • Дизайн эксampФайл доступен для режима Interlaken Look-aside. • Аппаратное тестирование конструкции exampФайл доступен для вариантов устройств Intel Agilex. • Добавлен рисунок: блок-схема высокого уровня для Interlaken (2-го поколения) Design Exampле. • Обновлены следующие разделы: – Требования к оборудованию и программному обеспечению – Структура каталогов • Изменены следующие цифры, чтобы включить обновление, связанное с Interlaken Look-aside: - Рисунок: Интерлакен (2-е поколение) Аппаратный дизайн ExampЛе Хай Блок-схема уровня для вариантов режима E-tile NRZ - Рисунок: Интерлакен (2-е поколение) Аппаратный дизайн Example Блок-схема высокого уровня для вариантов режима E-tile PAM4 • Обновленный рисунок: Редактор IP-параметров. • Добавлена информация о настройках частоты в приложении управления часами в разделе Компиляция и настройка Design Ex.ampв аппаратном обеспечении. |
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
|
• Добавлены выходные данные тестового запуска для Interlaken Look-aside в следующих разделах: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Удален clk100. mgmt_clk служит эталонным тактовым сигналом для PLL ввода-вывода в следующих случаях: |
| 2019.07.01 | 19.2 | 19.2 | Первоначальный выпуск. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
*Другие названия и бренды могут быть заявлены как собственность других лиц.
ИСО
9001:2015
Зарегистрирован
Интерлакен (2-го поколения) Intel® Agilex™ FPGA IP Design ExampРуководство пользователя
Онлайн версия
Отправить отзыв
ИД: 683800
УГ-20239
Версия: 2022.08.03
Документы/Ресурсы
 |
Intel Interlaken (2-го поколения) Agilex FPGA IP Design Example [pdf] Руководство пользователя Interlaken 2-го поколения Agilex FPGA IP Design Example, Интерлакен, второе поколение Agilex FPGA IP Design Exampле, Agilex FPGA IP Design Exampле, IP Design Example |
