ఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ ®
అజిలెక్స్™ FPGA IP డిజైన్ Example
వినియోగదారు గైడ్
త్వరిత ప్రారంభ గైడ్
ఇంటర్‌లేకెన్ (2వ తరం) FPGA IP కోర్ అనుకరణ టెస్ట్బెంచ్ మరియు హార్డ్‌వేర్ డిజైన్ మాజీని అందిస్తుందిampసంకలనం మరియు హార్డ్‌వేర్ పరీక్షలకు మద్దతు ఇచ్చే le. మీరు డిజైన్‌ను రూపొందించినప్పుడు example, పారామీటర్ ఎడిటర్ స్వయంచాలకంగా సృష్టిస్తుంది fileహార్డ్‌వేర్‌లో డిజైన్‌ను అనుకరించడం, కంపైల్ చేయడం మరియు పరీక్షించడం అవసరం. డిజైన్ మాజీample ఇంటర్‌లేకెన్ లుక్-అసైడ్ ఫీచర్ కోసం కూడా అందుబాటులో ఉంది.
టెస్ట్బెంచ్ మరియు డిజైన్ మాజీampE-టైల్ పరికరాల కోసం le NRZ మరియు PAM4 మోడ్‌కు మద్దతు ఇస్తుంది. ఇంటర్‌లేకెన్ (2వ తరం) FPGA IP కోర్ డిజైన్ ఎక్స్‌ను ఉత్పత్తి చేస్తుందిampలేన్ల సంఖ్య మరియు డేటా రేట్‌ల యొక్క అన్ని మద్దతు కలయికల కోసం les.
మూర్తి 1. డిజైన్ ఎక్స్ కోసం అభివృద్ధి దశలుample
ఇంటర్‌లేకెన్ (2వ తరం) IP కోర్ డిజైన్ ఎక్స్ample క్రింది లక్షణాలకు మద్దతు ఇస్తుంది:
- అంతర్గత TX నుండి RX సీరియల్ లూప్‌బ్యాక్ మోడ్
- స్థిర పరిమాణ ప్యాకెట్లను స్వయంచాలకంగా ఉత్పత్తి చేస్తుంది
- ప్రాథమిక ప్యాకెట్ తనిఖీ సామర్థ్యాలు
- రీ-టెస్టింగ్ ప్రయోజనం కోసం డిజైన్‌ను రీసెట్ చేయడానికి సిస్టమ్ కన్సోల్‌ని ఉపయోగించగల సామర్థ్యం
- PMA అనుసరణ
మూర్తి 2. ఇంటర్‌లేకెన్ (2వ తరం) డిజైన్ ఎక్స్ కోసం హై-లెవల్ బ్లాక్ రేఖాచిత్రంample
సంబంధిత సమాచారం
- ఇంటర్‌లేకెన్ (2వ తరం) FPGA IP యూజర్ గైడ్
- ఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ FPGA IP విడుదల గమనికలు
1.1 హార్డ్‌వేర్ మరియు సాఫ్ట్‌వేర్ అవసరాలు
మాజీని పరీక్షించడానికిample డిజైన్, కింది హార్డ్‌వేర్ మరియు సాఫ్ట్‌వేర్‌లను ఉపయోగించండి:
- Intel® Prime Pro Edition సాఫ్ట్‌వేర్ వెర్షన్ 21.3
- సిస్టమ్ కన్సోల్
- మద్దతు ఉన్న అనుకరణ యంత్రాలు:
— సీమెన్స్* EDA మోడల్‌సిమ్* SE లేదా QuestaSim*
— సారాంశం* VCS*
- కాడెన్స్* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్ (AGFB014R24A2E2V)
సంబంధిత సమాచారం
Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్ యూజర్ గైడ్
1.2 డైరెక్టరీ నిర్మాణం
ఇంటర్‌లేకెన్ (2వ తరం) IP కోర్ డిజైన్ ఎక్స్ample file డైరెక్టరీలు కింది ఉత్పత్తిని కలిగి ఉంటాయి fileడిజైన్ మాజీ కోసం sample.
మూర్తి 3. జెనరేటెడ్ ఇంటర్‌లేకెన్ (2వ తరం) యొక్క డైరెక్టరీ స్ట్రక్చర్ampలే డిజైన్
హార్డ్‌వేర్ కాన్ఫిగరేషన్, అనుకరణ మరియు పరీక్ష fileలు ఉన్నాయిample_installation_dir>/uflex_ilk_0_example_design.
టేబుల్ 1. ఇంటర్‌లేకెన్ (2వ తరం) IP కోర్ హార్డ్‌వేర్ డిజైన్ ఎక్స్ample File వివరణలు
ఇవి fileలు ఉన్నాయిample_installation_dir>/uflex_ilk_0_example_design/ ఉదాample_design/quartus డైరెక్టరీ.
| File పేర్లు | వివరణ |
| example_design.qpf | ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్ file. |
| example_design.qsf | ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్ సెట్టింగ్‌లు file |
| example_design.sdc జెtag_timing_template.sdc | సారాంశ రూపకల్పన పరిమితి file. మీరు మీ స్వంత డిజైన్ కోసం కాపీ మరియు సవరించవచ్చు. |
| sysconsole_testbench.tcl | ప్రధాన file సిస్టమ్ కన్సోల్‌ని యాక్సెస్ చేయడం కోసం |
టేబుల్ 2. ఇంటర్‌లేకెన్ (2వ తరం) IP కోర్ టెస్ట్బెంచ్ File వివరణ
ఈ file ఉందిample_installation_dir>/uflex_ilk_0_example_design/ ఉదాample_design/rtl డైరెక్టరీ.
| File పేరు | వివరణ |
| top_tb.sv | అత్యున్నత స్థాయి టెస్ట్బెంచ్ file. |
టేబుల్ 3. ఇంటర్‌లాకెన్ (2వ తరం) IP కోర్ టెస్ట్బెంచ్ స్క్రిప్ట్‌లు
ఇవి fileలు ఉన్నాయిample_installation_dir>/uflex_ilk_0_example_design/ ఉదాample_design/testbench డైరెక్టరీ.
| File పేరు | వివరణ |
| vcstest.sh | టెస్ట్‌బెంచ్‌ను అమలు చేయడానికి VCS స్క్రిప్ట్. |
| vlog_pro.do | టెస్ట్‌బెంచ్‌ను అమలు చేయడానికి మోడల్‌సిమ్ SE లేదా క్వెస్టాసిమ్ స్క్రిప్ట్. |
| xcelium.sh | టెస్ట్‌బెంచ్‌ను అమలు చేయడానికి Xcelium స్క్రిప్ట్. |
1.3 హార్డ్‌వేర్ డిజైన్ ఎక్స్ample భాగాలు
మాజీample డిజైన్ సిస్టమ్ మరియు PLL రిఫరెన్స్ గడియారాలు మరియు అవసరమైన డిజైన్ భాగాలను కలుపుతుంది. మాజీample డిజైన్ అంతర్గత లూప్‌బ్యాక్ మోడ్‌లో IP కోర్‌ను కాన్ఫిగర్ చేస్తుంది మరియు IP కోర్ TX యూజర్ డేటా ట్రాన్స్‌ఫర్ ఇంటర్‌ఫేస్‌లో ప్యాకెట్లను ఉత్పత్తి చేస్తుంది. IP కోర్ ఈ ప్యాకెట్లను ట్రాన్స్‌సీవర్ ద్వారా అంతర్గత లూప్‌బ్యాక్ మార్గంలో పంపుతుంది.
IP కోర్ రిసీవర్ లూప్‌బ్యాక్ మార్గంలో ప్యాకెట్లను స్వీకరించిన తర్వాత, అది ఇంటర్‌లేకెన్ ప్యాకెట్లను ప్రాసెస్ చేస్తుంది మరియు వాటిని RX వినియోగదారు డేటా బదిలీ ఇంటర్‌ఫేస్‌లో ప్రసారం చేస్తుంది. మాజీample డిజైన్ ప్యాకెట్లు అందుకున్న మరియు ప్రసారం చేయబడినవి సరిపోతాయో లేదో తనిఖీ చేస్తుంది.
హార్డ్‌వేర్ మాజీample డిజైన్ బాహ్య PLLలను కలిగి ఉంటుంది. మీరు స్పష్టమైన వచనాన్ని పరిశీలించవచ్చు fileలకు view sample కోడ్ బాహ్య PLLలను ఇంటర్‌లేకెన్ (2వ తరం) FPGA IPకి కనెక్ట్ చేయడానికి సాధ్యమయ్యే ఒక పద్ధతిని అమలు చేస్తుంది.
ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ మాజీample కింది భాగాలను కలిగి ఉంటుంది:
- ఇంటర్‌లేకెన్ (2వ తరం) FPGA IP
- ప్యాకెట్ జనరేటర్ మరియు ప్యాకెట్ చెకర్
- JTAG సిస్టమ్ కన్సోల్‌తో కమ్యూనికేట్ చేసే కంట్రోలర్. మీరు సిస్టమ్ కన్సోల్ ద్వారా క్లయింట్ లాజిక్‌తో కమ్యూనికేట్ చేస్తారు.
మూర్తి 4. ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ ఎక్స్ample ఇ-టైల్ NRZ మోడ్ వైవిధ్యాల కోసం హై లెవల్ బ్లాక్ రేఖాచిత్రం
ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ మాజీampE-టైల్ PAM4 మోడ్ వైవిధ్యాలను లక్ష్యంగా చేసుకునేందుకు IO PLL ఉత్పత్తి చేసే అదనపు గడియారం mac_clkin అవసరం. ఈ PLL తప్పనిసరిగా pll_ref_clkని నడిపే అదే రిఫరెన్స్ గడియారాన్ని ఉపయోగించాలి.
మూర్తి 5. ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ ఎక్స్ample ఉన్నత స్థాయి
ఇ-టైల్ PAM4 మోడ్ వైవిధ్యాల కోసం బ్లాక్ రేఖాచిత్రం
E-టైల్ PAM4 మోడ్ వైవిధ్యాల కోసం, మీరు PAM4 పారామీటర్ కోసం ప్రిజర్వ్ ఉపయోగించని ట్రాన్స్‌సీవర్ ఛానెల్‌లను ప్రారంభించినప్పుడు, అదనపు రిఫరెన్స్ క్లాక్ పోర్ట్ జోడించబడుతుంది (pll_ref_clk [1]). ఈ పోర్ట్ తప్పనిసరిగా IP పారామీటర్ ఎడిటర్‌లో నిర్వచించిన అదే ఫ్రీక్వెన్సీలో నడపబడాలి (సంరక్షించబడిన ఛానెల్‌ల కోసం రిఫరెన్స్ క్లాక్ ఫ్రీక్వెన్సీ). PAM4 కోసం ఉపయోగించని ట్రాన్స్‌సీవర్ ఛానెల్‌లను సంరక్షించడం ఐచ్ఛికం. మీరు డిజైన్ ఉత్పత్తి కోసం Intel Stratix® 10 లేదా Intel Agilex డెవలప్‌మెంట్ కిట్‌ని ఎంచుకున్నప్పుడు ఈ గడియారానికి కేటాయించిన పిన్ మరియు సంబంధిత పరిమితులు QSFలో కనిపిస్తాయి.
డిజైన్ కోసం మాజీample అనుకరణ, testbench ఎల్లప్పుడూ pll_ref_clk[0] మరియు pll_ref_clk[1] కోసం ఒకే ఫ్రీక్వెన్సీని నిర్వచిస్తుంది.
సంబంధిత సమాచారం
Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్ యూజర్ గైడ్
1.4 డిజైన్‌ను రూపొందిస్తోంది
మూర్తి 6. విధానం
హార్డ్‌వేర్ మాజీని రూపొందించడానికి ఈ దశలను అనుసరించండిample డిజైన్ మరియు టెస్ట్బెంచ్:
- ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్‌లో, క్లిక్ చేయండి File ➤ కొత్త ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్‌ని సృష్టించడానికి కొత్త ప్రాజెక్ట్ విజార్డ్ లేదా క్లిక్ చేయండి File ➤ ఇప్పటికే ఉన్న ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్‌ను తెరవడానికి ప్రాజెక్ట్‌ను తెరవండి. పరికరాన్ని పేర్కొనమని విజర్డ్ మిమ్మల్ని అడుగుతుంది.
- పరికర కుటుంబం Agilexని పేర్కొనండి మరియు మీ డిజైన్ కోసం పరికరాన్ని ఎంచుకోండి.
- IP కేటలాగ్‌లో, ఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ FPGA IPని గుర్తించి, డబుల్-క్లిక్ చేయండి. కొత్త IP వేరియంట్ విండో కనిపిస్తుంది.
- ఉన్నత స్థాయి పేరును పేర్కొనండి మీ అనుకూల IP వైవిధ్యం కోసం. పారామీటర్ ఎడిటర్ IP వేరియేషన్ సెట్టింగ్‌లను aలో సేవ్ చేస్తుంది file అనే .ip.
- సరే క్లిక్ చేయండి. పారామీటర్ ఎడిటర్ కనిపిస్తుంది.
మూర్తి 7. ఉదాampఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ FPGA IP పారామీటర్ ఎడిటర్‌లో డిజైన్ ట్యాబ్
- IP ట్యాబ్‌లో, మీ IP కోర్ వైవిధ్యం కోసం పారామితులను పేర్కొనండి.
- PMA అడాప్టేషన్ ట్యాబ్‌లో, మీరు మీ E-టైల్ పరికర వైవిధ్యాల కోసం PMA అడాప్టేషన్‌ని ఉపయోగించాలని ప్లాన్ చేస్తే PMA అడాప్టేషన్ పారామితులను పేర్కొనండి.
ఈ దశ ఐచ్ఛికం:
• ఎనేబుల్ అడాప్టేషన్ లోడ్ సాఫ్ట్ IP ఎంపికను ఎంచుకోండి.
గమనిక: PMA అడాప్టేషన్ ప్రారంభించబడినప్పుడు మీరు తప్పనిసరిగా IP ట్యాబ్‌లో స్థానిక PHY డీబగ్ మాస్టర్ ఎండ్‌పాయింట్ (NPDME) ఎంపికను ప్రారంభించాలి.
• PMA అనుసరణ కోసం PMA అడాప్టేషన్ ప్రీసెట్‌ను ఎంచుకోండి పరామితిని ఎంచుకోండి.
• ప్రారంభ మరియు నిరంతర అనుసరణ పారామితులను లోడ్ చేయడానికి PMA అడాప్టేషన్ ప్రీలోడ్‌ని క్లిక్ చేయండి.
• PMA కాన్ఫిగరేషన్ పారామీటర్ సంఖ్యను ఉపయోగించి బహుళ PMA కాన్ఫిగరేషన్‌లు ప్రారంభించబడినప్పుడు మద్దతు ఇవ్వడానికి PMA కాన్ఫిగరేషన్‌ల సంఖ్యను పేర్కొనండి.
• లోడ్ చేయడానికి లేదా నిల్వ చేయడానికి PMA కాన్ఫిగరేషన్‌ను ఎంచుకోండి ఉపయోగించి ఏ PMA కాన్ఫిగరేషన్‌ను లోడ్ చేయాలో లేదా నిల్వ చేయాలో ఎంచుకోండి.
• ఎంచుకున్న PMA కాన్ఫిగరేషన్ సెట్టింగ్‌లను లోడ్ చేయడానికి ఎంచుకున్న PMA కాన్ఫిగరేషన్ నుండి లోడ్ అడాప్టేషన్ క్లిక్ చేయండి.
PMA అడాప్టేషన్ పారామితుల గురించి మరింత సమాచారం కోసం, E-టైల్ ట్రాన్స్‌సీవర్ PHY యూజర్ గైడ్‌ని చూడండి. - మాజీలోample డిజైన్ ట్యాబ్, టెస్ట్‌బెంచ్‌ను రూపొందించడానికి అనుకరణ ఎంపికను ఎంచుకోండి మరియు హార్డ్‌వేర్ ఎక్స్‌ను రూపొందించడానికి సింథసిస్ ఎంపికను ఎంచుకోండిample డిజైన్.
గమనిక: మీరు తప్పనిసరిగా Exని ఉత్పత్తి చేసే సిమ్యులేషన్ లేదా సింథసిస్ ఎంపికలలో కనీసం ఒకదానిని ఎంచుకోవాలిampలే డిజైన్ Files. - రూపొందించిన HDL ఫార్మాట్ కోసం, వెరిలాగ్ మాత్రమే అందుబాటులో ఉంది.
- టార్గెట్ డెవలప్‌మెంట్ కిట్ కోసం తగిన ఎంపికను ఎంచుకోండి.
గమనిక: Intel Agilex F-Series Transceiver SoC డెవలప్‌మెంట్ కిట్ ఎంపిక AGFA012 లేదా AGFA014తో ప్రారంభమయ్యే Intel Agilex పరికరం పేరును మీ ప్రాజెక్ట్ పేర్కొన్నప్పుడు మాత్రమే అందుబాటులో ఉంటుంది. మీరు డెవలప్‌మెంట్ కిట్ ఎంపికను ఎంచుకున్నప్పుడు, పిన్ అసైన్‌మెంట్‌లు Intel Agilex డెవలప్‌మెంట్ కిట్ పరికరం పార్ట్ నంబర్ AGFB014R24A2E2V ప్రకారం సెట్ చేయబడతాయి మరియు మీరు ఎంచుకున్న పరికరం నుండి భిన్నంగా ఉండవచ్చు. మీరు వేరే PCBలో హార్డ్‌వేర్‌పై డిజైన్‌ను పరీక్షించాలనుకుంటే, డెవలప్‌మెంట్ కిట్ లేదు ఎంపికను ఎంచుకుని, .qsfలో తగిన పిన్ అసైన్‌మెంట్‌లను చేయండి file. - Ex Generate క్లిక్ చేయండిampలే డిజైన్. సెలెక్ట్ ఎక్స్ample డిజైన్ డైరెక్టరీ విండో కనిపిస్తుంది.
- మీరు డిజైన్‌ను సవరించాలనుకుంటే మాజీampప్రదర్శించబడే డిఫాల్ట్‌ల నుండి le డైరెక్టరీ మార్గం లేదా పేరు (uflex_ilk_0_example_design), కొత్త మార్గాన్ని బ్రౌజ్ చేయండి మరియు కొత్త డిజైన్‌ను టైప్ చేయండి example డైరెక్టరీ పేరు.
- సరే క్లిక్ చేయండి.
సంబంధిత సమాచారం
- Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్ యూజర్ గైడ్
- ఇ-టైల్ ట్రాన్స్‌సీవర్ PHY యూజర్ గైడ్
1.5 డిజైన్ ఎక్స్‌ని అనుకరించడంample టెస్ట్బెంచ్
ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ ఎక్స్‌ని చూడండిampఇ-టైల్ NRZ మోడ్ వేరియేషన్స్ మరియు ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ ఎక్స్ కోసం హై లెవల్ బ్లాక్ample ఇ-టైల్ PAM4 మోడ్ వేరియేషన్స్ కోసం హై లెవెల్ బ్లాక్ అనుకరణ టెస్ట్బెంచ్ యొక్క బ్లాక్ రేఖాచిత్రాలు.
మూర్తి 8. విధానం
టెస్ట్‌బెంచ్‌ను అనుకరించడానికి ఈ దశలను అనుసరించండి:
- కమాండ్ ప్రాంప్ట్ వద్ద, టెస్ట్బెంచ్ సిమ్యులేషన్ డైరెక్టరీకి మార్చండి. డైరెక్టరీ ఉందిample_installation_dir>/ఉదాampIntel Agilex పరికరాల కోసం le_design/ testbench.
- మీకు నచ్చిన మద్దతు ఉన్న సిమ్యులేటర్ కోసం అనుకరణ స్క్రిప్ట్‌ను అమలు చేయండి. స్క్రిప్ట్ సిమ్యులేటర్‌లో టెస్ట్‌బెంచ్‌ను కంపైల్ చేస్తుంది మరియు అమలు చేస్తుంది. సిమ్యులేషన్ పూర్తయిన తర్వాత SOP మరియు EOP గణనలు సరిపోతాయో లేదో మీ స్క్రిప్ట్ తనిఖీ చేయాలి. అనుకరణను అమలు చేయడానికి దశల పట్టికను చూడండి.
పట్టిక 4. అనుకరణను అమలు చేయడానికి దశలుసిమ్యులేటర్ సూచనలు మోడల్‌సిమ్ SE లేదా క్వెస్టాసిమ్ కమాండ్ లైన్‌లో, -do vlog_pro.do అని టైప్ చేయండి. మీరు ModelSim GUIని తీసుకురాకుండానే అనుకరించాలనుకుంటే, vsim -c -do vlog_pro.do అని టైప్ చేయండి VCS కమాండ్ లైన్‌లో, sh vcstest.sh అని టైప్ చేయండి Xcelium కమాండ్ లైన్‌లో, sh xcelium.sh అని టైప్ చేయండి - ఫలితాలను విశ్లేషించండి. విజయవంతమైన అనుకరణ ప్యాకెట్లను పంపుతుంది మరియు స్వీకరిస్తుంది మరియు "పరీక్ష పాస్ చేయబడింది"ని ప్రదర్శిస్తుంది.
డిజైన్ మాజీ కోసం టెస్ట్బెంచ్ample కింది పనులను పూర్తి చేస్తుంది:
- ఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ FPGA IPని తక్షణం చేస్తుంది.
- PHY స్థితిని ముద్రిస్తుంది.
- మెటాఫ్రేమ్ సింక్రొనైజేషన్ (SYNC_LOCK) మరియు పదం (బ్లాక్) సరిహద్దులను (WORD_LOCK) తనిఖీ చేస్తుంది.
- వ్యక్తిగత లేన్‌లు లాక్ చేయబడి, సమలేఖనం చేయబడే వరకు వేచి ఉంది.
- ప్యాకెట్లను ప్రసారం చేయడం ప్రారంభిస్తుంది.
- ప్యాకెట్ గణాంకాలను తనిఖీ చేస్తుంది:
- CRC24 లోపాలు
- SOPలు
- EOPలు
కింది ఎస్ample అవుట్పుట్ ఇంటర్‌లేకెన్ మోడ్‌లో విజయవంతమైన అనుకరణ పరీక్ష పరుగును వివరిస్తుంది:
*******************************************
సమాచారం: లేన్ల సమలేఖనం కోసం వేచి ఉంది.
అన్ని రిసీవర్ లేన్‌లు సమలేఖనం చేయబడ్డాయి మరియు ట్రాఫిక్‌ని స్వీకరించడానికి సిద్ధంగా ఉన్నాయి.
***************************************************** *
***************************************************** *
సమాచారం: ప్యాకెట్లను ప్రసారం చేయడం ప్రారంభించండి
***************************************************** *
***************************************************** *
సమాచారం: ప్యాకెట్లను ప్రసారం చేయడం ఆపివేయండి
***************************************************** *
***************************************************** *
సమాచారం: ప్యాకెట్ల గణాంకాలను తనిఖీ చేస్తోంది
***************************************************** *
CRC 24 లోపాలు నివేదించబడ్డాయి: 0
SOPలు ప్రసారం చేయబడ్డాయి: 100
EOPలు ప్రసారం చేయబడ్డాయి: 100
అందుకున్న SOPలు: 100
అందుకున్న EOPలు: 100
ECC ఎర్రర్ కౌంట్: 0
***************************************************** *
సమాచారం: పరీక్ష ఉత్తీర్ణత
***************************************************** *
గమనిక: ఇంటర్‌లేకెన్ డిజైన్ మాజీample సిమ్యులేషన్ టెస్ట్బెంచ్ 100 ప్యాకెట్లను పంపుతుంది మరియు 100 ప్యాకెట్లను అందుకుంటుంది.
కింది ఎస్ample అవుట్పుట్ ఇంటర్‌లేకెన్ లుక్-అసైడ్ మోడ్‌లో విజయవంతమైన అనుకరణ పరీక్ష రన్‌ను వివరిస్తుంది:
TX మరియు RX కౌంటర్‌లను సమానంగా తనిఖీ చేయండి.
——————————————————-
READ_MM: చిరునామా 4000014 = 00000001.
——————————————————-
డి-అసెర్ట్ కౌంటర్ ఈక్వల్ బిట్.
——————————————————-
WRITE_MM: చిరునామా 4000001కి 00000001 వస్తుంది.
WRITE_MM: చిరునామా 4000001కి 00000000 వస్తుంది.
——————————————————-
RX_SOP కౌంటర్.
——————————————————-
READ_MM: చిరునామా 400000c = 0000006a.
——————————————————-
RX_EOP కౌంటర్.
READ_MM: చిరునామా 400000d = 0000006a.
——————————————————-
READ_MM: చిరునామా 4000010 = 00000000.
——————————————————-
తుది నివేదికను ప్రదర్శించు.
——————————————————-
0 లోపం కనుగొనబడింది
0 CRC24 లోపాలు నివేదించబడ్డాయి
106 SOPలు ప్రసారం చేయబడ్డాయి
106 EOPలు ప్రసారం చేయబడ్డాయి
106 SOPలు అందాయి
106 ఈఓపీలు అందాయి
——————————————————-
అనుకరణను ముగించు
——————————————————-
పరీక్ష పాసైంది
——————————————————-
గమనిక: ఇంటర్‌లేకెన్ లుక్‌సైడ్ డిజైన్ ఎక్స్‌లో ప్యాకెట్ల సంఖ్య (SOPలు మరియు EOPలు) ఒక్కో లేన్‌కు మారుతూ ఉంటుందిample అనుకరణ sample అవుట్పుట్.
సంబంధిత సమాచారం
హార్డ్‌వేర్ డిజైన్ ఎక్స్amp6వ పేజీలోని భాగాలు
1.6 డిజైన్ ఎక్స్‌ని కంపైల్ చేయడం మరియు కాన్ఫిగర్ చేయడంampహార్డ్‌వేర్‌లో లే
మూర్తి 9. విధానం
హార్డ్‌వేర్ ఎక్స్‌పై ప్రదర్శన పరీక్షను కంపైల్ చేయడానికి మరియు అమలు చేయడానికిample డిజైన్, ఈ దశలను అనుసరించండి:
- హార్డ్‌వేర్ మాజీని నిర్ధారించుకోండిample డిజైన్ జనరేషన్ పూర్తయింది.
- ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్‌లో, ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రాజెక్ట్‌ను తెరవండిample_installation_dir>/ఉదాample_design/quartus/ ఉదాample_design.qpf>.
- ప్రాసెసింగ్ మెనులో, కంపైలేషన్ ప్రారంభించు క్లిక్ చేయండి.
- విజయవంతమైన సంకలనం తర్వాత, a .sof file మీ పేర్కొన్న డైరెక్టరీలో అందుబాటులో ఉంది.
హార్డ్‌వేర్ మాజీని ప్రోగ్రామ్ చేయడానికి ఈ దశలను అనుసరించండిampIntel Agilex పరికరంలో le డిజైన్: - Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్‌ని హోస్ట్ కంప్యూటర్‌కి కనెక్ట్ చేయండి.
బి. డెవలప్‌మెంట్ కిట్‌లో భాగమైన క్లాక్ కంట్రోల్ అప్లికేషన్‌ను ప్రారంభించండి మరియు డిజైన్ మాజీ కోసం కొత్త ఫ్రీక్వెన్సీలను సెట్ చేయండిample. క్లాక్ కంట్రోల్ అప్లికేషన్‌లో ఫ్రీక్వెన్సీ సెట్టింగ్ క్రింద ఉంది:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- మీ డిజైన్ అవసరం ప్రకారం pll_ref_clk (1) విలువకు సెట్ చేయండి.
సి. టూల్స్ మెనులో, ప్రోగ్రామర్ క్లిక్ చేయండి.
డి. ప్రోగ్రామర్‌లో, హార్డ్‌వేర్ సెటప్ క్లిక్ చేయండి.
ఇ. ప్రోగ్రామింగ్ పరికరాన్ని ఎంచుకోండి.
f. మీ ఇంటెల్ క్వార్టస్ ప్రైమ్ సెషన్ కనెక్ట్ చేయగల Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్‌ని ఎంచుకుని, జోడించండి.
g. మోడ్ J కి సెట్ చేయబడిందని నిర్ధారించుకోండిTAG.
h. Intel Agilex పరికరాన్ని ఎంచుకుని, పరికరాన్ని జోడించు క్లిక్ చేయండి. ప్రోగ్రామర్ మీ బోర్డ్‌లోని పరికరాల మధ్య కనెక్షన్‌ల బ్లాక్ రేఖాచిత్రాన్ని ప్రదర్శిస్తుంది.
i. మీ .sof ఉన్న వరుసలో, .sof కోసం బాక్స్‌ను చెక్ చేయండి.
జె. ప్రోగ్రామ్/కాన్ఫిగర్ కాలమ్‌లోని పెట్టెను ఎంచుకోండి.
కె. ప్రారంభం క్లిక్ చేయండి.
సంబంధిత సమాచారం
- ప్రోగ్రామింగ్ Intel FPGA పరికరాలు 0వ పేజీలో
- సిస్టమ్ కన్సోల్‌తో డిజైన్‌లను విశ్లేషించడం మరియు డీబగ్గింగ్ చేయడం
- Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్ యూజర్ గైడ్
1.7 హార్డ్‌వేర్ డిజైన్ ఎక్స్‌ని పరీక్షిస్తోందిample
మీరు ఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ FPGA IP కోర్ డిజైన్‌ను కంపైల్ చేసిన తర్వాతample మరియు మీ పరికరాన్ని కాన్ఫిగర్ చేయండి, మీరు IP కోర్ మరియు దాని ఎంబెడెడ్ స్థానిక PHY IP కోర్ రిజిస్టర్‌లను ప్రోగ్రామ్ చేయడానికి సిస్టమ్ కన్సోల్‌ను ఉపయోగించవచ్చు.
సిస్టమ్ కన్సోల్‌ను తీసుకురావడానికి మరియు హార్డ్‌వేర్ డిజైన్ ఎక్స్‌ని పరీక్షించడానికి ఈ దశలను అనుసరించండిampలే:
- ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్‌లో, టూల్స్ మెనులో, సిస్టమ్ డీబగ్గింగ్ టూల్స్ ➤ సిస్టమ్ కన్సోల్ క్లిక్ చేయండి.
- కు మార్చండిample_installation_dir>ఉదాample_design/ hwtest డైరెక్టరీ.
- J కి కనెక్షన్‌ని తెరవడానికిTAG మాస్టర్, కింది ఆదేశాన్ని టైప్ చేయండి: source sysconsole_testbench.tcl
- మీరు కింది డిజైన్ ఎక్స్‌తో అంతర్గత సీరియల్ లూప్‌బ్యాక్ మోడ్‌ను ఆన్ చేయవచ్చుample ఆదేశాలు:
a. గణాంకాలు: సాధారణ స్థితి సమాచారాన్ని ముద్రిస్తుంది.
బి. sys_reset: సిస్టమ్‌ను రీసెట్ చేస్తుంది.
సి. loop_on: అంతర్గత సీరియల్ లూప్‌బ్యాక్‌ను ఆన్ చేస్తుంది.
డి. రన్_ఎక్స్ample_design: డిజైన్ ఎక్స్‌ని అమలు చేస్తుందిample.
గమనిక: మీరు run_exకి ముందు తప్పనిసరిగా loop_on ఆదేశాన్ని అమలు చేయాలిample_design ఆదేశం.
రన్_ఎక్స్ample_design కింది ఆదేశాలను ఒక క్రమంలో అమలు చేస్తుంది:
sys_reset->stat->gen_on->stat->gen_off.
గమనిక: మీరు ఎనేబుల్ అడాప్టేషన్ లోడ్ సాఫ్ట్ IP ఎంపికను ఎంచుకున్నప్పుడు, run_example_design కమాండ్ run_load_PMA_configuration కమాండ్‌ని అమలు చేయడం ద్వారా RX వైపు ప్రారంభ అడాప్టేషన్ క్రమాంకనం చేస్తుంది. - మీరు కింది డిజైన్ ఎక్స్‌తో అంతర్గత సీరియల్ లూప్‌బ్యాక్ మోడ్‌ను ఆఫ్ చేయవచ్చుample ఆదేశం:
a. loop_off: అంతర్గత సీరియల్ లూప్‌బ్యాక్‌ను ఆఫ్ చేస్తుంది. - మీరు ఈ క్రింది అదనపు డిజైన్‌తో IP కోర్‌ని ప్రోగ్రామ్ చేయవచ్చుample ఆదేశాలు:
a. gen_on: ప్యాకెట్ జనరేటర్‌ని ప్రారంభిస్తుంది.
బి. gen_off: ప్యాకెట్ జనరేటర్‌ను నిలిపివేస్తుంది.
సి. run_test_loop: దీని కోసం పరీక్షను అమలు చేస్తుంది E-టైల్ NRZ మరియు PAM4 వైవిధ్యాల సమయాలు.
డి. clear_err: అన్ని స్టిక్కీ ఎర్రర్ బిట్‌లను క్లియర్ చేస్తుంది.
ఇ. సెట్_టెస్ట్_మోడ్ : నిర్దిష్ట మోడ్‌లో అమలు చేయడానికి పరీక్షను సెట్ చేస్తుంది.
f. get_test_mode: ప్రస్తుత పరీక్ష మోడ్‌ను ప్రింట్ చేస్తుంది.
g. సెట్_బర్స్ట్_సైజ్ : బర్స్ట్ పరిమాణాన్ని బైట్‌లలో సెట్ చేస్తుంది.
h. get_burst_size: బర్స్ట్ సైజు సమాచారాన్ని ప్రింట్ చేస్తుంది.
విజయవంతమైన పరీక్ష HW_TEST:PASS సందేశాన్ని ముద్రిస్తుంది. టెస్ట్ రన్ కోసం ఉత్తీర్ణత ప్రమాణాలు క్రింద ఉన్నాయి:
- CRC32, CRC24 మరియు చెకర్ కోసం లోపాలు లేవు.
- ప్రసారం చేయబడిన SOPలు మరియు EOPలు స్వీకరించిన వాటితో సరిపోలాలి.
కింది ఎస్ample అవుట్పుట్ ఇంటర్‌లేకెన్ మోడ్‌లో విజయవంతమైన టెస్ట్ రన్‌ను వివరిస్తుంది:
సమాచారం: సమాచారం: ప్యాకెట్లను రూపొందించడం ఆపివేయండి
==== స్థితి నివేదిక ====
TX KHz : 402813
RX KHz : 402813
ఫ్రీక్ లాక్‌లు: 0x0000ff
TX PLL లాక్: 0x000001
సమలేఖనం: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
పద లాక్: 0x0000ff
సమకాలీకరణ లాక్: 0x0000ff
CRC32 లోపాలు : 0
CRC24 లోపాలు : 0
చెకర్ లోపాలు : 0
FIFO ఎర్రర్ ఫ్లాగ్‌లు : 0x000000
SOPలు ప్రసారం చేయబడ్డాయి : 1087913770
EOPలు ప్రసారం చేయబడ్డాయి : 1087913770
అందుకున్న SOPలు : 1087913770
EOPలు అందుకున్నాయి : 1087913770
ECC సరిదిద్దబడింది: 0
ECC లోపం: 0
పవర్అప్ నుండి 161 సెకన్లు గడిచాయి
HW_TEST : PASS
విజయవంతమైన పరీక్ష HW_TEST : PASS సందేశాన్ని ముద్రిస్తుంది. టెస్ట్ రన్ కోసం ఉత్తీర్ణత ప్రమాణాలు క్రింద ఉన్నాయి:
- CRC32, CRC24 మరియు చెకర్ కోసం లోపాలు లేవు.
- ప్రసారం చేయబడిన SOPలు మరియు EOPలు స్వీకరించిన వాటితో సరిపోలాలి.
కింది ఎస్ample అవుట్పుట్ ఇంటర్‌లాకెన్ లుక్‌సైడ్ మోడ్‌లో విజయవంతమైన టెస్ట్ రన్‌ను వివరిస్తుంది:
సమాచారం: సమాచారం: ప్యాకెట్లను రూపొందించడం ఆపివేయండి
==== స్థితి నివేదిక ====
TX KHz : 402813
RX KHz : 402812
ఫ్రీక్ లాక్‌లు: 0x000fff
TX PLL లాక్: 0x000001
సమలేఖనం: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
పద లాక్: 0x000fff
సమకాలీకరణ లాక్: 0x000fff
CRC32 లోపాలు : 0
CRC24 లోపాలు : 0
చెకర్ లోపాలు : 0
SOPలు ప్రసారం చేయబడ్డాయి : 461
EOPలు ప్రసారం చేయబడ్డాయి : 461
అందుకున్న SOPలు : 461
EOPలు అందుకున్నాయి : 461
పవర్అప్ నుండి 171 సెకన్లు గడిచాయి
HW_TEST : PASS
డిజైన్ ఎక్స్ampలే వివరణ
డిజైన్ మాజీample ఇంటర్‌లేకెన్ IP కోర్ యొక్క కార్యాచరణలను ప్రదర్శిస్తుంది.
సంబంధిత సమాచారం
ఇంటర్‌లేకెన్ (2వ తరం) FPGA IP యూజర్ గైడ్
2.1. డిజైన్ Example ప్రవర్తన
హార్డ్‌వేర్‌లో డిజైన్‌ను పరీక్షించడానికి, సిస్టమ్ కన్సోల్‌లో కింది ఆదేశాలను టైప్ చేయండి::
- సెటప్‌కు మూలం file:
% మూలంample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - పరీక్షను అమలు చేయండి:
% run_example_design - ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ మాజీample క్రింది దశలను పూర్తి చేస్తుంది:
a. ఇంటర్‌లేకెన్ (2వ తరం) IPని రీసెట్ చేస్తుంది.
బి. అంతర్గత లూప్‌బ్యాక్ మోడ్‌లో ఇంటర్‌లేకెన్ (2వ తరం) IPని కాన్ఫిగర్ చేస్తుంది.
సి. IP కోర్ యొక్క TX వినియోగదారు డేటా బదిలీ ఇంటర్‌ఫేస్‌కు పేలోడ్‌లో ముందే నిర్వచించిన డేటాతో ఇంటర్‌లేకెన్ ప్యాకెట్ల స్ట్రీమ్‌ను పంపుతుంది.
డి. అందుకున్న ప్యాకెట్లను తనిఖీ చేస్తుంది మరియు స్థితిని నివేదిస్తుంది. హార్డ్‌వేర్ డిజైన్ ఎక్స్‌లో ప్యాకెట్ చెకర్ చేర్చబడిందిample కింది ప్రాథమిక ప్యాకెట్ తనిఖీ సామర్థ్యాలను అందిస్తుంది:
• ప్రసారం చేయబడిన ప్యాకెట్ క్రమం సరైనదేనా అని తనిఖీ చేస్తుంది.
• డేటా ప్రసారం మరియు స్వీకరించబడినప్పుడు ప్యాకెట్ ప్రారంభం (SOP) మరియు ప్యాకెట్ ముగింపు (EOP) గణనలు రెండింటినీ సమలేఖనం చేయడం ద్వారా అందుకున్న డేటా ఆశించిన విలువలకు సరిపోతుందో లేదో తనిఖీ చేస్తుంది.
2.2 ఇంటర్ఫేస్ సిగ్నల్స్
టేబుల్ 5. డిజైన్ ఎక్స్ample ఇంటర్ఫేస్ సిగ్నల్స్
| పోర్ట్ పేరు | దిశ | వెడల్పు (బిట్స్) | వివరణ |
| mgmt_clk | ఇన్పుట్ | 1 | సిస్టమ్ క్లాక్ ఇన్పుట్. క్లాక్ ఫ్రీక్వెన్సీ తప్పనిసరిగా 100 MHz ఉండాలి. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | ఇన్పుట్ | 2-జనవరి | ట్రాన్స్‌సీవర్ సూచన గడియారం. RX CDR PLLని డ్రైవ్ చేస్తుంది. |
| పోర్ట్ పేరు | దిశ | వెడల్పు (బిట్స్) | వివరణ |
| pll_ref_clk[1] మీరు ప్రారంభించినప్పుడు మాత్రమే అందుబాటులో ఉంటుంది ఉపయోగించకుండా భద్రపరచండి గమనిక: PAM4 కోసం ట్రాన్స్‌సీవర్ ఛానెల్‌లు ఇ-టైల్ PAM4 మోడ్ IP వైవిధ్యాలలో పరామితి. |
|||
| rx_pin | ఇన్పుట్ | లేన్ల సంఖ్య | రిసీవర్ SERDES డేటా పిన్. |
| tx_pin | అవుట్పుట్ | లేన్ల సంఖ్య | SERDES డేటా పిన్‌ని ప్రసారం చేయండి. |
| rx_pin_n | ఇన్పుట్ | లేన్ల సంఖ్య | రిసీవర్ SERDES డేటా పిన్. ఈ సిగ్నల్ E-tile PAM4 మోడ్ పరికర వైవిధ్యాలలో మాత్రమే అందుబాటులో ఉంటుంది. |
| tx_pin_n | అవుట్పుట్ | లేన్ల సంఖ్య | SERDES డేటా పిన్‌ని ప్రసారం చేయండి. ఈ సిగ్నల్ E-tile PAM4 మోడ్ పరికర వైవిధ్యాలలో మాత్రమే అందుబాటులో ఉంటుంది. |
| mac_clk_pll_ref | ఇన్పుట్ | 1 | ఈ సిగ్నల్ తప్పనిసరిగా PLL ద్వారా నడపబడాలి మరియు pll_ref_clkని డ్రైవ్ చేసే అదే గడియార మూలాన్ని తప్పనిసరిగా ఉపయోగించాలి. ఈ సిగ్నల్ E-tile PAM4 మోడ్ పరికర వైవిధ్యాలలో మాత్రమే అందుబాటులో ఉంటుంది. |
| usr_pb_reset_n | ఇన్పుట్ | 1 | సిస్టమ్ రీసెట్. |
సంబంధిత సమాచారం
ఇంటర్ఫేస్ సిగ్నల్స్
2.3 నమోదు మ్యాప్
గమనిక:
- డిజైన్ ఎక్స్ample రిజిస్టర్ చిరునామా 0x20**తో ప్రారంభమవుతుంది, అయితే ఇంటర్‌లేకెన్ IP కోర్ రిజిస్టర్ చిరునామా 0x10**తో ప్రారంభమవుతుంది.
- యాక్సెస్ కోడ్: RO—చదవడానికి మాత్రమే, మరియు RW—చదవండి/వ్రాయండి.
- సిస్టమ్ కన్సోల్ డిజైన్ మాజీని చదువుతుందిample స్క్రీన్‌పై పరీక్ష స్థితిని నమోదు చేస్తుంది మరియు నివేదిస్తుంది.
టేబుల్ 6. డిజైన్ ఎక్స్ampఇంటర్‌లేకెన్ డిజైన్ కోసం le రిజిస్టర్ మ్యాప్ Example
| ఆఫ్‌సెట్ | పేరు | యాక్సెస్ | వివరణ |
| 8'h00 | రిజర్వ్ చేయబడింది | ||
| 8'h01 | రిజర్వ్ చేయబడింది | ||
| 8'h02 | సిస్టమ్ PLL రీసెట్ | RO | కింది బిట్‌లు సిస్టమ్ PLL రీసెట్ అభ్యర్థనను సూచిస్తాయి మరియు విలువను ప్రారంభించండి: • బిట్ [0] – sys_pll_rst_req • బిట్ [1] – sys_pll_rst_en |
| 8'h03 | RX లేన్ సమలేఖనం చేయబడింది | RO | RX లేన్ అమరికను సూచిస్తుంది. |
| 8'h04 | WORD లాక్ చేయబడింది | RO | [NUM_LANES–1:0] – పద (బ్లాక్) సరిహద్దుల గుర్తింపు. |
(2) మీరు PAM4 పరామితి కోసం ఉపయోగించని ట్రాన్స్‌సీవర్ ఛానెల్‌లను ప్రిజర్వ్ చేయడాన్ని ప్రారంభించినప్పుడు, ఉపయోగించని PAM4 స్లేవ్ ఛానెల్‌ను సంరక్షించడానికి అదనపు రిఫరెన్స్ క్లాక్ పోర్ట్ జోడించబడుతుంది.
| ఆఫ్‌సెట్ | పేరు | యాక్సెస్ | వివరణ |
| 8'h05 | సమకాలీకరణ లాక్ చేయబడింది | RO | [NUM_LANES–1:0] – మెటాఫ్రేమ్ సమకాలీకరణ. |
| 8'h06 – 8'h09 | CRC32 ఎర్రర్ కౌంట్ | RO | CRC32 లోపం గణనను సూచిస్తుంది. |
| 8'h0A | CRC24 ఎర్రర్ కౌంట్ | RO | CRC24 లోపం గణనను సూచిస్తుంది. |
| 8'h0B | ఓవర్‌ఫ్లో/అండర్‌ఫ్లో సిగ్నల్ | RO | కింది బిట్స్ సూచిస్తాయి: • బిట్ [3] – TX అండర్ ఫ్లో సిగ్నల్ • బిట్ [2] – TX ఓవర్‌ఫ్లో సిగ్నల్ • బిట్ [1] – RX ఓవర్‌ఫ్లో సిగ్నల్ |
| 8'h0C | SOP గణన | RO | SOP సంఖ్యను సూచిస్తుంది. |
| 8'h0D | EOP గణన | RO | EOP సంఖ్యను సూచిస్తుంది |
| 8'h0E | లోపం గణన | RO | కింది లోపాల సంఖ్యను సూచిస్తుంది: • లేన్ అమరిక యొక్క నష్టం • అక్రమ నియంత్రణ పదం • చట్టవిరుద్ధమైన ఫ్రేమింగ్ నమూనా • SOP లేదా EOP సూచిక లేదు |
| 8'h0F | send_data_mm_clk | RW | జనరేటర్ సిగ్నల్‌ను ప్రారంభించడానికి 1 నుండి బిట్ [0] వరకు వ్రాయండి. |
| 8'h10 | చెకర్ లోపం | చెకర్ లోపాన్ని సూచిస్తుంది. (SOP డేటా లోపం, ఛానెల్ నంబర్ లోపం మరియు PLD డేటా లోపం) | |
| 8'h11 | సిస్టమ్ PLL లాక్ | RO | బిట్ [0] PLL లాక్ సూచనను సూచిస్తుంది. |
| 8'h14 | TX SOP కౌంట్ | RO | ప్యాకెట్ జనరేటర్ ద్వారా ఉత్పత్తి చేయబడిన SOP సంఖ్యను సూచిస్తుంది. |
| 8'h15 | TX EOP కౌంట్ | RO | ప్యాకెట్ జనరేటర్ ద్వారా ఉత్పత్తి చేయబడిన EOP సంఖ్యను సూచిస్తుంది. |
| 8'h16 | నిరంతర ప్యాకెట్ | RW | నిరంతర ప్యాకెట్‌ను ప్రారంభించడానికి 1 నుండి బిట్ [0] వరకు వ్రాయండి. |
| 8'h39 | ECC లోపం గణన | RO | ECC లోపాల సంఖ్యను సూచిస్తుంది. |
| 8'h40 | ECC సరిదిద్దబడిన దోష గణన | RO | సరిదిద్దబడిన ECC లోపాల సంఖ్యను సూచిస్తుంది. |
టేబుల్ 7. డిజైన్ ఎక్స్ampఇంటర్‌లేకెన్ లుక్-అసైడ్ డిజైన్ ఎక్స్ కోసం రిజిస్టర్ మ్యాప్ample
మీరు డిజైన్ మాజీని రూపొందించినప్పుడు ఈ రిజిస్టర్ మ్యాప్‌ని ఉపయోగించండిample తో ఎనేబుల్ ఇంటర్‌లేకెన్ లుక్-అసైడ్ మోడ్ పారామీటర్ ఆన్ చేయబడింది.
| ఆఫ్‌సెట్ | పేరు | యాక్సెస్ | వివరణ |
| 8'h00 | రిజర్వ్ చేయబడింది | ||
| 8'h01 | కౌంటర్ రీసెట్ | RO | TX మరియు RX కౌంటర్ సమాన బిట్‌ను క్లియర్ చేయడానికి 1 నుండి బిట్ [0] వరకు వ్రాయండి. |
| 8'h02 | సిస్టమ్ PLL రీసెట్ | RO | కింది బిట్‌లు సిస్టమ్ PLL రీసెట్ అభ్యర్థనను సూచిస్తాయి మరియు విలువను ప్రారంభించండి: • బిట్ [0] – sys_pll_rst_req • బిట్ [1] – sys_pll_rst_en |
| 8'h03 | RX లేన్ సమలేఖనం చేయబడింది | RO | RX లేన్ అమరికను సూచిస్తుంది. |
| 8'h04 | WORD లాక్ చేయబడింది | RO | [NUM_LANES–1:0] – పద (బ్లాక్) సరిహద్దుల గుర్తింపు. |
| 8'h05 | సమకాలీకరణ లాక్ చేయబడింది | RO | [NUM_LANES–1:0] – మెటాఫ్రేమ్ సమకాలీకరణ. |
| 8'h06 – 8'h09 | CRC32 ఎర్రర్ కౌంట్ | RO | CRC32 లోపం గణనను సూచిస్తుంది. |
| 8'h0A | CRC24 ఎర్రర్ కౌంట్ | RO | CRC24 లోపం గణనను సూచిస్తుంది. |
| ఆఫ్‌సెట్ | పేరు | యాక్సెస్ | వివరణ |
| 8'h0B | రిజర్వ్ చేయబడింది | ||
| 8'h0C | SOP గణన | RO | SOP సంఖ్యను సూచిస్తుంది. |
| 8'h0D | EOP గణన | RO | EOP సంఖ్యను సూచిస్తుంది |
| 8'h0E | లోపం గణన | RO | కింది లోపాల సంఖ్యను సూచిస్తుంది: • లేన్ అమరిక యొక్క నష్టం • అక్రమ నియంత్రణ పదం • చట్టవిరుద్ధమైన ఫ్రేమింగ్ నమూనా • SOP లేదా EOP సూచిక లేదు |
| 8'h0F | send_data_mm_clk | RW | జనరేటర్ సిగ్నల్‌ను ప్రారంభించడానికి 1 నుండి బిట్ [0] వరకు వ్రాయండి. |
| 8'h10 | చెకర్ లోపం | RO | చెకర్ లోపాన్ని సూచిస్తుంది. (SOP డేటా లోపం, ఛానెల్ నంబర్ లోపం మరియు PLD డేటా లోపం) |
| 8'h11 | సిస్టమ్ PLL లాక్ | RO | బిట్ [0] PLL లాక్ సూచనను సూచిస్తుంది. |
| 8'h13 | జాప్యం గణన | RO | జాప్యం సంఖ్యను సూచిస్తుంది. |
| 8'h14 | TX SOP కౌంట్ | RO | ప్యాకెట్ జనరేటర్ ద్వారా ఉత్పత్తి చేయబడిన SOP సంఖ్యను సూచిస్తుంది. |
| 8'h15 | TX EOP కౌంట్ | RO | ప్యాకెట్ జనరేటర్ ద్వారా ఉత్పత్తి చేయబడిన EOP సంఖ్యను సూచిస్తుంది. |
| 8'h16 | నిరంతర ప్యాకెట్ | RO | నిరంతర ప్యాకెట్‌ను ప్రారంభించడానికి 1 నుండి బిట్ [0] వరకు వ్రాయండి. |
| 8'h17 | TX మరియు RX కౌంటర్ సమానం | RW | TX మరియు RX కౌంటర్ సమానంగా ఉన్నాయని సూచిస్తుంది. |
| 8'h23 | జాప్యాన్ని ప్రారంభించండి | WO | జాప్యం కొలతను ప్రారంభించడానికి 1 నుండి బిట్ [0] వరకు వ్రాయండి. |
| 8'h24 | జాప్యం సిద్ధంగా ఉంది | RO | జాప్యం కొలత సిద్ధంగా ఉందని సూచిస్తుంది. |
ఇంటర్‌లాకెన్ (2వ తరం) ఇంటెల్ అజిలెక్స్ FPGA IP డిజైన్ Example యూజర్ గైడ్ ఆర్కైవ్స్
ఈ వినియోగదారు గైడ్ యొక్క తాజా మరియు మునుపటి సంస్కరణల కోసం, చూడండి ఇంటర్‌లాకెన్ (2వ జనరేషన్) Intel Agilex FPGA IP డిజైన్ Example యూజర్ గైడ్ HTML వెర్షన్. సంస్కరణను ఎంచుకుని, డౌన్‌లోడ్ క్లిక్ చేయండి. IP లేదా సాఫ్ట్‌వేర్ వెర్షన్ జాబితా చేయబడకపోతే, మునుపటి IP లేదా సాఫ్ట్‌వేర్ వెర్షన్ కోసం వినియోగదారు గైడ్ వర్తిస్తుంది.
IP సంస్కరణలు v19.1 వరకు ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ సూట్ సాఫ్ట్‌వేర్ వెర్షన్‌ల వలెనే ఉంటాయి. ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ సూట్ సాఫ్ట్‌వేర్ వెర్షన్ 19.2 లేదా తర్వాత, IP కోర్లు కొత్త IP వెర్షన్ స్కీమ్‌ను కలిగి ఉన్నాయి.
ఇంటర్‌లేకెన్ (2వ తరం) ఇంటెల్ అజిలెక్స్ FPGA IP డిజైన్ ఎక్స్ కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీample యూజర్ గైడ్
| డాక్యుమెంట్ వెర్షన్ | ఇంటెల్ క్వార్టస్ ప్రైమ్ వెర్షన్ | IP వెర్షన్ | మార్పులు |
| 2022.08.03 | 21.3 | 20.0.1 | Intel Agilex F-Series Transceiver-SoC డెవలప్‌మెంట్ కిట్ కోసం పరికరం OPN సరిదిద్దబడింది. |
| 2021.10.04 | 21.3 | 20.0.1 | • QuestaSim సిమ్యులేటర్‌కు మద్దతు జోడించబడింది. • NCSim సిమ్యులేటర్‌కు మద్దతు తీసివేయబడింది. |
| 2021.02.24 | 20.4 | 20.0.1 | • విభాగంలో PAM4 కోసం ఉపయోగించని ట్రాన్స్‌సీవర్ ఛానెల్‌ని భద్రపరచడం గురించిన సమాచారం జోడించబడింది: హార్డ్‌వేర్ డిజైన్ Example భాగాలు. • విభాగంలో pll_ref_clk[1] సిగ్నల్ వివరణ జోడించబడింది: ఇంటర్ఫేస్ సిగ్నల్స్. |
| 2020.12.14 | 20.4 | 20.0.0 | • నవీకరించబడిన లుampహార్డ్‌వేర్ డిజైన్ ఎక్స్‌ని పరీక్షిస్తున్న విభాగంలో ఇంటర్‌లేకెన్ మోడ్ మరియు ఇంటర్‌లేకెన్ లుక్-అసైడ్ మోడ్ కోసం హార్డ్‌వేర్ టెస్ట్ అవుట్పుట్ample. • ఇంటర్‌లాకెన్ లుక్-అసైడ్ డిజైన్ ఎక్స్ కోసం రిజిస్టర్ మ్యాప్ నవీకరించబడిందిample విభాగంలో నమోదు మ్యాప్. • హార్డ్‌వేర్ డిజైన్ ఎక్స్‌ని పరీక్షిస్తున్న విభాగంలో విజయవంతమైన హార్డ్‌వేర్ టెస్ట్ రన్ కోసం ఉత్తీర్ణత ప్రమాణాలు జోడించబడ్డాయిample. |
| 2020.10.16 | 20.2 | 19.3.0 | హార్డ్‌వేర్ డిజైన్ ఎక్స్‌ని పరీక్షించడంలో RX వైపు ప్రారంభ అడాప్టేషన్ క్రమాంకనం అమలు చేయడానికి కమాండ్ సరిదిద్దబడిందిample విభాగం. |
| 2020.06.22 | 20.2 | 19.3.0 | • డిజైన్ మాజీample ఇంటర్‌లేకెన్ లుక్-అసైడ్ మోడ్ కోసం అందుబాటులో ఉంది. • డిజైన్ మాజీ హార్డ్‌వేర్ పరీక్షample Intel Agilex పరికర వైవిధ్యాల కోసం అందుబాటులో ఉంది. • జోడించిన చిత్రం: ఇంటర్‌లేకెన్ (2వ తరం) డిజైన్ ఎక్స్ కోసం హై-లెవల్ బ్లాక్ రేఖాచిత్రంample. • కింది విభాగాలు నవీకరించబడ్డాయి: - హార్డ్‌వేర్ మరియు సాఫ్ట్‌వేర్ అవసరాలు - డైరెక్టరీ నిర్మాణం • ఇంటర్‌లేకెన్ లుక్-అసైడ్ సంబంధిత అప్‌డేట్‌ను చేర్చడానికి క్రింది గణాంకాలు సవరించబడ్డాయి: – చిత్రం: ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ ఎక్స్ample హై ఇ-టైల్ NRZ మోడ్ వైవిధ్యాల కోసం స్థాయి బ్లాక్ రేఖాచిత్రం – చిత్రం: ఇంటర్‌లేకెన్ (2వ తరం) హార్డ్‌వేర్ డిజైన్ ఎక్స్ample ఇ-టైల్ PAM4 మోడ్ వైవిధ్యాల కోసం హై లెవల్ బ్లాక్ రేఖాచిత్రం • నవీకరించబడిన మూర్తి: IP పారామీటర్ ఎడిటర్. • డిజైన్ ఎక్స్‌ని కంపైల్ చేయడం మరియు కాన్ఫిగర్ చేయడం విభాగంలో క్లాక్ కంట్రోల్ అప్లికేషన్‌లో ఫ్రీక్వెన్సీ సెట్టింగ్‌ల గురించి సమాచారం జోడించబడిందిampహార్డ్‌వేర్‌లో లే. |
| డాక్యుమెంట్ వెర్షన్ | ఇంటెల్ క్వార్టస్ ప్రైమ్ వెర్షన్ | IP వెర్షన్ | మార్పులు |
|
• కింది విభాగాలలో ఇంటర్‌లేకెన్ లుక్ కోసం టెస్ట్ రన్ అవుట్‌పుట్‌లు జోడించబడ్డాయి: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
clk100 తీసివేయబడింది. mgmt_clk కింది వాటిలో IO PLLకి సూచన గడియారం వలె పనిచేస్తుంది: |
| 2019.07.01 | 19.2 | 19.2 | ప్రారంభ విడుదల. |
ఇంటెల్ కార్పొరేషన్. అన్ని హక్కులు ప్రత్యేకించబడ్డాయి. ఇంటెల్, ఇంటెల్ లోగో మరియు ఇతర ఇంటెల్ గుర్తులు ఇంటెల్ కార్పొరేషన్ లేదా దాని అనుబంధ సంస్థల ట్రేడ్‌మార్క్‌లు. Intel దాని FPGA మరియు సెమీకండక్టర్ ఉత్పత్తుల పనితీరును ఇంటెల్ యొక్క ప్రామాణిక వారంటీకి అనుగుణంగా ప్రస్తుత స్పెసిఫికేషన్‌లకు హామీ ఇస్తుంది, అయితే నోటీసు లేకుండా ఏ సమయంలోనైనా ఏదైనా ఉత్పత్తులు మరియు సేవలకు మార్పులు చేసే హక్కును కలిగి ఉంది. ఇంటెల్ వ్రాతపూర్వకంగా అంగీకరించినట్లు మినహా ఇక్కడ వివరించిన ఏదైనా సమాచారం, ఉత్పత్తి లేదా సేవ యొక్క అప్లికేషన్ లేదా ఉపయోగం నుండి ఉత్పన్నమయ్యే బాధ్యత లేదా బాధ్యతను Intel తీసుకోదు. ఇంటెల్ కస్టమర్‌లు ఏదైనా ప్రచురించిన సమాచారంపై ఆధారపడే ముందు మరియు ఉత్పత్తులు లేదా సేవల కోసం ఆర్డర్‌లు చేసే ముందు పరికర నిర్దేశాల యొక్క తాజా వెర్షన్‌ను పొందాలని సూచించారు.
*ఇతర పేర్లు మరియు బ్రాండ్‌లను ఇతరుల ఆస్తిగా క్లెయిమ్ చేయవచ్చు.
ISO
9001:2015
నమోదైంది
ఇంటర్‌లాకెన్ (2వ తరం) Intel® Agilex™ FPGA IP డిజైన్ Example యూజర్ గైడ్
ఆన్లైన్ వెర్షన్
అభిప్రాయాన్ని పంపండి
ID: 683800
UG-20239
వెర్షన్: 2022.08.03
పత్రాలు / వనరులు
 |
intel Interlaken (2వ తరం) Agilex FPGA IP డిజైన్ Example [pdf] యూజర్ గైడ్ ఇంటర్‌లాకెన్ 2వ తరం అజిలెక్స్ FPGA IP డిజైన్ ఎక్స్ample, ఇంటర్‌లేకెన్, 2వ తరం అజిలెక్స్ FPGA IP డిజైన్ Example, Agilex FPGA IP డిజైన్ Example, IP డిజైన్ Example |
