Interlaken (2a generació) Intel ®
Agilex™ FPGA IP Disseny Example
Guia d'usuari

Guia d'inici ràpid

El nucli IP FPGA d'Interlaken (2a generació) proporciona un banc de prova de simulació i un disseny de maquinari, per exempleampli que admet la compilació i les proves de maquinari. Quan genereu el disseny example, l'editor de paràmetres crea automàticament el fitxer fileÉs necessari per simular, compilar i provar el disseny en maquinari. El disseny example també està disponible per a la funció Look-aside d'Interlaken.
El banc de proves i disseny example admet el mode NRZ i PAM4 per a dispositius E-tile. El nucli IP FPGA d'Interlaken (2a generació) genera disseny per exempleampfitxers per a totes les combinacions admeses de nombre de carrils i tarifes de dades.

Figura 1. Etapes de desenvolupament del disseny Example

El disseny del nucli IP d'Interlaken (2a generació), p. example admet les funcions següents:

• Mode de loopback sèrie de TX a RX intern
• Genera automàticament paquets de mida fixa
• Capacitats bàsiques de verificació de paquets
• Capacitat d'utilitzar la consola del sistema per restablir el disseny per tornar a provar
• Adaptació PMA

Figura 2. Diagrama de blocs d'alt nivell per al disseny d'Interlaken (2a generació) Example

Informació relacionada

• Guia d'usuari de FPGA IP d'Interlaken (2a generació).
• Notes de versió d'Intel FPGA IP d'Interlaken (2a generació).

1.1. Requisits de maquinari i programari
Per provar l'exampel disseny, utilitzeu el maquinari i el programari següents:

• Versió del programari Intel® Prime Pro Edition 21.3
• Consola del sistema
• Simuladors compatibles:
  — Siemens* EDA ModelSim* SE o QuestaSim*
  — Sinopsi* VCS*
  — Cadència* Xcelium*
• Kit de desenvolupament de transceptor-SoC Intel Agilex® Quartus™ de la sèrie F (AGFB014R24A2E2V)

Informació relacionada
Guia d'usuari del kit de desenvolupament del transceptor-SoC Intel Agilex F-Series
1.2. Estructura de directoris
El disseny del nucli IP d'Interlaken (2a generació), p. example file Els directoris contenen el següent generat files pel disseny example.
Figura 3. Estructura de directoris dels Interlaken generats (2a generació) Exampel Disseny

La configuració del maquinari, la simulació i la prova files es troben aample_installation_dir>/uflex_ilk_0_example_design.
Taula 1. Disseny de maquinari del nucli IP d'Interlaken (2a generació) Example File Descripcions
Aquests files estan a laample_installation_dir>/uflex_ilk_0_example_design/ exampdirectori le_design/quartus.

File Noms	Descripció
example_design.qpf	Projecte Intel Quartus Prime file.
example_design.qsf	Configuració del projecte Intel Quartus Prime file
example_design.sdc jtag_template_template.sdc	Restricció de disseny de Synopsys file. Podeu copiar i modificar el vostre propi disseny.
sysconsole_testbench.tcl	Principal file per accedir a la consola del sistema

Taula 2. Banc de proves IP Core d'Interlaken (2a generació). File Descripció
Això file està a laample_installation_dir>/uflex_ilk_0_example_design/ exampdirectori le_design/rtl.

File Nom	Descripció
top_tb.sv	Banc de proves de primer nivell file.

Taula 3. Scripts d'interlaken (2a generació) IP Core Testbench
Aquests files estan a laample_installation_dir>/uflex_ilk_0_example_design/ exampdirectori le_design/testbench.

File Nom	Descripció
vcstest.sh	L'script VCS per executar el banc de proves.
vlog_pro.do	L'script ModelSim SE o QuestaSim per executar el banc de proves.
xcelium.sh	L'script Xcelium per executar el banc de proves.

1.3. Disseny de maquinari Example Components
L'exampel disseny connecta els rellotges de referència del sistema i PLL i els components de disseny necessaris. L'exampEl disseny del fitxer configura el nucli IP en mode de bucle intern i genera paquets a la interfície de transferència de dades d'usuari IP core TX. El nucli IP envia aquests paquets pel camí de retorn intern a través del transceptor.
Després que el receptor del nucli IP rep els paquets al camí de retorn, processa els paquets d'Interlaken i els transmet a la interfície de transferència de dades de l'usuari RX. L'exampEl disseny del fitxer comprova que els paquets rebuts i transmesos coincideixen.
El maquinari exampEl disseny del fitxer inclou PLL externs. Podeu examinar el text clar files a view sampcodi que implementa un mètode possible per connectar PLL externs a la IP FPGA d'Interlaken (2a generació).
El disseny de maquinari d'Interlaken (2a generació) exampLe inclou els components següents:

1. Interlaken (2a generació) FPGA IP
2. Generador de paquets i verificador de paquets
3. JTAG controlador que es comunica amb la consola del sistema. Us comuniqueu amb la lògica del client mitjançant la consola del sistema.

Figura 4. Disseny de maquinari d'Interlaken (2a generació) Example Diagrama de blocs d'alt nivell per a les variacions del mode NRZ E-tile

El disseny de maquinari d'Interlaken (2a generació) exampEl fitxer orientat a les variacions del mode PAM4 d'E-tile requereix un mac_clkin de rellotge addicional que genera el PLL d'IO. Aquest PLL ha d'utilitzar el mateix rellotge de referència que impulsa el pll_ref_clk.

Figura 5. Disseny de maquinari d'Interlaken (2a generació) Exampel Nivell Alt
Diagrama de blocs per a les variacions del mode PAM4 d'E-tile

Per a les variacions del mode PAM4 de l'e-tile, quan activeu el paràmetre Conserva els canals del transceptor no utilitzats per a PAM4, s'afegeix un port de rellotge de referència addicional (pll_ref_clk [1]). Aquest port s'ha de controlar a la mateixa freqüència que es defineix a l'editor de paràmetres IP (freqüència de rellotge de referència per a canals conservats). La conservació dels canals del transceptor no utilitzats per a PAM4 és opcional. El pin i les restriccions relacionades assignades a aquest rellotge són visibles al QSF quan seleccioneu Intel Stratix® 10 o el kit de desenvolupament Intel Agilex per a la generació de dissenys.
Per al disseny exampsimulació, el banc de proves sempre defineix la mateixa freqüència per a pll_ref_clk[0] i pll_ref_clk[1].
Informació relacionada
Guia d'usuari del kit de desenvolupament del transceptor-SoC Intel Agilex F-Series
1.4. Generació del Disseny

Figura 6. Procediment

Seguiu aquests passos per generar el maquinari exampel disseny i el banc de proves:

1. Al programari Intel Quartus Prime Pro Edition, feu clic a File ➤ Assistent per a nou projecte per crear un nou projecte Intel Quartus Prime o feu clic File ➤ Projecte obert per obrir un projecte Intel Quartus Prime existent. L'assistent us demana que especifiqueu un dispositiu.
2. Especifiqueu la família de dispositius Agilex i seleccioneu el dispositiu per al vostre disseny.
3. Al catàleg IP, localitzeu i feu doble clic a Interlaken (2a generació) Intel FPGA IP. Apareix la finestra Nova variant IP.
4. Especifiqueu un nom de nivell superior per a la vostra variació d'IP personalitzada. L'editor de paràmetres desa la configuració de la variació d'IP en a file nomenat .ip.
5. Feu clic a D'acord. Apareix l'editor de paràmetres.
   Figura 7. Exampla pestanya Disseny a l'Editor de paràmetres IP Intel FPGA d'Interlaken (2a generació).
6. A la pestanya IP, especifiqueu els paràmetres per a la vostra variació principal d'IP.
7. A la pestanya Adaptació PMA, especifiqueu els paràmetres d'adaptació PMA si teniu previst utilitzar l'adaptació PMA per a les variacions del vostre dispositiu E-tile.
   Aquest pas és opcional:
   • Seleccioneu l'opció Habilita la càrrega d'adaptació IP suau.
   Nota: Heu d'habilitar l'opció Habilita el punt final mestre de depuració de PHY nadiu (NPDME) a ​​la pestanya IP quan l'adaptació PMA està habilitada.
   • Seleccioneu un paràmetre de selecció d'adaptació PMA preestablert.
   • Feu clic a PMA Adaptation Preload per carregar els paràmetres d'adaptació inicial i continu.
   • Especifiqueu el nombre de configuracions de PMA per admetre quan s'habiliten diverses configuracions de PMA mitjançant el paràmetre Nombre de configuració de PMA.
   • Seleccioneu quina configuració PMA voleu carregar o emmagatzemar mitjançant Seleccioneu una configuració PMA per carregar o emmagatzemar.
   • Feu clic a Carrega l'adaptació de la configuració de PMA seleccionada per carregar els paràmetres de configuració de PMA seleccionats.
   Per obtenir més informació sobre els paràmetres d'adaptació de PMA, consulteu la Guia d'usuari de l'E-tile Transceiver PHY.
8. A l'Exampla pestanya Disseny, seleccioneu l'opció Simulació per generar el banc de proves i seleccioneu l'opció Síntesi per generar el maquinari exampdisseny.
   Nota: Heu de seleccionar almenys una de les opcions Simulació o Síntesi per generar l'Exampel Disseny Files.
9. Per al format HDL generat, només està disponible Verilog.
10. Per a Target Development Kit, seleccioneu l'opció adequada.
    Nota: L'opció del kit de desenvolupament de SoC del transceptor Intel Agilex F-Series només està disponible quan el vostre projecte especifica el nom del dispositiu Intel Agilex començant per AGFA012 o AGFA014. Quan seleccioneu l'opció Kit de desenvolupament, les assignacions de pins s'estableixen segons el número de peça del dispositiu Intel Agilex Development Kit AGFB014R24A2E2V i poden ser diferents del dispositiu seleccionat. Si teniu intenció de provar el disseny en maquinari en una PCB diferent, seleccioneu l'opció Sense kit de desenvolupament i feu les assignacions de pins adequades al fitxer .qsf. file.
11. Feu clic a Genera Exampel Disseny. El Select ExampApareix la finestra Directori de disseny.
12. Si voleu modificar el disseny exampruta o nom del directori del fitxer dels valors predeterminats que es mostren (uflex_ilk_0_example_design), busqueu el camí nou i escriviu el nou disseny, exampnom del directori del fitxer.
13. Feu clic a D'acord.

Informació relacionada

• Guia d'usuari del kit de desenvolupament del transceptor-SoC Intel Agilex F-Series
• Guia d'usuari de PHY del transceptor E-tile

1.5. Simulació del disseny Exampel banc de proves
Consulteu Interlaken (2a generació) Disseny de maquinari ExampBloc d'alt nivell per a les variacions del mode NRZ E-tile i Interlaken (2a generació) Disseny de maquinari Example Bloc d'alt nivell per a E-tile PAM4 Mode Variations diagrames de blocs del banc de prova de simulació.

Figura 8. Procediment

Seguiu aquests passos per simular el banc de proves:

1. A l'indicador d'ordres, canvieu al directori de simulació del banc de proves. El directori ésampdir_instal·lació>/example_design/testbench per a dispositius Intel Agilex.
2. Executeu l'script de simulació per al simulador compatible que trieu. L'script compila i executa el banc de proves al simulador. El vostre script hauria de comprovar que els recomptes SOP i EOP coincideixen un cop finalitzada la simulació. Consulteu la taula Passos per executar la simulació.
   Taula 4. Passos per executar la simulació

   Simulador	Instruccions
   ModelSim SE o QuestaSim	A la línia d'ordres, escriviu -do vlog_pro.do. Si preferiu simular sense mostrar la GUI de ModelSim, escriviu vsim -c -do vlog_pro.do
   VCS	A la línia d'ordres, escriviu sh vcstest.sh
   Xcelium	A la línia d'ordres, escriviu sh xcelium.sh

3. Analitzar els resultats. Una simulació reeixida envia i rep paquets i mostra "Test PASSED".

El banc de proves per al disseny example completa les tasques següents:

• Instancia l'IP Intel FPGA d'Interlaken (2a generació).
• Imprimeix l'estat PHY.
• Comprova la sincronització de metaframes (SYNC_LOCK) i els límits de paraula (bloc) (WORD_LOCK).
• S'espera que els carrils individuals estiguin bloquejats i alineats.
• Comença a transmetre paquets.
• Comprova les estadístiques de paquets:
  — Errors CRC24
  - SOP
  - EOP

El següent sampLa sortida del fitxer il·lustra una prova de simulació amb èxit en mode Interlaken:
******************************************
INFO: Esperant que els carrils estiguin alineats.
Tots els carrils receptors estan alineats i estan preparats per rebre trànsit.
****************************************************
****************************************************
INFO: Començar a transmetre paquets
****************************************************
****************************************************
INFO: deixa de transmetre paquets
****************************************************
****************************************************
INFO: Comprovació de les estadístiques de paquets
****************************************************
Errors CRC 24 reportats: 0
SOP transmesos: 100
EOP transmesos: 100
SOP rebuts: 100
EOP rebudes: 100
Recompte d'errors ECC: 0
****************************************************
INFORMACIÓ: PROVA SUPERADA
****************************************************
Nota: El disseny d'Interlaken example simulation testbench envia 100 paquets i en rep 100.
El següent sampLa sortida del fitxer il·lustra una prova de simulació amb èxit en el mode Look-aside d'Interlaken:
Comproveu que el comptador de TX i RX sigui igual o no.
————————————————————-
READ_MM: adreça 4000014 = 00000001.
————————————————————-
Desassert Counter bit igual.
————————————————————-
WRITE_MM: l'adreça 4000001 obté 00000001.
WRITE_MM: l'adreça 4000001 obté 00000000.
————————————————————-
RX_SOP COUNTER.
————————————————————-
READ_MM: adreça 400000c = 0000006a.
————————————————————-
RX_EOP COUNTER.
READ_MM: adreça 400000d = 0000006a.
————————————————————-
READ_MM: adreça 4000010 = 00000000.
————————————————————-
Mostra l'informe final.
————————————————————-
0 Error detectat
S'han informat 0 errors CRC24
S'han transmès 106 SOP
106 EOP transmesos
106 SOP rebuts
106 EOP rebuts
————————————————————-
Acabar la simulació
————————————————————-
PROVA SUPERADA
————————————————————-
Nota: El nombre de paquets (SOP i EOP) varia per carril al disseny d'Interlaken Lookaside ex.ample simulació sample sortida.
Informació relacionada
Disseny de maquinari Example Components a la pàgina 6
1.6. Compilació i configuració del disseny Example en maquinari

Figura 9. Procediment

Per compilar i executar una prova de demostració sobre el maquinari exampel disseny, seguiu aquests passos:

1. Assegureu-vos de maquinari exampla generació del disseny s'ha completat.
2. Al programari Intel Quartus Prime Pro Edition, obriu el projecte Intel Quartus Primeampdir_instal·lació>/example_design/quartus/ example_design.qpf>.
3. Al menú Processament, feu clic a Inicia la compilació.
4. Després d'una compilació reeixida, un .sof file està disponible al directori especificat.
   Seguiu aquests passos per programar el maquinari exampdisseny de fitxers al dispositiu Intel Agilex:
5. Connecteu l'Intel Agilex F-Series Transceiver-SoC Development Kit a l'ordinador amfitrió.
   b. Inicieu l'aplicació Clock Control, que forma part del kit de desenvolupament, i establiu noves freqüències per al disseny, per exempleample. A continuació es mostra la configuració de freqüència a l'aplicació Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Establiu el valor de pll_ref_clk (1) segons el vostre requisit de disseny.
   c. Al menú Eines, feu clic a Programador.
   d. Al Programador, feu clic a Configuració del maquinari.
   e. Seleccioneu un dispositiu de programació.
   f. Seleccioneu i afegiu l'Intel Agilex F-Series Transceiver-SoC Development Kit al qual es pot connectar la vostra sessió d'Intel Quartus Prime.
   g. Assegureu-vos que Mode estigui configurat en JTAG.
   h. Seleccioneu el dispositiu Intel Agilex i feu clic a Afegeix un dispositiu. El programador mostra un diagrama de blocs de les connexions entre els dispositius del vostre tauler.
   i. A la fila amb el vostre .sof, marqueu la casella del .sof.
   j. Marqueu la casella de la columna Programa/Configura.
   k. Feu clic a Inici.

Informació relacionada

• Programació de dispositius Intel FPGA a la pàgina 0
• Anàlisi i depuració de dissenys amb la consola del sistema
• Guia d'usuari del kit de desenvolupament del transceptor-SoC Intel Agilex F-Series

1.7. Prova del disseny de maquinari Example
Després de compilar el disseny del nucli IP Intel FPGA d'Interlaken (2a generació), exampi configureu el vostre dispositiu, podeu utilitzar la consola del sistema per programar el nucli IP i els seus registres de nucli IP PHY natius incrustats.
Seguiu aquests passos per obrir la consola del sistema i provar el disseny del maquinari, per exempleampLI:

1. Al programari Intel Quartus Prime Pro Edition, al menú Eines, feu clic a Eines de depuració del sistema ➤ Consola del sistema.
2. Canvia a laample_installation_dir>exampdirectori le_design/ hwtest.
3. Per obrir una connexió a JTAG master, escriviu l'ordre següent: source sysconsole_testbench.tcl
4. Podeu activar el mode de bucle en sèrie intern amb el disseny següent, examples ordres:
   a. stat: Imprimeix informació sobre l'estat general.
   b. sys_reset: Reinicia el sistema.
   c. loop_on: activa el loopback sèrie intern.
   d. run_example_design: executa el disseny example.
   Nota: heu d'executar l'ordre loop_on abans de run_exampcomanda le_design.
   El run_example_design executa les ordres següents en una seqüència:
   sys_reset->stat->gen_on->stat->gen_off.
   Nota: Quan seleccioneu l'opció Habilita l'IP suau de càrrega d'adaptació, run_exampl'ordre le_design realitza la calibració d'adaptació inicial al costat de RX executant l'ordre run_load_PMA_configuration.
5. Podeu desactivar el mode de bucle en sèrie intern amb el disseny següent, exampl'ordre:
   a. loop_off: desactiva el bucle en sèrie intern.
6. Podeu programar el nucli IP amb el següent disseny addicional, examples ordres:
   a. gen_on: activa el generador de paquets.
   b. gen_off: desactiva el generador de paquets.
   c. run_test_loop: executa la prova per temps per a les variacions E-tile NRZ i PAM4.
   d. clear_err: esborra tots els bits d'error enganxosos.
   e. set_test_mode : Configura la prova per executar-se en un mode específic.
   f. get_test_mode: Imprimeix el mode de prova actual.
   g. set_burst_size : estableix la mida de la ràfega en bytes.
   h. get_burst_size: imprimeix informació sobre la mida de la ràfega.

La prova correcta imprimeix el missatge HW_TEST:PASS. A continuació es mostren els criteris de superació d'una prova:

• No hi ha errors per a CRC32, CRC24 i el verificador.
• Els SOP i els EOP transmesos haurien de coincidir amb els rebuts.

El següent sampLa sortida del fitxer il·lustra una prova d'execució correcta en mode Interlaken:
INFO: INFO: deixa de generar paquets
==== INFORME D'ESTAT ====
TX KHz: 402813
RX KHz: 402813
Bloqueig de freqüència: 0x0000ff
Bloqueig TX PLL: 0x000001
Alineació: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
bloqueig de paraula: 0x0000ff
bloqueig de sincronització: 0x0000ff
Errors CRC32: 0
Errors CRC24: 0
Errors del verificador: 0
Indicadors d'error FIFO: 0x000000
SOP transmesos: 1087913770
EOPs transmesos: 1087913770
SOP rebuts: 1087913770
EOP rebudes: 1087913770
ECC corregit: 0
Error ECC: 0
Han passat 161 segons des de l'engegada
HW_TEST: APROBAT
La prova correcta imprimeix el missatge HW_TEST: PASS. A continuació es mostren els criteris de superació d'una prova:

• No hi ha errors per a CRC32, CRC24 i el verificador.
• Els SOP i els EOP transmesos haurien de coincidir amb els rebuts.

El següent sampLa sortida del fitxer il·lustra una prova d'execució correcta en el mode Lookaside d'Interlaken:
INFO: INFO: deixa de generar paquets
==== INFORME D'ESTAT ====
TX KHz: 402813
RX KHz: 402812
Bloqueig de freqüència: 0x000fff
Bloqueig TX PLL: 0x000001
Alineació: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
bloqueig de paraula: 0x000fff
bloqueig de sincronització: 0x000fff
Errors CRC32: 0
Errors CRC24: 0
Errors del verificador: 0
SOP transmesos: 461
EOPs transmesos: 461
SOP rebuts: 461
EOP rebudes: 461
Han passat 171 segons des de l'engegada
HW_TEST: APROBAT

Disseny Example Descripció

El disseny example mostra les funcionalitats del nucli IP d'Interlaken.
Informació relacionada
Guia d'usuari de FPGA IP d'Interlaken (2a generació).
2.1. Disseny Exampel Comportament
Per provar el disseny al maquinari, escriviu les ordres següents a la consola del sistema:

1. Font de la configuració file:
   % fontample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Executeu la prova:
   % run_example_design
3. El disseny de maquinari d'Interlaken (2a generació) example completa els passos següents:
   a. Restableix la IP d'Interlaken (2a generació).
   b. Configura la IP d'Interlaken (2a generació) en mode de bucle de retorn intern.
   c. Envia un flux de paquets d'Interlaken amb dades predefinides a la càrrega útil a la interfície de transferència de dades d'usuari de TX del nucli IP.
   d. Comprova els paquets rebuts i informa de l'estat. El verificador de paquets inclòs en el disseny de maquinari exampLe proporciona les següents capacitats bàsiques de verificació de paquets:
   • Comprova que la seqüència de paquets transmesos és correcta.
   • Comprova que les dades rebudes coincideixen amb els valors esperats, assegurant-se que tant l'inici del paquet (SOP) com el final del paquet (EOP) s'alineen mentre les dades es transmeten i es reben.

2.2. Senyals d'interfície
Taula 5. Disseny ExampSenyals d'interfície

Nom del port	Direcció	Amplada (bits)	Descripció
mgmt_clk	Entrada	1	Entrada del rellotge del sistema. La freqüència de rellotge ha de ser de 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Entrada	2-gen	Rellotge de referència del transceptor. Condueix el RX CDR PLL.

Nom del port	Direcció	Amplada (bits)	Descripció
			pll_ref_clk[1] només està disponible quan l'activeu Conservar sense utilitzar Nota: canals transceptors per a PAM4 paràmetre en les variacions d'IP en mode PAM4 E-tile.
rx_pin	Entrada	Nombre de carrils	Pin de dades SERDES del receptor.
tx_pin	Sortida	Nombre de carrils	Transmet el pin de dades SERDES.
rx_pin_n	Entrada	Nombre de carrils	Pin de dades SERDES del receptor. Aquest senyal només està disponible a les variacions del dispositiu en mode PAM4 de la teula E.
tx_pin_n	Sortida	Nombre de carrils	Transmet el pin de dades SERDES. Aquest senyal només està disponible a les variacions del dispositiu en mode PAM4 de la teula E.
mac_clk_pll_ref	Entrada	1	Aquest senyal ha de ser conduït per un PLL i ha d'utilitzar la mateixa font de rellotge que condueix el pll_ref_clk. Aquest senyal només està disponible a les variacions del dispositiu en mode PAM4 de la teula E.
usr_pb_reset_n	Entrada	1	Restabliment del sistema.

Informació relacionada
Senyals d'interfície
2.3. Registre Mapa
Nota:

• Disseny Exampl'adreça de registre del fitxer comença amb 0x20** mentre que l'adreça de registre principal d'Interlaken comença amb 0x10**.
• Codi d'accés: RO: només lectura i RW: lectura/escriptura.
• La consola del sistema llegeix el disseny exampel fitxer registra i informa de l'estat de la prova a la pantalla.

Taula 6. Disseny Example Registre Map for Interlaken Design Example

Offset	Nom	Accés	Descripció
8'00h	Reservat
8'01h	Reservat
8'02h	Restableix el PLL del sistema	RO	Els bits següents indiquen la sol·licitud de restabliment del PLL del sistema i el valor d'habilitació: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03h	Carril RX alineat	RO	Indica l'alineació del carril RX.
8'04h	WORD bloquejat	RO	[NUM_LANES–1:0] – Identificació de límits de paraula (bloc).

(2) Quan activeu Conserva els canals del transceptor no utilitzats per al paràmetre PAM4, s'afegeix un port de rellotge de referència addicional per preservar el canal esclau PAM4 no utilitzat.

Offset	Nom	Accés	Descripció
8'05h	Sincronització bloquejada	RO	[NUM_LANES–1:0] – Sincronització de metaframes.
8'06 - 8'09	Recompte d'errors CRC32	RO	Indica el recompte d'errors CRC32.
8'h0A	Recompte d'errors CRC24	RO	Indica el recompte d'errors CRC24.
8'h0B	Senyal de desbordament/desbordament inferior	RO	Els bits següents indiquen: • Bit [3] – Senyal de desbordament de TX • Bit [2] – Senyal de desbordament de TX • Bit [1] – Senyal de desbordament RX
8'h0C	Recompte de SOP	RO	Indica el nombre de SOP.
8'h0D	Recompte d'EOP	RO	Indica el nombre d'EOP
8'h0E	Recompte d'errors	RO	Indica el nombre d'errors següents: • Pèrdua d'alineació del carril • Paraula de control il·legal • Patró d'enquadrament il·legal • Falta l'indicador SOP o EOP
8'h0F	send_data_mm_clk	RW	Escriu 1 al bit [0] per habilitar el senyal del generador.
8'10h	Error de verificador		Indica l'error del verificador. (Error de dades SOP, error de número de canal i error de dades PLD)
8'11h	Bloqueig PLL del sistema	RO	El bit [0] indica una indicació de bloqueig PLL.
8'14h	Recompte de TX SOP	RO	Indica el nombre de SOP generats pel generador de paquets.
8'15h	Recompte de TX EOP	RO	Indica el nombre d'EOP generats pel generador de paquets.
8'16h	Paquet continu	RW	Escriu 1 al bit [0] per habilitar el paquet continu.
8'39h	Recompte d'errors ECC	RO	Indica el nombre d'errors d'ECC.
8'40h	Recompte d'errors corregits per ECC	RO	Indica el nombre d'errors ECC corregits.

Taula 7. Disseny Exampel mapa de registre per a Interlaken Look-aside Design Example
Utilitzeu aquest mapa de registre quan genereu el disseny exampfitxer amb el paràmetre Habilita el mode d'observació d'Interlaken activat.

Offset	Nom	Accés	Descripció
8'00h	Reservat
8'01h	Reinicialització del comptador	RO	Escriu 1 al bit [0] per esborrar el bit igual del comptador TX i RX.
8'02h	Restableix el PLL del sistema	RO	Els bits següents indiquen la sol·licitud de restabliment del PLL del sistema i el valor d'habilitació: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03h	Carril RX alineat	RO	Indica l'alineació del carril RX.
8'04h	WORD bloquejat	RO	[NUM_LANES–1:0] – Identificació de límits de paraula (bloc).
8'05h	Sincronització bloquejada	RO	[NUM_LANES–1:0] – Sincronització de metaframes.
8'06 - 8'09	Recompte d'errors CRC32	RO	Indica el recompte d'errors CRC32.
8'h0A	Recompte d'errors CRC24	RO	Indica el recompte d'errors CRC24.

Offset	Nom	Accés	Descripció
8'h0B	Reservat
8'h0C	Recompte de SOP	RO	Indica el nombre de SOP.
8'h0D	Recompte d'EOP	RO	Indica el nombre d'EOP
8'h0E	Recompte d'errors	RO	Indica el nombre d'errors següents: • Pèrdua d'alineació del carril • Paraula de control il·legal • Patró d'enquadrament il·legal • Falta l'indicador SOP o EOP
8'h0F	send_data_mm_clk	RW	Escriu 1 al bit [0] per habilitar el senyal del generador.
8'10h	Error de verificador	RO	Indica l'error del verificador. (Error de dades SOP, error de número de canal i error de dades PLD)
8'11h	Bloqueig PLL del sistema	RO	El bit [0] indica una indicació de bloqueig PLL.
8'13h	Recompte de latència	RO	Indica el nombre de latència.
8'14h	Recompte de TX SOP	RO	Indica el nombre de SOP generats pel generador de paquets.
8'15h	Recompte de TX EOP	RO	Indica el nombre d'EOP generats pel generador de paquets.
8'16h	Paquet continu	RO	Escriu 1 al bit [0] per habilitar el paquet continu.
8'17h	Comptador TX i RX iguals	RW	Indica que el comptador TX i RX són iguals.
8'23h	Activa la latència	WO	Escriu 1 al bit [0] per habilitar la mesura de latència.
8'24h	Latència a punt	RO	Indica que la mesura de latència està preparada.

Interlaken (2a generació) Intel Agilex FPGA IP Design Example Arxius de guies d'usuari

Per obtenir les versions més recents i anteriors d'aquesta guia de l'usuari, consulteu el Interlaken (2n Generació) Intel Agilex FPGA IP Design Example Guia de l'usuari Versió HTML. Seleccioneu la versió i feu clic a Descarrega. Si una IP o una versió de programari no apareix a la llista, s'aplica la guia de l'usuari de la versió IP o del programari anterior.
Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. A partir de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, els nuclis IP tenen un nou esquema de versions IP.

Historial de revisions de documents per a Interlaken (2a generació) Intel Agilex FPGA IP Design Example Guia de l'usuari

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
2022.08.03	21.3	20.0.1	S'ha corregit l'OPN del dispositiu per a l'Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• S'ha afegit suport per al simulador QuestaSim. • S'ha eliminat el suport per al simulador NCSim.
2021.02.24	20.4	20.0.1	• S'ha afegit informació sobre la conservació del canal transceptor no utilitzat per a PAM4 a la secció: Disseny de maquinari Example Components. • S'ha afegit la descripció del senyal pll_ref_clk[1] a la secció: Senyals d'interfície.
2020.12.14	20.4	20.0.0	• Actualitzat sampSortida de prova de maquinari per al mode Interlaken i el mode Interlaken Look-aside a la secció Prova del disseny de maquinari Example. • Mapa de registre actualitzat per al disseny d'Interlaken Look-aside example a la secció Registre Mapa. • S'ha afegit un criteri de superació per a una prova de maquinari correcta a la secció Prova del disseny de maquinari Example.
2020.10.16	20.2	19.3.0	S'ha corregit l'ordre per executar la calibració d'adaptació inicial al costat RX a Prova del disseny de maquinari Exampla secció.
2020.06.22	20.2	19.3.0	• El disseny exampel està disponible per al mode Mirar a un costat d'Interlaken. • Proves de maquinari del disseny example està disponible per a les variacions de dispositius Intel Agilex. • Figura afegida: Diagrama de blocs d'alt nivell per al disseny d'Interlaken (2a generació) Example. • S'han actualitzat les seccions següents: - Requisits de maquinari i programari – Estructura de directoris • S'han modificat les xifres següents per incloure l'actualització relacionada amb Interlaken Look-aside: – Figura: Disseny de maquinari d'Interlaken (2a generació) Exampel Alt Diagrama de blocs de nivell per a les variacions del mode E-tile NRZ – Figura: Disseny de maquinari d'Interlaken (2a generació) ExampDiagrama de blocs d'alt nivell per a les variacions del mode PAM4 • Figura actualitzada: Editor de paràmetres IP. • S'ha afegit informació sobre la configuració de freqüència a l'aplicació de control del rellotge a la secció Compilació i configuració de Design Example en maquinari.

Versió del document	Versió Intel Quartus Prime	Versió IP	Canvis
			• S'han afegit sortides d'execució de prova per a Interlaken Look-side a les seccions següents: – Simulació del disseny Exampel banc de proves – Prova del disseny de maquinari Example • S'han afegit els següents senyals nous a la secció Senyals d'interfície: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • S'ha afegit un mapa de registre per al disseny d'Interlaken Look-aside example a la secció: Registre Mapa.
2019.09.30	19.3	19.2.1	S'ha eliminat clk100. El mgmt_clk serveix com a rellotge de referència per al PLL IO en el següent: • Figura: Disseny de maquinari d'Interlaken (2a generació) Example Diagrama de blocs d'alt nivell per a les variacions del mode NRZ E-tile. • Figura: Disseny de maquinari d'Interlaken (2a generació) Example Diagrama de blocs d'alt nivell per a les variacions del mode E-tile PAM4.
2019.07.01	19.2	19.2	Alliberament inicial.

Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
* Altres noms i marques es poden reclamar com a propietat d'altres.
ISO
9001:2015
Registrat
Interlaken (2a generació) Intel® Agilex™ FPGA IP Design Example Guia de l'usuari

Versió en línia
Envia comentaris
ID: 683800
UG-20239
Versió: 2022.08.03

Documents/Recursos

intel Interlaken (2a generació) Agilex FPGA IP Design Example [pdfGuia de l'usuari Interlaken 2a generació Agilex FPGA IP Design Example, Interlaken, 2a generació Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, Disseny IP Example

Referències

• Manual d'usuari