ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಇಂಟೆಲ್ ®
ಅಜಿಲೆಕ್ಸ್™ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample
ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ತ್ವರಿತ ಪ್ರಾರಂಭ ಮಾರ್ಗದರ್ಶಿ

ಇಂಟರ್‌ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) FPGA IP ಕೋರ್ ಸಿಮ್ಯುಲೇಶನ್ ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಮತ್ತು ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸವನ್ನು ಒದಗಿಸುತ್ತದೆampಸಂಕಲನ ಮತ್ತು ಯಂತ್ರಾಂಶ ಪರೀಕ್ಷೆಯನ್ನು ಬೆಂಬಲಿಸುವ le. ನೀವು ವಿನ್ಯಾಸವನ್ನು ರಚಿಸಿದಾಗ ಮಾಜಿample, ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ ಸ್ವಯಂಚಾಲಿತವಾಗಿ ರಚಿಸುತ್ತದೆ fileಹಾರ್ಡ್‌ವೇರ್‌ನಲ್ಲಿ ವಿನ್ಯಾಸವನ್ನು ಅನುಕರಿಸಲು, ಕಂಪೈಲ್ ಮಾಡಲು ಮತ್ತು ಪರೀಕ್ಷಿಸಲು ರು ಅಗತ್ಯ. ವಿನ್ಯಾಸ ಮಾಜಿample ಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ವೈಶಿಷ್ಟ್ಯಕ್ಕಾಗಿ ಸಹ ಲಭ್ಯವಿದೆ.
ಪರೀಕ್ಷಾ ಬೆಂಚ್ ಮತ್ತು ವಿನ್ಯಾಸ ಮಾಜಿample ಇ-ಟೈಲ್ ಸಾಧನಗಳಿಗಾಗಿ NRZ ಮತ್ತು PAM4 ಮೋಡ್ ಅನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) FPGA IP ಕೋರ್ ವಿನ್ಯಾಸವನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆampಲೇನ್‌ಗಳ ಸಂಖ್ಯೆ ಮತ್ತು ಡೇಟಾ ದರಗಳ ಎಲ್ಲಾ ಬೆಂಬಲಿತ ಸಂಯೋಜನೆಗಳಿಗೆ les.

ಚಿತ್ರ 1. ವಿನ್ಯಾಸದ ಅಭಿವೃದ್ಧಿ ಹಂತಗಳು ಎಕ್ಸ್ample

ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಕೋರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಕೆಳಗಿನ ವೈಶಿಷ್ಟ್ಯಗಳನ್ನು ಬೆಂಬಲಿಸುತ್ತದೆ:

• ಆಂತರಿಕ TX ನಿಂದ RX ಸೀರಿಯಲ್ ಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್
• ಸ್ಥಿರ ಗಾತ್ರದ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಸ್ವಯಂಚಾಲಿತವಾಗಿ ಉತ್ಪಾದಿಸುತ್ತದೆ
• ಮೂಲ ಪ್ಯಾಕೆಟ್ ತಪಾಸಣೆ ಸಾಮರ್ಥ್ಯಗಳು
• ಮರು ಪರೀಕ್ಷೆ ಉದ್ದೇಶಕ್ಕಾಗಿ ವಿನ್ಯಾಸವನ್ನು ಮರುಹೊಂದಿಸಲು ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಅನ್ನು ಬಳಸುವ ಸಾಮರ್ಥ್ಯ
• PMA ಅಳವಡಿಕೆ

ಚಿತ್ರ 2. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ವಿನ್ಯಾಸ ಎಕ್ಸ್ಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರample

ಸಂಬಂಧಿತ ಮಾಹಿತಿ

• ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) FPGA IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
• ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಇಂಟೆಲ್ FPGA IP ಬಿಡುಗಡೆ ಟಿಪ್ಪಣಿಗಳು

1.1 ಹಾರ್ಡ್ವೇರ್ ಮತ್ತು ಸಾಫ್ಟ್ವೇರ್ ಅವಶ್ಯಕತೆಗಳು
ಮಾಜಿ ಪರೀಕ್ಷಿಸಲುample ವಿನ್ಯಾಸ, ಕೆಳಗಿನ ಯಂತ್ರಾಂಶ ಮತ್ತು ಸಾಫ್ಟ್‌ವೇರ್ ಬಳಸಿ:

• Intel® Prime Pro ಆವೃತ್ತಿಯ ಸಾಫ್ಟ್‌ವೇರ್ ಆವೃತ್ತಿ 21.3
• ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್
• ಬೆಂಬಲಿತ ಸಿಮ್ಯುಲೇಟರ್‌ಗಳು:
  — ಸೀಮೆನ್ಸ್* EDA ಮಾಡೆಲ್‌ಸಿಮ್* SE ಅಥವಾ QuestaSim*
  - ಸಾರಾಂಶ* VCS*
  - ಕ್ಯಾಡೆನ್ಸ್* ಎಕ್ಸ್‌ಸೀಲಿಯಮ್*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ (AGFB014R24A2E2V)

ಸಂಬಂಧಿತ ಮಾಹಿತಿ
Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
1.2. ಡೈರೆಕ್ಟರಿ ರಚನೆ
ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಕೋರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample file ಡೈರೆಕ್ಟರಿಗಳು ಈ ಕೆಳಗಿನವುಗಳನ್ನು ರಚಿಸಲಾಗಿದೆ fileವಿನ್ಯಾಸಕ್ಕೆ ರುampಲೆ.
ಚಿತ್ರ 3. ಡೈರೆಕ್ಟರಿ ಸ್ಟ್ರಕ್ಚರ್ ಆಫ್ ದಿ ಜೆನರೇಟೆಡ್ ಇಂಟರ್‌ಲೇಕನ್ (2ನೇ ತಲೆಮಾರಿನ) ಎಕ್ಸ್ample ವಿನ್ಯಾಸ

ಹಾರ್ಡ್‌ವೇರ್ ಕಾನ್ಫಿಗರೇಶನ್, ಸಿಮ್ಯುಲೇಶನ್ ಮತ್ತು ಪರೀಕ್ಷೆ fileಗಳು ನೆಲೆಗೊಂಡಿವೆample_installation_dir>/uflex_ilk_0_example_design.
ಕೋಷ್ಟಕ 1. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಕೋರ್ ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample File ವಿವರಣೆಗಳು
ಇವುಗಳು fileಗಳು ಇವೆample_installation_dir>/uflex_ilk_0_example_design/ ಉದಾample_design/ಕ್ವಾರ್ಟಸ್ ಡೈರೆಕ್ಟರಿ.

File ಹೆಸರುಗಳು	ವಿವರಣೆ
example_design.qpf	ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರಧಾನ ಯೋಜನೆ file.
example_design.qsf	ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಪ್ರಾಜೆಕ್ಟ್ ಸೆಟ್ಟಿಂಗ್‌ಗಳು file
example_design.sdc ಜೆtag_timing_template.sdc	ಸಾರಾಂಶ ವಿನ್ಯಾಸ ನಿರ್ಬಂಧ file. ನಿಮ್ಮ ಸ್ವಂತ ವಿನ್ಯಾಸಕ್ಕಾಗಿ ನೀವು ನಕಲಿಸಬಹುದು ಮತ್ತು ಮಾರ್ಪಡಿಸಬಹುದು.
sysconsole_testbench.tcl	ಮುಖ್ಯ file ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಅನ್ನು ಪ್ರವೇಶಿಸಲು

ಕೋಷ್ಟಕ 2. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಕೋರ್ ಟೆಸ್ಟ್ಬೆಂಚ್ File ವಿವರಣೆ
ಈ file ನಲ್ಲಿದೆample_installation_dir>/uflex_ilk_0_example_design/ ಉದಾample_design/rtl ಡೈರೆಕ್ಟರಿ.

File ಹೆಸರು	ವಿವರಣೆ
top_tb.sv	ಉನ್ನತ ಮಟ್ಟದ ಪರೀಕ್ಷಾ ಬೆಂಚ್ file.

ಕೋಷ್ಟಕ 3. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಕೋರ್ ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಸ್ಕ್ರಿಪ್ಟ್‌ಗಳು
ಇವುಗಳು fileಗಳು ಇವೆample_installation_dir>/uflex_ilk_0_example_design/ ಉದಾample_design/testbench ಡೈರೆಕ್ಟರಿ.

File ಹೆಸರು	ವಿವರಣೆ
vcstest.sh	ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಅನ್ನು ಚಲಾಯಿಸಲು VCS ಸ್ಕ್ರಿಪ್ಟ್.
vlog_pro.do	ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಅನ್ನು ಚಲಾಯಿಸಲು ಮಾಡೆಲ್‌ಸಿಮ್ ಎಸ್‌ಇ ಅಥವಾ ಕ್ವೆಸ್ಟಾಸಿಮ್ ಸ್ಕ್ರಿಪ್ಟ್.
xcelium.sh	ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಅನ್ನು ಚಲಾಯಿಸಲು Xcelium ಸ್ಕ್ರಿಪ್ಟ್.

1.3 ಹಾರ್ಡ್‌ವೇರ್ ಡಿಸೈನ್ ಎಕ್ಸ್ampಲೆ ಘಟಕಗಳು
ಮಾಜಿample ವಿನ್ಯಾಸವು ಸಿಸ್ಟಮ್ ಮತ್ತು PLL ಉಲ್ಲೇಖ ಗಡಿಯಾರಗಳು ಮತ್ತು ಅಗತ್ಯವಿರುವ ವಿನ್ಯಾಸ ಘಟಕಗಳನ್ನು ಸಂಪರ್ಕಿಸುತ್ತದೆ. ಮಾಜಿample ವಿನ್ಯಾಸವು IP ಕೋರ್ ಅನ್ನು ಆಂತರಿಕ ಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್‌ನಲ್ಲಿ ಕಾನ್ಫಿಗರ್ ಮಾಡುತ್ತದೆ ಮತ್ತು IP ಕೋರ್ TX ಬಳಕೆದಾರ ಡೇಟಾ ವರ್ಗಾವಣೆ ಇಂಟರ್ಫೇಸ್‌ನಲ್ಲಿ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಉತ್ಪಾದಿಸುತ್ತದೆ. IP ಕೋರ್ ಈ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಮೂಲಕ ಆಂತರಿಕ ಲೂಪ್‌ಬ್ಯಾಕ್ ಹಾದಿಯಲ್ಲಿ ಕಳುಹಿಸುತ್ತದೆ.
IP ಕೋರ್ ರಿಸೀವರ್ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಲೂಪ್‌ಬ್ಯಾಕ್ ಹಾದಿಯಲ್ಲಿ ಸ್ವೀಕರಿಸಿದ ನಂತರ, ಅದು ಇಂಟರ್‌ಲೇಕನ್ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಪ್ರಕ್ರಿಯೆಗೊಳಿಸುತ್ತದೆ ಮತ್ತು ಅವುಗಳನ್ನು RX ಬಳಕೆದಾರ ಡೇಟಾ ವರ್ಗಾವಣೆ ಇಂಟರ್‌ಫೇಸ್‌ನಲ್ಲಿ ರವಾನಿಸುತ್ತದೆ. ಮಾಜಿample ವಿನ್ಯಾಸವು ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಸ್ವೀಕರಿಸಿದೆ ಮತ್ತು ರವಾನಿಸಲಾಗಿದೆ ಎಂದು ಪರಿಶೀಲಿಸುತ್ತದೆ.
ಹಾರ್ಡ್‌ವೇರ್ ಮಾಜಿample ವಿನ್ಯಾಸವು ಬಾಹ್ಯ PLL ಗಳನ್ನು ಒಳಗೊಂಡಿದೆ. ನೀವು ಸ್ಪಷ್ಟ ಪಠ್ಯವನ್ನು ಪರಿಶೀಲಿಸಬಹುದು fileಗೆ ರು view sample ಕೋಡ್ ಬಾಹ್ಯ PLL ಗಳನ್ನು ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) FPGA IP ಗೆ ಸಂಪರ್ಕಿಸಲು ಒಂದು ಸಂಭವನೀಯ ವಿಧಾನವನ್ನು ಕಾರ್ಯಗತಗೊಳಿಸುತ್ತದೆ.
ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಮಾಜಿample ಕೆಳಗಿನ ಘಟಕಗಳನ್ನು ಒಳಗೊಂಡಿದೆ:

1. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) FPGA IP
2. ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್ ಮತ್ತು ಪ್ಯಾಕೆಟ್ ಚೆಕರ್
3. JTAG ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ನೊಂದಿಗೆ ಸಂವಹನ ಮಾಡುವ ನಿಯಂತ್ರಕ. ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಮೂಲಕ ನೀವು ಕ್ಲೈಂಟ್ ಲಾಜಿಕ್‌ನೊಂದಿಗೆ ಸಂವಹನ ನಡೆಸುತ್ತೀರಿ.

ಚಿತ್ರ 4. ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಇ-ಟೈಲ್ NRZ ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ

ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಮಾಜಿampE-ಟೈಲ್ PAM4 ಮೋಡ್ ವ್ಯತ್ಯಾಸಗಳನ್ನು ಗುರಿಯಾಗಿಸುವ le ಗೆ IO PLL ಉತ್ಪಾದಿಸುವ ಹೆಚ್ಚುವರಿ ಗಡಿಯಾರ mac_clkin ಅಗತ್ಯವಿದೆ. ಈ PLL pll_ref_clk ಅನ್ನು ಚಾಲನೆ ಮಾಡುವ ಅದೇ ಉಲ್ಲೇಖ ಗಡಿಯಾರವನ್ನು ಬಳಸಬೇಕು.

ಚಿತ್ರ 5. ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಉನ್ನತ ಮಟ್ಟದ
ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ

ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ವ್ಯತ್ಯಾಸಗಳಿಗಾಗಿ, ನೀವು PAM4 ಪ್ಯಾರಾಮೀಟರ್‌ಗಾಗಿ ಬಳಸದ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಚಾನಲ್‌ಗಳನ್ನು ಸಂರಕ್ಷಿಸಲು ಸಕ್ರಿಯಗೊಳಿಸಿದಾಗ, ಹೆಚ್ಚುವರಿ ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಪೋರ್ಟ್ ಅನ್ನು ಸೇರಿಸಲಾಗುತ್ತದೆ (pll_ref_clk [1]). ಈ ಪೋರ್ಟ್ ಅನ್ನು ಐಪಿ ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ (ಸಂರಕ್ಷಿಸಲಾದ ಚಾನೆಲ್‌ಗಳಿಗಾಗಿ ರೆಫರೆನ್ಸ್ ಗಡಿಯಾರ ಆವರ್ತನ) ವಿವರಿಸಿದಂತೆ ಅದೇ ಆವರ್ತನದಲ್ಲಿ ಚಾಲನೆ ಮಾಡಬೇಕು. PAM4 ಗಾಗಿ ಬಳಕೆಯಾಗದ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಚಾನಲ್‌ಗಳನ್ನು ಸಂರಕ್ಷಿಸುವುದು ಐಚ್ಛಿಕವಾಗಿರುತ್ತದೆ. ವಿನ್ಯಾಸ ಉತ್ಪಾದನೆಗಾಗಿ ನೀವು Intel Stratix® 10 ಅಥವಾ Intel Agilex ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡಿದಾಗ ಈ ಗಡಿಯಾರಕ್ಕೆ ನಿಯೋಜಿಸಲಾದ ಪಿನ್ ಮತ್ತು ಸಂಬಂಧಿತ ನಿರ್ಬಂಧಗಳು QSF ನಲ್ಲಿ ಗೋಚರಿಸುತ್ತವೆ.
ವಿನ್ಯಾಸಕ್ಕಾಗಿ ಮಾಜಿample ಸಿಮ್ಯುಲೇಶನ್, testbench ಯಾವಾಗಲೂ pll_ref_clk[0] ಮತ್ತು pll_ref_clk[1] ಗೆ ಒಂದೇ ಆವರ್ತನವನ್ನು ವ್ಯಾಖ್ಯಾನಿಸುತ್ತದೆ.
ಸಂಬಂಧಿತ ಮಾಹಿತಿ
Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
1.4. ವಿನ್ಯಾಸವನ್ನು ರಚಿಸುವುದು

ಚಿತ್ರ 6. ಕಾರ್ಯವಿಧಾನ

ಹಾರ್ಡ್‌ವೇರ್ ಎಕ್ಸ್ ಅನ್ನು ರಚಿಸಲು ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿampವಿನ್ಯಾಸ ಮತ್ತು ಪರೀಕ್ಷಾ ಬೆಂಚ್:

1. Intel Quartus Prime Pro Edition ಸಾಫ್ಟ್‌ವೇರ್‌ನಲ್ಲಿ, ಕ್ಲಿಕ್ ಮಾಡಿ File ➤ ಹೊಸ ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಪ್ರಾಜೆಕ್ಟ್ ರಚಿಸಲು ಹೊಸ ಪ್ರಾಜೆಕ್ಟ್ ವಿಝಾರ್ಡ್, ಅಥವಾ ಕ್ಲಿಕ್ ಮಾಡಿ File ➤ ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಪ್ರಾಜೆಕ್ಟ್ ತೆರೆಯಲು ಪ್ರಾಜೆಕ್ಟ್ ತೆರೆಯಿರಿ. ಸಾಧನವನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಲು ಮಾಂತ್ರಿಕ ನಿಮ್ಮನ್ನು ಕೇಳುತ್ತದೆ.
2. ಸಾಧನದ ಕುಟುಂಬ ಅಜಿಲೆಕ್ಸ್ ಅನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿ ಮತ್ತು ನಿಮ್ಮ ವಿನ್ಯಾಸಕ್ಕಾಗಿ ಸಾಧನವನ್ನು ಆಯ್ಕೆಮಾಡಿ.
3. IP ಕ್ಯಾಟಲಾಗ್‌ನಲ್ಲಿ, ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) Intel FPGA IP ಅನ್ನು ಪತ್ತೆ ಮಾಡಿ ಮತ್ತು ಡಬಲ್ ಕ್ಲಿಕ್ ಮಾಡಿ. ಹೊಸ IP ರೂಪಾಂತರ ವಿಂಡೋ ಕಾಣಿಸಿಕೊಳ್ಳುತ್ತದೆ.
4. ಉನ್ನತ ಮಟ್ಟದ ಹೆಸರನ್ನು ಸೂಚಿಸಿ ನಿಮ್ಮ ಕಸ್ಟಮ್ IP ಬದಲಾವಣೆಗಾಗಿ. ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ IP ಬದಲಾವಣೆಯ ಸೆಟ್ಟಿಂಗ್‌ಗಳನ್ನು a ನಲ್ಲಿ ಉಳಿಸುತ್ತದೆ file ಹೆಸರಿಸಲಾಗಿದೆ .ip.
5. ಸರಿ ಕ್ಲಿಕ್ ಮಾಡಿ. ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್ ಕಾಣಿಸಿಕೊಳ್ಳುತ್ತದೆ.
   ಚಿತ್ರ 7. ಉದಾampಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಇಂಟೆಲ್ FPGA IP ಪ್ಯಾರಾಮೀಟರ್ ಸಂಪಾದಕದಲ್ಲಿ ವಿನ್ಯಾಸ ಟ್ಯಾಬ್
6. IP ಟ್ಯಾಬ್‌ನಲ್ಲಿ, ನಿಮ್ಮ IP ಕೋರ್ ವ್ಯತ್ಯಾಸಕ್ಕಾಗಿ ನಿಯತಾಂಕಗಳನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿ.
7. PMA ಅಡಾಪ್ಟೇಶನ್ ಟ್ಯಾಬ್‌ನಲ್ಲಿ, ನಿಮ್ಮ E-ಟೈಲ್ ಸಾಧನದ ವ್ಯತ್ಯಾಸಗಳಿಗಾಗಿ PMA ಅಳವಡಿಕೆಯನ್ನು ಬಳಸಲು ನೀವು ಯೋಜಿಸಿದರೆ PMA ಅಡಾಪ್ಟೇಶನ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿ.
   ಈ ಹಂತವು ಐಚ್ಛಿಕವಾಗಿದೆ:
   • ಅಡಾಪ್ಟೇಶನ್ ಲೋಡ್ ಸಾಫ್ಟ್ ಐಪಿ ಆಯ್ಕೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಆಯ್ಕೆಮಾಡಿ.
   ಗಮನಿಸಿ: PMA ಅಳವಡಿಕೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿದಾಗ ನೀವು IP ಟ್ಯಾಬ್‌ನಲ್ಲಿ ಸ್ಥಳೀಯ PHY ಡೀಬಗ್ ಮಾಸ್ಟರ್ ಎಂಡ್‌ಪಾಯಿಂಟ್ (NPDME) ಆಯ್ಕೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಬೇಕು.
   • PMA ಅಳವಡಿಕೆಗಾಗಿ PMA ಅಡಾಪ್ಟೇಶನ್ ಪೂರ್ವನಿಗದಿಯನ್ನು ಆಯ್ಕೆಮಾಡಿ ಪ್ಯಾರಾಮೀಟರ್ ಆಯ್ಕೆಮಾಡಿ.
   • ಆರಂಭಿಕ ಮತ್ತು ನಿರಂತರ ಅಡಾಪ್ಟೇಶನ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳನ್ನು ಲೋಡ್ ಮಾಡಲು PMA ಅಡಾಪ್ಟೇಶನ್ ಪ್ರಿಲೋಡ್ ಅನ್ನು ಕ್ಲಿಕ್ ಮಾಡಿ.
   • PMA ಕಾನ್ಫಿಗರೇಶನ್ ಪ್ಯಾರಾಮೀಟರ್ ಸಂಖ್ಯೆಯನ್ನು ಬಳಸಿಕೊಂಡು ಬಹು PMA ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿದಾಗ ಬೆಂಬಲಿಸಲು PMA ಕಾನ್ಫಿಗರೇಶನ್‌ಗಳ ಸಂಖ್ಯೆಯನ್ನು ನಿರ್ದಿಷ್ಟಪಡಿಸಿ.
   • ಲೋಡ್ ಮಾಡಲು ಅಥವಾ ಸಂಗ್ರಹಿಸಲು PMA ಕಾನ್ಫಿಗರೇಶನ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡಿ ಬಳಸಿ ಲೋಡ್ ಮಾಡಲು ಅಥವಾ ಸಂಗ್ರಹಿಸಲು ಯಾವ PMA ಕಾನ್ಫಿಗರೇಶನ್ ಅನ್ನು ಆಯ್ಕೆ ಮಾಡಿ.
   • ಆಯ್ಕೆಮಾಡಿದ PMA ಕಾನ್ಫಿಗರೇಶನ್ ಸೆಟ್ಟಿಂಗ್‌ಗಳನ್ನು ಲೋಡ್ ಮಾಡಲು ಆಯ್ಕೆಮಾಡಿದ PMA ಕಾನ್ಫಿಗರೇಶನ್‌ನಿಂದ ಲೋಡ್ ಅಡಾಪ್ಟೇಶನ್ ಅನ್ನು ಕ್ಲಿಕ್ ಮಾಡಿ.
   PMA ಅಡಾಪ್ಟೇಶನ್ ಪ್ಯಾರಾಮೀಟರ್‌ಗಳ ಕುರಿತು ಹೆಚ್ಚಿನ ಮಾಹಿತಿಗಾಗಿ, E-ಟೈಲ್ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ PHY ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿಯನ್ನು ನೋಡಿ.
8. ಮಾಜಿ ರಂದುample ಡಿಸೈನ್ ಟ್ಯಾಬ್, ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಅನ್ನು ಉತ್ಪಾದಿಸಲು ಸಿಮ್ಯುಲೇಶನ್ ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿ ಮತ್ತು ಹಾರ್ಡ್‌ವೇರ್ ಎಕ್ಸ್ ಅನ್ನು ಉತ್ಪಾದಿಸಲು ಸಿಂಥೆಸಿಸ್ ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿample ವಿನ್ಯಾಸ.
   ಗಮನಿಸಿ: ನೀವು ಸಿಮ್ಯುಲೇಶನ್ ಅಥವಾ ಸಿಂಥೆಸಿಸ್ ಆಯ್ಕೆಗಳಲ್ಲಿ ಕನಿಷ್ಠ ಒಂದನ್ನು ಆಯ್ಕೆ ಮಾಡಬೇಕು Ex ಅನ್ನು ರಚಿಸಬೇಕುample ವಿನ್ಯಾಸ Files.
9. ರಚಿಸಲಾದ HDL ಫಾರ್ಮ್ಯಾಟ್‌ಗಾಗಿ, ವೆರಿಲಾಗ್ ಮಾತ್ರ ಲಭ್ಯವಿದೆ.
10. ಟಾರ್ಗೆಟ್ ಡೆವಲಪ್ಮೆಂಟ್ ಕಿಟ್ಗಾಗಿ ಸೂಕ್ತವಾದ ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿ.
    ಗಮನಿಸಿ: AGFA012 ಅಥವಾ AGFA014 ನೊಂದಿಗೆ ಪ್ರಾರಂಭವಾಗುವ Intel Agilex ಸಾಧನದ ಹೆಸರನ್ನು ನಿಮ್ಮ ಯೋಜನೆಯು ನಿರ್ದಿಷ್ಟಪಡಿಸಿದಾಗ ಮಾತ್ರ Intel Agilex F-Series Transceiver SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಆಯ್ಕೆಯು ಲಭ್ಯವಿರುತ್ತದೆ. ನೀವು ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿದಾಗ, ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಸಾಧನದ ಭಾಗ ಸಂಖ್ಯೆ AGFB014R24A2E2V ಪ್ರಕಾರ ಪಿನ್ ಅಸೈನ್‌ಮೆಂಟ್‌ಗಳನ್ನು ಹೊಂದಿಸಲಾಗುತ್ತದೆ ಮತ್ತು ನಿಮ್ಮ ಆಯ್ಕೆಮಾಡಿದ ಸಾಧನದಿಂದ ಭಿನ್ನವಾಗಿರಬಹುದು. ನೀವು ಬೇರೆ PCB ಯಲ್ಲಿ ಹಾರ್ಡ್‌ವೇರ್‌ನಲ್ಲಿ ವಿನ್ಯಾಸವನ್ನು ಪರೀಕ್ಷಿಸಲು ಬಯಸಿದರೆ, ಯಾವುದೇ ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಆಯ್ಕೆಯನ್ನು ಆಯ್ಕೆಮಾಡಿ ಮತ್ತು .qsf ನಲ್ಲಿ ಸೂಕ್ತವಾದ ಪಿನ್ ಅಸೈನ್‌ಮೆಂಟ್‌ಗಳನ್ನು ಮಾಡಿ file.
11. Ex ಅನ್ನು ರಚಿಸಿ ಕ್ಲಿಕ್ ಮಾಡಿample ವಿನ್ಯಾಸ. ಆಯ್ಕೆ Example ವಿನ್ಯಾಸ ಡೈರೆಕ್ಟರಿ ವಿಂಡೋ ಕಾಣಿಸಿಕೊಳ್ಳುತ್ತದೆ.
12. ನೀವು ವಿನ್ಯಾಸವನ್ನು ಮಾರ್ಪಡಿಸಲು ಬಯಸಿದರೆ ಮಾಜಿample ಡೈರೆಕ್ಟರಿ ಮಾರ್ಗ ಅಥವಾ ಡಿಫಾಲ್ಟ್‌ಗಳಿಂದ ಹೆಸರು ಪ್ರದರ್ಶಿಸಲಾಗುತ್ತದೆ (uflex_ilk_0_example_design), ಹೊಸ ಮಾರ್ಗವನ್ನು ಬ್ರೌಸ್ ಮಾಡಿ ಮತ್ತು ಹೊಸ ವಿನ್ಯಾಸವನ್ನು ಟೈಪ್ ಮಾಡಿample ಡೈರೆಕ್ಟರಿ ಹೆಸರು.
13. ಸರಿ ಕ್ಲಿಕ್ ಮಾಡಿ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ

• Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
• ಇ-ಟೈಲ್ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ PHY ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

1.5 ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಅನ್ನು ಅನುಕರಿಸುವುದುampಲೆ ಟೆಸ್ಟ್ಬೆಂಚ್
ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಅನ್ನು ನೋಡಿampಇ-ಟೈಲ್ NRZ ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ಮತ್ತು ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಹೈ ಲೆವೆಲ್ ಬ್ಲಾಕ್ ಸಿಮ್ಯುಲೇಶನ್ ಟೆಸ್ಟ್‌ಬೆಂಚ್‌ನ ರೇಖಾಚಿತ್ರಗಳನ್ನು ನಿರ್ಬಂಧಿಸುತ್ತದೆ.

ಚಿತ್ರ 8. ಕಾರ್ಯವಿಧಾನ

ಪರೀಕ್ಷಾ ಬೆಂಚ್ ಅನ್ನು ಅನುಕರಿಸಲು ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿ:

1. ಕಮಾಂಡ್ ಪ್ರಾಂಪ್ಟಿನಲ್ಲಿ, ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಸಿಮ್ಯುಲೇಶನ್ ಡೈರೆಕ್ಟರಿಗೆ ಬದಲಾಯಿಸಿ. ಡೈರೆಕ್ಟರಿ ಆಗಿದೆample_installation_dir>/ಉದಾampIntel Agilex ಸಾಧನಗಳಿಗಾಗಿ le_design/ testbench.
2. ನಿಮ್ಮ ಆಯ್ಕೆಯ ಬೆಂಬಲಿತ ಸಿಮ್ಯುಲೇಟರ್‌ಗಾಗಿ ಸಿಮ್ಯುಲೇಶನ್ ಸ್ಕ್ರಿಪ್ಟ್ ಅನ್ನು ರನ್ ಮಾಡಿ. ಸ್ಕ್ರಿಪ್ಟ್ ಸಿಮ್ಯುಲೇಟರ್‌ನಲ್ಲಿ ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಅನ್ನು ಕಂಪೈಲ್ ಮಾಡುತ್ತದೆ ಮತ್ತು ರನ್ ಮಾಡುತ್ತದೆ. ಸಿಮ್ಯುಲೇಶನ್ ಪೂರ್ಣಗೊಂಡ ನಂತರ SOP ಮತ್ತು EOP ಎಣಿಕೆಗಳು ಹೊಂದಾಣಿಕೆಯಾಗುತ್ತವೆಯೇ ಎಂದು ನಿಮ್ಮ ಸ್ಕ್ರಿಪ್ಟ್ ಪರಿಶೀಲಿಸಬೇಕು. ಟೇಬಲ್ ಅನ್ನು ನೋಡಿ ಸಿಮ್ಯುಲೇಶನ್ ಅನ್ನು ರನ್ ಮಾಡಲು ಹಂತಗಳು.
   ಕೋಷ್ಟಕ 4. ಸಿಮ್ಯುಲೇಶನ್ ಅನ್ನು ಚಲಾಯಿಸಲು ಕ್ರಮಗಳು

   ಸಿಮ್ಯುಲೇಟರ್	ಸೂಚನೆಗಳು
   ಮಾಡೆಲ್ಸಿಮ್ ಎಸ್ಇ ಅಥವಾ ಕ್ವೆಸ್ಟಾಸಿಮ್	ಆಜ್ಞಾ ಸಾಲಿನಲ್ಲಿ, -do vlog_pro.do ಎಂದು ಟೈಪ್ ಮಾಡಿ. ModelSim GUI ಅನ್ನು ತರದೆ ನೀವು ಅನುಕರಿಸಲು ಬಯಸಿದರೆ, vsim -c -do vlog_pro.do ಎಂದು ಟೈಪ್ ಮಾಡಿ
   VCS	ಆಜ್ಞಾ ಸಾಲಿನಲ್ಲಿ, sh vcstest.sh ಎಂದು ಟೈಪ್ ಮಾಡಿ
   Xcelium	ಆಜ್ಞಾ ಸಾಲಿನಲ್ಲಿ, sh xcelium.sh ಎಂದು ಟೈಪ್ ಮಾಡಿ

3. ಫಲಿತಾಂಶಗಳನ್ನು ವಿಶ್ಲೇಷಿಸಿ. ಯಶಸ್ವಿ ಸಿಮ್ಯುಲೇಶನ್ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಕಳುಹಿಸುತ್ತದೆ ಮತ್ತು ಸ್ವೀಕರಿಸುತ್ತದೆ ಮತ್ತು "ಪರೀಕ್ಷೆ ಉತ್ತೀರ್ಣಗೊಂಡಿದೆ" ಎಂದು ಪ್ರದರ್ಶಿಸುತ್ತದೆ.

ವಿನ್ಯಾಸಕ್ಕಾಗಿ ಟೆಸ್ಟ್‌ಬೆಂಚ್ ಮಾಜಿample ಕೆಳಗಿನ ಕಾರ್ಯಗಳನ್ನು ಪೂರ್ಣಗೊಳಿಸುತ್ತದೆ:

• ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) Intel FPGA IP ಅನ್ನು ತತ್‌ಕ್ಷಣಗೊಳಿಸುತ್ತದೆ.
• PHY ಸ್ಥಿತಿಯನ್ನು ಮುದ್ರಿಸುತ್ತದೆ.
• ಮೆಟಾಫ್ರೇಮ್ ಸಿಂಕ್ರೊನೈಸೇಶನ್ (SYNC_LOCK) ಮತ್ತು ಪದ (ಬ್ಲಾಕ್) ಗಡಿಗಳನ್ನು (WORD_LOCK) ಪರಿಶೀಲಿಸುತ್ತದೆ.
• ಪ್ರತ್ಯೇಕ ಲೇನ್‌ಗಳನ್ನು ಲಾಕ್ ಮಾಡಲು ಮತ್ತು ಜೋಡಿಸಲು ಕಾಯುತ್ತಿದೆ.
• ಪ್ಯಾಕೆಟ್ಗಳನ್ನು ರವಾನಿಸಲು ಪ್ರಾರಂಭಿಸುತ್ತದೆ.
• ಪ್ಯಾಕೆಟ್ ಅಂಕಿಅಂಶಗಳನ್ನು ಪರಿಶೀಲಿಸುತ್ತದೆ:
  - CRC24 ದೋಷಗಳು
  - SOP ಗಳು
  - ಇಒಪಿಗಳು

ಕೆಳಗಿನ ಎಸ್ample ಔಟ್‌ಪುಟ್ ಇಂಟರ್‌ಲೇಕನ್ ಮೋಡ್‌ನಲ್ಲಿ ಯಶಸ್ವಿ ಸಿಮ್ಯುಲೇಶನ್ ಟೆಸ್ಟ್ ರನ್ ಅನ್ನು ವಿವರಿಸುತ್ತದೆ:
*******************************************
ಮಾಹಿತಿ: ಲೇನ್‌ಗಳನ್ನು ಜೋಡಿಸಲು ಕಾಯಲಾಗುತ್ತಿದೆ.
ಎಲ್ಲಾ ರಿಸೀವರ್ ಲೇನ್‌ಗಳನ್ನು ಜೋಡಿಸಲಾಗಿದೆ ಮತ್ತು ದಟ್ಟಣೆಯನ್ನು ಸ್ವೀಕರಿಸಲು ಸಿದ್ಧವಾಗಿದೆ.
**************************************************** *
**************************************************** *
ಮಾಹಿತಿ: ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ರವಾನಿಸಲು ಪ್ರಾರಂಭಿಸಿ
**************************************************** *
**************************************************** *
ಮಾಹಿತಿ: ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ರವಾನಿಸುವುದನ್ನು ನಿಲ್ಲಿಸಿ
**************************************************** *
**************************************************** *
ಮಾಹಿತಿ: ಪ್ಯಾಕೆಟ್‌ಗಳ ಅಂಕಿಅಂಶಗಳನ್ನು ಪರಿಶೀಲಿಸಲಾಗುತ್ತಿದೆ
**************************************************** *
CRC 24 ದೋಷಗಳನ್ನು ವರದಿ ಮಾಡಲಾಗಿದೆ: 0
ರವಾನೆಯಾದ SOP ಗಳು: 100
EOP ಗಳು ಹರಡುತ್ತವೆ: 100
ಸ್ವೀಕರಿಸಿದ SOP ಗಳು: 100
ಸ್ವೀಕರಿಸಿದ EOPಗಳು: 100
ECC ದೋಷ ಎಣಿಕೆ: 0
**************************************************** *
ಮಾಹಿತಿ: ಪರೀಕ್ಷೆ ಪಾಸಾಗಿದೆ
**************************************************** *
ಗಮನಿಸಿ: ಇಂಟರ್ಲೇಕನ್ ವಿನ್ಯಾಸ ಮಾಜಿample ಸಿಮ್ಯುಲೇಶನ್ ಟೆಸ್ಟ್‌ಬೆಂಚ್ 100 ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಕಳುಹಿಸುತ್ತದೆ ಮತ್ತು 100 ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಪಡೆಯುತ್ತದೆ.
ಕೆಳಗಿನ ಎಸ್ample ಔಟ್‌ಪುಟ್ ಇಂಟರ್‌ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಮೋಡ್‌ನಲ್ಲಿ ಯಶಸ್ವಿ ಸಿಮ್ಯುಲೇಶನ್ ಟೆಸ್ಟ್ ರನ್ ಅನ್ನು ವಿವರಿಸುತ್ತದೆ:
TX ಮತ್ತು RX ಕೌಂಟರ್‌ಗಳನ್ನು ಸಮಾನವಾಗಿ ಪರಿಶೀಲಿಸಿ.
——————————————————-
READ_MM: ವಿಳಾಸ 4000014 = 00000001.
——————————————————-
ಡಿ-ಸರ್ಟ್ ಕೌಂಟರ್ ಈಕ್ವಲ್ ಬಿಟ್.
——————————————————-
WRITE_MM: ವಿಳಾಸ 4000001 00000001 ಅನ್ನು ಪಡೆಯುತ್ತದೆ.
WRITE_MM: ವಿಳಾಸ 4000001 00000000 ಅನ್ನು ಪಡೆಯುತ್ತದೆ.
——————————————————-
RX_SOP ಕೌಂಟರ್.
——————————————————-
READ_MM: ವಿಳಾಸ 400000c = 0000006a.
——————————————————-
RX_EOP ಕೌಂಟರ್.
READ_MM: ವಿಳಾಸ 400000d = 0000006a.
——————————————————-
READ_MM: ವಿಳಾಸ 4000010 = 00000000.
——————————————————-
ಅಂತಿಮ ವರದಿಯನ್ನು ಪ್ರದರ್ಶಿಸಿ.
——————————————————-
0 ಪತ್ತೆಯಾದ ದೋಷ
0 CRC24 ದೋಷಗಳು ವರದಿಯಾಗಿದೆ
106 SOP ಗಳನ್ನು ರವಾನಿಸಲಾಗಿದೆ
106 EOP ಗಳನ್ನು ರವಾನಿಸಲಾಗಿದೆ
106 SOP ಗಳನ್ನು ಸ್ವೀಕರಿಸಲಾಗಿದೆ
106 ಇಒಪಿಗಳನ್ನು ಸ್ವೀಕರಿಸಲಾಗಿದೆ
——————————————————-
ಫಿನಿಶ್ ಸಿಮ್ಯುಲೇಶನ್
——————————————————-
ಪರೀಕ್ಷೆ ಪಾಸಾಗಿದೆ
——————————————————-
ಗಮನಿಸಿ: ಇಂಟರ್‌ಲೇಕನ್ ಲುಕ್‌ಸೈಡ್ ವಿನ್ಯಾಸದಲ್ಲಿ ಪ್ಯಾಕೆಟ್‌ಗಳ ಸಂಖ್ಯೆ (ಎಸ್‌ಒಪಿಗಳು ಮತ್ತು ಇಒಪಿಗಳು) ಪ್ರತಿ ಲೇನ್‌ಗೆ ಬದಲಾಗುತ್ತದೆampಲೆ ಸಿಮ್ಯುಲೇಶನ್ ಎಸ್ampಲೆ ಔಟ್ಪುಟ್.
ಸಂಬಂಧಿತ ಮಾಹಿತಿ
ಹಾರ್ಡ್‌ವೇರ್ ಡಿಸೈನ್ ಎಕ್ಸ್ampಪುಟ 6 ರಲ್ಲಿ le ಘಟಕಗಳು
1.6. ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಅನ್ನು ಕಂಪೈಲ್ ಮಾಡುವುದು ಮತ್ತು ಕಾನ್ಫಿಗರ್ ಮಾಡುವುದುampಹಾರ್ಡ್‌ವೇರ್‌ನಲ್ಲಿ ಲೆ

ಚಿತ್ರ 9. ಕಾರ್ಯವಿಧಾನ

ಹಾರ್ಡ್‌ವೇರ್ ಎಕ್ಸ್‌ನಲ್ಲಿ ಪ್ರದರ್ಶನ ಪರೀಕ್ಷೆಯನ್ನು ಕಂಪೈಲ್ ಮಾಡಲು ಮತ್ತು ಚಲಾಯಿಸಲುampವಿನ್ಯಾಸ, ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿ:

1. ಹಾರ್ಡ್ವೇರ್ ಮಾಜಿ ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಿampವಿನ್ಯಾಸ ಉತ್ಪಾದನೆ ಪೂರ್ಣಗೊಂಡಿದೆ.
2. Intel Quartus Prime Pro ಆವೃತ್ತಿಯ ಸಾಫ್ಟ್‌ವೇರ್‌ನಲ್ಲಿ, Intel Quartus Prime ಯೋಜನೆಯನ್ನು ತೆರೆಯಿರಿample_installation_dir>/ಉದಾample_design/quartus/ example_design.qpf>.
3. ಸಂಸ್ಕರಣೆ ಮೆನುವಿನಲ್ಲಿ, ಸಂಕಲನವನ್ನು ಪ್ರಾರಂಭಿಸಿ ಕ್ಲಿಕ್ ಮಾಡಿ.
4. ಯಶಸ್ವಿ ಸಂಕಲನದ ನಂತರ, a .sof file ನಿಮ್ಮ ನಿಗದಿತ ಡೈರೆಕ್ಟರಿಯಲ್ಲಿ ಲಭ್ಯವಿದೆ.
   ಹಾರ್ಡ್‌ವೇರ್ ಎಕ್ಸ್ ಅನ್ನು ಪ್ರೋಗ್ರಾಂ ಮಾಡಲು ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿampಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಸಾಧನದಲ್ಲಿ le ವಿನ್ಯಾಸ:
5. Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಅನ್ನು ಹೋಸ್ಟ್ ಕಂಪ್ಯೂಟರ್‌ಗೆ ಸಂಪರ್ಕಿಸಿ.
   ಬಿ. ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್‌ನ ಭಾಗವಾಗಿರುವ ಗಡಿಯಾರ ನಿಯಂತ್ರಣ ಅಪ್ಲಿಕೇಶನ್ ಅನ್ನು ಪ್ರಾರಂಭಿಸಿ ಮತ್ತು ವಿನ್ಯಾಸದ ಮಾಜಿಗಾಗಿ ಹೊಸ ಆವರ್ತನಗಳನ್ನು ಹೊಂದಿಸಿampಲೆ. ಗಡಿಯಾರ ನಿಯಂತ್ರಣ ಅಪ್ಲಿಕೇಶನ್‌ನಲ್ಲಿ ಆವರ್ತನ ಸೆಟ್ಟಿಂಗ್ ಅನ್ನು ಕೆಳಗೆ ನೀಡಲಾಗಿದೆ:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- ನಿಮ್ಮ ವಿನ್ಯಾಸದ ಅಗತ್ಯಕ್ಕೆ ಅನುಗುಣವಾಗಿ pll_ref_clk (1) ಮೌಲ್ಯಕ್ಕೆ ಹೊಂದಿಸಿ.
   ಸಿ. ಪರಿಕರಗಳ ಮೆನುವಿನಲ್ಲಿ, ಪ್ರೋಗ್ರಾಮರ್ ಅನ್ನು ಕ್ಲಿಕ್ ಮಾಡಿ.
   ಡಿ. ಪ್ರೋಗ್ರಾಮರ್ನಲ್ಲಿ, ಹಾರ್ಡ್ವೇರ್ ಸೆಟಪ್ ಅನ್ನು ಕ್ಲಿಕ್ ಮಾಡಿ.
   ಇ. ಪ್ರೋಗ್ರಾಮಿಂಗ್ ಸಾಧನವನ್ನು ಆಯ್ಕೆಮಾಡಿ.
   f. ನಿಮ್ಮ ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಸೆಶನ್ ಅನ್ನು ಸಂಪರ್ಕಿಸಬಹುದಾದ Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಅನ್ನು ಆಯ್ಕೆಮಾಡಿ ಮತ್ತು ಸೇರಿಸಿ.
   ಜಿ. ಮೋಡ್ ಅನ್ನು J ಗೆ ಹೊಂದಿಸಲಾಗಿದೆ ಎಂದು ಖಚಿತಪಡಿಸಿಕೊಳ್ಳಿTAG.
   ಗಂ. Intel Agilex ಸಾಧನವನ್ನು ಆಯ್ಕೆಮಾಡಿ ಮತ್ತು ಸಾಧನವನ್ನು ಸೇರಿಸಿ ಕ್ಲಿಕ್ ಮಾಡಿ. ಪ್ರೋಗ್ರಾಮರ್ ನಿಮ್ಮ ಬೋರ್ಡ್‌ನಲ್ಲಿರುವ ಸಾಧನಗಳ ನಡುವಿನ ಸಂಪರ್ಕಗಳ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರವನ್ನು ಪ್ರದರ್ಶಿಸುತ್ತದೆ.
   i. ನಿಮ್ಮ .sof ಜೊತೆಗಿನ ಸಾಲಿನಲ್ಲಿ, .sof ಗಾಗಿ ಬಾಕ್ಸ್ ಅನ್ನು ಪರಿಶೀಲಿಸಿ.
   ಜ. ಪ್ರೋಗ್ರಾಂ/ಕಾನ್ಫಿಗರ್ ಕಾಲಮ್ನಲ್ಲಿ ಬಾಕ್ಸ್ ಅನ್ನು ಪರಿಶೀಲಿಸಿ.
   ಕೆ. ಪ್ರಾರಂಭಿಸಿ ಕ್ಲಿಕ್ ಮಾಡಿ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ

• ಪ್ರೋಗ್ರಾಮಿಂಗ್ ಇಂಟೆಲ್ FPGA ಸಾಧನಗಳು ಪುಟ 0 ರಲ್ಲಿ
• ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್‌ನೊಂದಿಗೆ ವಿನ್ಯಾಸಗಳನ್ನು ವಿಶ್ಲೇಷಿಸುವುದು ಮತ್ತು ಡೀಬಗ್ ಮಾಡುವುದು
• Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

1.7. ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸವನ್ನು ಪರೀಕ್ಷಿಸಲಾಗುತ್ತಿದೆ ಎಕ್ಸ್ample
ನೀವು ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) Intel FPGA IP ಕೋರ್ ವಿನ್ಯಾಸವನ್ನು ಕಂಪೈಲ್ ಮಾಡಿದ ನಂತರample ಮತ್ತು ನಿಮ್ಮ ಸಾಧನವನ್ನು ಕಾನ್ಫಿಗರ್ ಮಾಡಿ, ನೀವು IP ಕೋರ್ ಮತ್ತು ಅದರ ಎಂಬೆಡೆಡ್ ಸ್ಥಳೀಯ PHY IP ಕೋರ್ ರೆಜಿಸ್ಟರ್‌ಗಳನ್ನು ಪ್ರೋಗ್ರಾಂ ಮಾಡಲು ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಅನ್ನು ಬಳಸಬಹುದು.
ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಅನ್ನು ತರಲು ಮತ್ತು ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸವನ್ನು ಪರೀಕ್ಷಿಸಲು ಈ ಹಂತಗಳನ್ನು ಅನುಸರಿಸಿampಲೆ:

1. Intel Quartus Prime Pro Edition ಸಾಫ್ಟ್‌ವೇರ್‌ನಲ್ಲಿ, ಪರಿಕರಗಳ ಮೆನುವಿನಲ್ಲಿ, ಸಿಸ್ಟಮ್ ಡೀಬಗ್ ಮಾಡುವ ಪರಿಕರಗಳು ➤ ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಅನ್ನು ಕ್ಲಿಕ್ ಮಾಡಿ.
2. ಗೆ ಬದಲಾಯಿಸಿample_installation_dir>ಉದಾample_design/ hwtest ಡೈರೆಕ್ಟರಿ.
3. ಸಂಪರ್ಕವನ್ನು ತೆರೆಯಲು ಜೆTAG ಮಾಸ್ಟರ್, ಈ ಕೆಳಗಿನ ಆಜ್ಞೆಯನ್ನು ಟೈಪ್ ಮಾಡಿ: source sysconsole_testbench.tcl
4. ನೀವು ಈ ಕೆಳಗಿನ ವಿನ್ಯಾಸದೊಂದಿಗೆ ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್ ಅನ್ನು ಆನ್ ಮಾಡಬಹುದುample ಆಜ್ಞೆಗಳು:
   ಎ. ಅಂಕಿಅಂಶ: ಸಾಮಾನ್ಯ ಸ್ಥಿತಿ ಮಾಹಿತಿಯನ್ನು ಮುದ್ರಿಸುತ್ತದೆ.
   ಬಿ. sys_reset: ಸಿಸ್ಟಮ್ ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ.
   ಸಿ. loop_on: ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಅನ್ನು ಆನ್ ಮಾಡುತ್ತದೆ.
   ಡಿ. ರನ್_ಎಕ್ಸ್ample_design: ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಅನ್ನು ರನ್ ಮಾಡುತ್ತದೆampಲೆ.
   ಗಮನಿಸಿ: ನೀವು run_ex ಮೊದಲು loop_on ಆಜ್ಞೆಯನ್ನು ಚಲಾಯಿಸಬೇಕುample_design ಆಜ್ಞೆ.
   ರನ್_ಎಕ್ಸ್ample_design ಈ ಕೆಳಗಿನ ಆಜ್ಞೆಗಳನ್ನು ಅನುಕ್ರಮದಲ್ಲಿ ರನ್ ಮಾಡುತ್ತದೆ:
   sys_reset->stat->gen_on->stat->gen_off.
   ಗಮನಿಸಿ: ನೀವು ಅಡಾಪ್ಟೇಶನ್ ಲೋಡ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಸಾಫ್ಟ್ IP ಆಯ್ಕೆಯನ್ನು ಆರಿಸಿದಾಗ, run_example_design ಆಜ್ಞೆಯು run_load_PMA_configuration ಆಜ್ಞೆಯನ್ನು ಚಲಾಯಿಸುವ ಮೂಲಕ RX ಬದಿಯಲ್ಲಿ ಆರಂಭಿಕ ರೂಪಾಂತರ ಮಾಪನಾಂಕ ನಿರ್ಣಯವನ್ನು ನಿರ್ವಹಿಸುತ್ತದೆ.
5. ಕೆಳಗಿನ ವಿನ್ಯಾಸದ ಮಾಜಿ ಜೊತೆಗೆ ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್ ಅನ್ನು ನೀವು ಆಫ್ ಮಾಡಬಹುದುample ಆಜ್ಞೆ:
   ಎ. loop_off: ಆಂತರಿಕ ಸರಣಿ ಲೂಪ್‌ಬ್ಯಾಕ್ ಅನ್ನು ಆಫ್ ಮಾಡುತ್ತದೆ.
6. ನೀವು ಈ ಕೆಳಗಿನ ಹೆಚ್ಚುವರಿ ವಿನ್ಯಾಸದೊಂದಿಗೆ IP ಕೋರ್ ಅನ್ನು ಪ್ರೋಗ್ರಾಂ ಮಾಡಬಹುದುample ಆಜ್ಞೆಗಳು:
   ಎ. gen_on: ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ.
   ಬಿ. gen_off: ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್ ಅನ್ನು ನಿಷ್ಕ್ರಿಯಗೊಳಿಸುತ್ತದೆ.
   ಸಿ. ರನ್_ಟೆಸ್ಟ್_ಲೂಪ್: ಪರೀಕ್ಷೆಯನ್ನು ನಡೆಸುತ್ತದೆ E-ಟೈಲ್ NRZ ಮತ್ತು PAM4 ಬದಲಾವಣೆಗಳಿಗೆ ಸಮಯ.
   ಡಿ. clear_err: ಎಲ್ಲಾ ಜಿಗುಟಾದ ದೋಷ ಬಿಟ್‌ಗಳನ್ನು ತೆರವುಗೊಳಿಸುತ್ತದೆ.
   ಇ. ಸೆಟ್_ಟೆಸ್ಟ್_ಮೋಡ್ : ನಿರ್ದಿಷ್ಟ ಕ್ರಮದಲ್ಲಿ ರನ್ ಮಾಡಲು ಪರೀಕ್ಷೆಯನ್ನು ಹೊಂದಿಸುತ್ತದೆ.
   f. get_test_mode: ಪ್ರಸ್ತುತ ಪರೀಕ್ಷಾ ಮೋಡ್ ಅನ್ನು ಮುದ್ರಿಸುತ್ತದೆ.
   ಜಿ. ಸೆಟ್_ಬರ್ಸ್ಟ್_ಗಾತ್ರ : ಬೈಟ್‌ಗಳಲ್ಲಿ ಬರ್ಸ್ಟ್ ಗಾತ್ರವನ್ನು ಹೊಂದಿಸುತ್ತದೆ.
   ಗಂ. get_burst_size: ಪ್ರಿಂಟ್‌ಗಳು ಬರ್ಸ್ಟ್ ಗಾತ್ರದ ಮಾಹಿತಿ.

ಯಶಸ್ವಿ ಪರೀಕ್ಷೆಯು HW_TEST: PASS ಸಂದೇಶವನ್ನು ಮುದ್ರಿಸುತ್ತದೆ. ಪರೀಕ್ಷೆಯ ರನ್‌ಗಾಗಿ ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳು ಕೆಳಗಿವೆ:

• CRC32, CRC24 ಮತ್ತು ಪರೀಕ್ಷಕಕ್ಕಾಗಿ ಯಾವುದೇ ದೋಷಗಳಿಲ್ಲ.
• ರವಾನೆಯಾದ SOP ಗಳು ಮತ್ತು EOP ಗಳು ಸ್ವೀಕರಿಸಿದ ಜೊತೆ ಹೊಂದಾಣಿಕೆಯಾಗಬೇಕು.

ಕೆಳಗಿನ ಎಸ್ample ಔಟ್‌ಪುಟ್ ಇಂಟರ್‌ಲೇಕನ್ ಮೋಡ್‌ನಲ್ಲಿ ಯಶಸ್ವಿ ಪರೀಕ್ಷಾ ಓಟವನ್ನು ವಿವರಿಸುತ್ತದೆ:
ಮಾಹಿತಿ: ಮಾಹಿತಿ: ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಉತ್ಪಾದಿಸುವುದನ್ನು ನಿಲ್ಲಿಸಿ
==== ಸ್ಥಿತಿ ವರದಿ ====
TX KHz : 402813
RX KHz : 402813
ಫ್ರೀಕ್ ಲಾಕ್‌ಗಳು: 0x0000ff
TX PLL ಲಾಕ್: 0x000001
ಜೋಡಿಸಿ: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ಪದ ಲಾಕ್: 0x0000ff
ಸಿಂಕ್ ಲಾಕ್: 0x0000ff
CRC32 ದೋಷಗಳು : 0
CRC24 ದೋಷಗಳು : 0
ಪರೀಕ್ಷಕ ದೋಷಗಳು: 0
FIFO ದೋಷ ಧ್ವಜಗಳು : 0x000000
SOP ಗಳು ರವಾನೆಯಾಗಿದೆ : 1087913770
EOPs ರವಾನೆ : 1087913770
ಸ್ವೀಕರಿಸಿದ SOP ಗಳು : 1087913770
ಸ್ವೀಕರಿಸಿದ EOP ಗಳು : 1087913770
ECC ಸರಿಪಡಿಸಲಾಗಿದೆ: 0
ECC ದೋಷ: 0
ಪವರ್‌ಅಪ್‌ನಿಂದ 161 ಸೆಕೆಂಡ್‌ ಕಳೆದಿದೆ
HW_TEST : PASS
ಯಶಸ್ವಿ ಪರೀಕ್ಷೆಯು HW_TEST : PASS ಸಂದೇಶವನ್ನು ಮುದ್ರಿಸುತ್ತದೆ. ಪರೀಕ್ಷೆಯ ರನ್‌ಗಾಗಿ ಉತ್ತೀರ್ಣ ಮಾನದಂಡಗಳು ಕೆಳಗಿವೆ:

• CRC32, CRC24 ಮತ್ತು ಪರೀಕ್ಷಕಕ್ಕಾಗಿ ಯಾವುದೇ ದೋಷಗಳಿಲ್ಲ.
• ರವಾನೆಯಾದ SOP ಗಳು ಮತ್ತು EOP ಗಳು ಸ್ವೀಕರಿಸಿದ ಜೊತೆ ಹೊಂದಾಣಿಕೆಯಾಗಬೇಕು.

ಕೆಳಗಿನ ಎಸ್ample ಔಟ್‌ಪುಟ್ ಇಂಟರ್‌ಲೇಕನ್ ಲುಕ್‌ಸೈಡ್ ಮೋಡ್‌ನಲ್ಲಿ ಯಶಸ್ವಿ ಪರೀಕ್ಷಾ ಓಟವನ್ನು ವಿವರಿಸುತ್ತದೆ:
ಮಾಹಿತಿ: ಮಾಹಿತಿ: ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಉತ್ಪಾದಿಸುವುದನ್ನು ನಿಲ್ಲಿಸಿ
==== ಸ್ಥಿತಿ ವರದಿ ====
TX KHz : 402813
RX KHz : 402812
ಫ್ರೀಕ್ ಲಾಕ್‌ಗಳು: 0x000fff
TX PLL ಲಾಕ್: 0x000001
ಜೋಡಿಸಿ: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ಪದ ಲಾಕ್: 0x000fff
ಸಿಂಕ್ ಲಾಕ್: 0x000fff
CRC32 ದೋಷಗಳು : 0
CRC24 ದೋಷಗಳು : 0
ಪರೀಕ್ಷಕ ದೋಷಗಳು: 0
SOP ಗಳು ರವಾನೆಯಾಗಿದೆ : 461
EOPs ರವಾನೆ : 461
ಸ್ವೀಕರಿಸಿದ SOP ಗಳು : 461
ಸ್ವೀಕರಿಸಿದ EOP ಗಳು : 461
ಪವರ್‌ಅಪ್‌ನಿಂದ 171 ಸೆಕೆಂಡ್‌ ಕಳೆದಿದೆ
HW_TEST : PASS

ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಲೆ ವಿವರಣೆ

ವಿನ್ಯಾಸ ಮಾಜಿample ಇಂಟರ್ಲೇಕನ್ IP ಕೋರ್ನ ಕಾರ್ಯಗಳನ್ನು ಪ್ರದರ್ಶಿಸುತ್ತದೆ.
ಸಂಬಂಧಿತ ಮಾಹಿತಿ
ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) FPGA IP ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ
2.1 ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ನಡವಳಿಕೆ
ಹಾರ್ಡ್‌ವೇರ್‌ನಲ್ಲಿ ವಿನ್ಯಾಸವನ್ನು ಪರೀಕ್ಷಿಸಲು, ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್‌ನಲ್ಲಿ ಈ ಕೆಳಗಿನ ಆಜ್ಞೆಗಳನ್ನು ಟೈಪ್ ಮಾಡಿ::

1. ಸೆಟಪ್ ಮೂಲ file:
   % ಮೂಲample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. ಪರೀಕ್ಷೆಯನ್ನು ಚಲಾಯಿಸಿ:
   % ರನ್_ಎಕ್ಸ್ample_design
3. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಮಾಜಿample ಕೆಳಗಿನ ಹಂತಗಳನ್ನು ಪೂರ್ಣಗೊಳಿಸುತ್ತದೆ:
   ಎ. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಅನ್ನು ಮರುಹೊಂದಿಸುತ್ತದೆ.
   ಬಿ. ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) IP ಅನ್ನು ಆಂತರಿಕ ಲೂಪ್‌ಬ್ಯಾಕ್ ಮೋಡ್‌ನಲ್ಲಿ ಕಾನ್ಫಿಗರ್ ಮಾಡುತ್ತದೆ.
   ಸಿ. IP ಕೋರ್‌ನ TX ಬಳಕೆದಾರ ಡೇಟಾ ವರ್ಗಾವಣೆ ಇಂಟರ್‌ಫೇಸ್‌ಗೆ ಪೇಲೋಡ್‌ನಲ್ಲಿ ಪೂರ್ವನಿರ್ಧರಿತ ಡೇಟಾದೊಂದಿಗೆ ಇಂಟರ್ಲೇಕನ್ ಪ್ಯಾಕೆಟ್‌ಗಳ ಸ್ಟ್ರೀಮ್ ಅನ್ನು ಕಳುಹಿಸುತ್ತದೆ.
   ಡಿ. ಸ್ವೀಕರಿಸಿದ ಪ್ಯಾಕೆಟ್‌ಗಳನ್ನು ಪರಿಶೀಲಿಸುತ್ತದೆ ಮತ್ತು ಸ್ಥಿತಿಯನ್ನು ವರದಿ ಮಾಡುತ್ತದೆ. ಪ್ಯಾಕೆಟ್ ಪರೀಕ್ಷಕವನ್ನು ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸದಲ್ಲಿ ಸೇರಿಸಲಾಗಿದೆample ಕೆಳಗಿನ ಮೂಲಭೂತ ಪ್ಯಾಕೆಟ್ ತಪಾಸಣೆ ಸಾಮರ್ಥ್ಯಗಳನ್ನು ಒದಗಿಸುತ್ತದೆ:
   • ರವಾನೆಯಾದ ಪ್ಯಾಕೆಟ್ ಅನುಕ್ರಮ ಸರಿಯಾಗಿದೆಯೇ ಎಂದು ಪರಿಶೀಲಿಸುತ್ತದೆ.
   • ಡೇಟಾವನ್ನು ರವಾನಿಸುವಾಗ ಮತ್ತು ಸ್ವೀಕರಿಸುವಾಗ ಪ್ಯಾಕೆಟ್‌ನ ಪ್ರಾರಂಭ (ಎಸ್‌ಒಪಿ) ಮತ್ತು ಪ್ಯಾಕೆಟ್‌ನ ಅಂತ್ಯ (ಇಒಪಿ) ಎಣಿಕೆಗಳೆರಡನ್ನೂ ಖಾತ್ರಿಪಡಿಸುವ ಮೂಲಕ ಸ್ವೀಕರಿಸಿದ ಡೇಟಾವು ನಿರೀಕ್ಷಿತ ಮೌಲ್ಯಗಳಿಗೆ ಹೊಂದಿಕೆಯಾಗುತ್ತದೆಯೇ ಎಂದು ಪರಿಶೀಲಿಸುತ್ತದೆ.

2.2 ಇಂಟರ್ಫೇಸ್ ಸಿಗ್ನಲ್ಗಳು
ಕೋಷ್ಟಕ 5. ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಇಂಟರ್ಫೇಸ್ ಸಿಗ್ನಲ್ಗಳು

ಪೋರ್ಟ್ ಹೆಸರು	ನಿರ್ದೇಶನ	ಅಗಲ (ಬಿಟ್‌ಗಳು)	ವಿವರಣೆ
mgmt_clk	ಇನ್ಪುಟ್	1	ಸಿಸ್ಟಮ್ ಗಡಿಯಾರ ಇನ್ಪುಟ್. ಗಡಿಯಾರದ ಆವರ್ತನವು 100 MHz ಆಗಿರಬೇಕು.
pll_ref_clk /pll_ref_clk[1:0] (2)	ಇನ್ಪುಟ್	2-ಜ	ಟ್ರಾನ್ಸ್ಸಿವರ್ ಉಲ್ಲೇಖ ಗಡಿಯಾರ. RX CDR PLL ಅನ್ನು ಚಾಲನೆ ಮಾಡುತ್ತದೆ.

ಪೋರ್ಟ್ ಹೆಸರು	ನಿರ್ದೇಶನ	ಅಗಲ (ಬಿಟ್‌ಗಳು)	ವಿವರಣೆ
			pll_ref_clk[1] ನೀವು ಸಕ್ರಿಯಗೊಳಿಸಿದಾಗ ಮಾತ್ರ ಲಭ್ಯವಿರುತ್ತದೆ ಬಳಕೆಯಾಗದೆ ಸಂರಕ್ಷಿಸಿ ಗಮನಿಸಿ: PAM4 ಗಾಗಿ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಚಾನಲ್‌ಗಳು ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಐಪಿ ವ್ಯತ್ಯಾಸಗಳಲ್ಲಿ ಪ್ಯಾರಾಮೀಟರ್.
rx_pin	ಇನ್ಪುಟ್	ಲೇನ್‌ಗಳ ಸಂಖ್ಯೆ	ರಿಸೀವರ್ SERDES ಡೇಟಾ ಪಿನ್.
tx_pin	ಔಟ್ಪುಟ್	ಲೇನ್‌ಗಳ ಸಂಖ್ಯೆ	SERDES ಡೇಟಾ ಪಿನ್ ಅನ್ನು ರವಾನಿಸಿ.
rx_pin_n	ಇನ್ಪುಟ್	ಲೇನ್‌ಗಳ ಸಂಖ್ಯೆ	ರಿಸೀವರ್ SERDES ಡೇಟಾ ಪಿನ್. ಈ ಸಿಗ್ನಲ್ ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಸಾಧನದ ವ್ಯತ್ಯಾಸಗಳಲ್ಲಿ ಮಾತ್ರ ಲಭ್ಯವಿದೆ.
tx_pin_n	ಔಟ್ಪುಟ್	ಲೇನ್‌ಗಳ ಸಂಖ್ಯೆ	SERDES ಡೇಟಾ ಪಿನ್ ಅನ್ನು ರವಾನಿಸಿ. ಈ ಸಿಗ್ನಲ್ ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಸಾಧನದ ವ್ಯತ್ಯಾಸಗಳಲ್ಲಿ ಮಾತ್ರ ಲಭ್ಯವಿದೆ.
mac_clk_pll_ref	ಇನ್ಪುಟ್	1	ಈ ಸಿಗ್ನಲ್ ಅನ್ನು PLL ನಿಂದ ಚಾಲಿತಗೊಳಿಸಬೇಕು ಮತ್ತು pll_ref_clk ಅನ್ನು ಚಾಲನೆ ಮಾಡುವ ಅದೇ ಗಡಿಯಾರ ಮೂಲವನ್ನು ಬಳಸಬೇಕು. ಈ ಸಿಗ್ನಲ್ ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಸಾಧನದ ವ್ಯತ್ಯಾಸಗಳಲ್ಲಿ ಮಾತ್ರ ಲಭ್ಯವಿದೆ.
usr_pb_reset_n	ಇನ್ಪುಟ್	1	ಸಿಸ್ಟಮ್ ಮರುಹೊಂದಿಕೆ.

ಸಂಬಂಧಿತ ಮಾಹಿತಿ
ಇಂಟರ್ಫೇಸ್ ಸಿಗ್ನಲ್ಗಳು
2.3 ನಕ್ಷೆಯನ್ನು ನೋಂದಾಯಿಸಿ
ಗಮನಿಸಿ:

• ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ರಿಜಿಸ್ಟರ್ ವಿಳಾಸವು 0x20** ನೊಂದಿಗೆ ಪ್ರಾರಂಭವಾಗುತ್ತದೆ ಆದರೆ ಇಂಟರ್ಲೇಕನ್ IP ಕೋರ್ ರಿಜಿಸ್ಟರ್ ವಿಳಾಸವು 0x10** ನಿಂದ ಪ್ರಾರಂಭವಾಗುತ್ತದೆ.
• ಪ್ರವೇಶ ಕೋಡ್: RO—ಓದಲು ಮಾತ್ರ, ಮತ್ತು RW—ಓದಿ/ಬರೆಯಿರಿ.
• ಸಿಸ್ಟಮ್ ಕನ್ಸೋಲ್ ಹಿಂದಿನ ವಿನ್ಯಾಸವನ್ನು ಓದುತ್ತದೆample ರೆಜಿಸ್ಟರ್ ಮಾಡುತ್ತದೆ ಮತ್ತು ಪರದೆಯ ಮೇಲೆ ಪರೀಕ್ಷಾ ಸ್ಥಿತಿಯನ್ನು ವರದಿ ಮಾಡುತ್ತದೆ.

ಕೋಷ್ಟಕ 6. ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಇಂಟರ್ಲೇಕನ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ ನೋಂದಣಿ ನಕ್ಷೆample

ಆಫ್ಸೆಟ್	ಹೆಸರು	ಪ್ರವೇಶ	ವಿವರಣೆ
8'h00	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ
8'h01	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ
8'h02	ಸಿಸ್ಟಮ್ PLL ಮರುಹೊಂದಿಸಿ	RO	ಕೆಳಗಿನ ಬಿಟ್‌ಗಳು ಸಿಸ್ಟಮ್ PLL ಮರುಹೊಂದಿಸುವ ವಿನಂತಿಯನ್ನು ಸೂಚಿಸುತ್ತವೆ ಮತ್ತು ಮೌಲ್ಯವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ: • ಬಿಟ್ [0] – sys_pll_rst_req • ಬಿಟ್ [1] – sys_pll_rst_en
8'h03	RX ಲೇನ್ ಅನ್ನು ಜೋಡಿಸಲಾಗಿದೆ	RO	RX ಲೇನ್ ಜೋಡಣೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h04	ಪದವನ್ನು ಲಾಕ್ ಮಾಡಲಾಗಿದೆ	RO	[NUM_LANES–1:0] – ಪದ (ಬ್ಲಾಕ್) ಗಡಿ ಗುರುತಿಸುವಿಕೆ.

(2) ನೀವು PAM4 ಪ್ಯಾರಾಮೀಟರ್‌ಗಾಗಿ ಬಳಕೆಯಾಗದ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಚಾನಲ್‌ಗಳನ್ನು ಸಂರಕ್ಷಿಸಲು ಸಕ್ರಿಯಗೊಳಿಸಿದಾಗ, ಬಳಕೆಯಾಗದ PAM4 ಸ್ಲೇವ್ ಚಾನಲ್ ಅನ್ನು ಸಂರಕ್ಷಿಸಲು ಹೆಚ್ಚುವರಿ ಉಲ್ಲೇಖ ಗಡಿಯಾರ ಪೋರ್ಟ್ ಅನ್ನು ಸೇರಿಸಲಾಗುತ್ತದೆ.

ಆಫ್ಸೆಟ್	ಹೆಸರು	ಪ್ರವೇಶ	ವಿವರಣೆ
8'h05	ಸಿಂಕ್ ಲಾಕ್ ಮಾಡಲಾಗಿದೆ	RO	[NUM_LANES–1:0] – ಮೆಟಾಫ್ರೇಮ್ ಸಿಂಕ್ರೊನೈಸೇಶನ್.
8'h06 – 8'h09	CRC32 ದೋಷ ಎಣಿಕೆ	RO	CRC32 ದೋಷ ಎಣಿಕೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h0A	CRC24 ದೋಷ ಎಣಿಕೆ	RO	CRC24 ದೋಷ ಎಣಿಕೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h0B	ಓವರ್‌ಫ್ಲೋ/ಅಂಡರ್‌ಫ್ಲೋ ಸಿಗ್ನಲ್	RO	ಕೆಳಗಿನ ಬಿಟ್‌ಗಳು ಸೂಚಿಸುತ್ತವೆ: • ಬಿಟ್ [3] – TX ಅಂಡರ್‌ಫ್ಲೋ ಸಿಗ್ನಲ್ • ಬಿಟ್ [2] – TX ಓವರ್‌ಫ್ಲೋ ಸಿಗ್ನಲ್ • ಬಿಟ್ [1] – RX ಓವರ್‌ಫ್ಲೋ ಸಿಗ್ನಲ್
8'h0C	SOP ಎಣಿಕೆ	RO	SOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h0D	EOP ಎಣಿಕೆ	RO	EOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ
8'h0E	ದೋಷ ಎಣಿಕೆ	RO	ಕೆಳಗಿನ ದೋಷಗಳ ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ: • ಲೇನ್ ಜೋಡಣೆಯ ನಷ್ಟ • ಅಕ್ರಮ ನಿಯಂತ್ರಣ ಪದ • ಅಕ್ರಮ ಚೌಕಟ್ಟಿನ ಮಾದರಿ • SOP ಅಥವಾ EOP ಸೂಚಕ ಕಾಣೆಯಾಗಿದೆ
8'h0F	send_data_mm_clk	RW	ಜನರೇಟರ್ ಸಿಗ್ನಲ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು 1 ರಿಂದ ಬಿಟ್ [0] ಗೆ ಬರೆಯಿರಿ.
8'h10	ಪರೀಕ್ಷಕ ದೋಷ		ಪರೀಕ್ಷಕ ದೋಷವನ್ನು ಸೂಚಿಸುತ್ತದೆ. (SOP ಡೇಟಾ ದೋಷ, ಚಾನಲ್ ಸಂಖ್ಯೆ ದೋಷ ಮತ್ತು PLD ಡೇಟಾ ದೋಷ)
8'h11	ಸಿಸ್ಟಮ್ PLL ಲಾಕ್	RO	ಬಿಟ್ [0] PLL ಲಾಕ್ ಸೂಚನೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h14	TX SOP ಎಣಿಕೆ	RO	ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್‌ನಿಂದ ರಚಿಸಲಾದ SOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h15	TX EOP ಎಣಿಕೆ	RO	ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್‌ನಿಂದ ಉತ್ಪತ್ತಿಯಾಗುವ EOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h16	ನಿರಂತರ ಪ್ಯಾಕೆಟ್	RW	ನಿರಂತರ ಪ್ಯಾಕೆಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು 1 ರಿಂದ ಬಿಟ್ [0] ಅನ್ನು ಬರೆಯಿರಿ.
8'h39	ECC ದೋಷ ಎಣಿಕೆ	RO	ECC ದೋಷಗಳ ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h40	ECC ದೋಷ ಎಣಿಕೆ ಸರಿಪಡಿಸಲಾಗಿದೆ	RO	ಸರಿಪಡಿಸಿದ ECC ದೋಷಗಳ ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.

ಕೋಷ್ಟಕ 7. ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಡಿಸೈನ್ ಎಕ್ಸ್ ಗಾಗಿ ನೋಂದಣಿ ನಕ್ಷೆample
ನೀವು ವಿನ್ಯಾಸವನ್ನು ರಚಿಸಿದಾಗ ಈ ನೋಂದಣಿ ನಕ್ಷೆಯನ್ನು ಬಳಸಿample ಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಮೋಡ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ ಪ್ಯಾರಾಮೀಟರ್ ಆನ್ ಮಾಡಲಾಗಿದೆ.

ಆಫ್ಸೆಟ್	ಹೆಸರು	ಪ್ರವೇಶ	ವಿವರಣೆ
8'h00	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ
8'h01	ಕೌಂಟರ್ ರೀಸೆಟ್	RO	TX ಮತ್ತು RX ಕೌಂಟರ್ ಸಮಾನ ಬಿಟ್ ಅನ್ನು ತೆರವುಗೊಳಿಸಲು 1 ರಿಂದ ಬಿಟ್ [0] ಅನ್ನು ಬರೆಯಿರಿ.
8'h02	ಸಿಸ್ಟಮ್ PLL ಮರುಹೊಂದಿಸಿ	RO	ಕೆಳಗಿನ ಬಿಟ್‌ಗಳು ಸಿಸ್ಟಮ್ PLL ಮರುಹೊಂದಿಸುವ ವಿನಂತಿಯನ್ನು ಸೂಚಿಸುತ್ತವೆ ಮತ್ತು ಮೌಲ್ಯವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ: • ಬಿಟ್ [0] – sys_pll_rst_req • ಬಿಟ್ [1] – sys_pll_rst_en
8'h03	RX ಲೇನ್ ಅನ್ನು ಜೋಡಿಸಲಾಗಿದೆ	RO	RX ಲೇನ್ ಜೋಡಣೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h04	ಪದವನ್ನು ಲಾಕ್ ಮಾಡಲಾಗಿದೆ	RO	[NUM_LANES–1:0] – ಪದ (ಬ್ಲಾಕ್) ಗಡಿ ಗುರುತಿಸುವಿಕೆ.
8'h05	ಸಿಂಕ್ ಲಾಕ್ ಮಾಡಲಾಗಿದೆ	RO	[NUM_LANES–1:0] – ಮೆಟಾಫ್ರೇಮ್ ಸಿಂಕ್ರೊನೈಸೇಶನ್.
8'h06 – 8'h09	CRC32 ದೋಷ ಎಣಿಕೆ	RO	CRC32 ದೋಷ ಎಣಿಕೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h0A	CRC24 ದೋಷ ಎಣಿಕೆ	RO	CRC24 ದೋಷ ಎಣಿಕೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.

ಆಫ್ಸೆಟ್	ಹೆಸರು	ಪ್ರವೇಶ	ವಿವರಣೆ
8'h0B	ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ
8'h0C	SOP ಎಣಿಕೆ	RO	SOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h0D	EOP ಎಣಿಕೆ	RO	EOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ
8'h0E	ದೋಷ ಎಣಿಕೆ	RO	ಕೆಳಗಿನ ದೋಷಗಳ ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ: • ಲೇನ್ ಜೋಡಣೆಯ ನಷ್ಟ • ಅಕ್ರಮ ನಿಯಂತ್ರಣ ಪದ • ಅಕ್ರಮ ಚೌಕಟ್ಟಿನ ಮಾದರಿ • SOP ಅಥವಾ EOP ಸೂಚಕ ಕಾಣೆಯಾಗಿದೆ
8'h0F	send_data_mm_clk	RW	ಜನರೇಟರ್ ಸಿಗ್ನಲ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು 1 ರಿಂದ ಬಿಟ್ [0] ಗೆ ಬರೆಯಿರಿ.
8'h10	ಪರೀಕ್ಷಕ ದೋಷ	RO	ಪರೀಕ್ಷಕ ದೋಷವನ್ನು ಸೂಚಿಸುತ್ತದೆ. (SOP ಡೇಟಾ ದೋಷ, ಚಾನಲ್ ಸಂಖ್ಯೆ ದೋಷ ಮತ್ತು PLD ಡೇಟಾ ದೋಷ)
8'h11	ಸಿಸ್ಟಮ್ PLL ಲಾಕ್	RO	ಬಿಟ್ [0] PLL ಲಾಕ್ ಸೂಚನೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h13	ಲೇಟೆನ್ಸಿ ಎಣಿಕೆ	RO	ಸುಪ್ತತೆಯ ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h14	TX SOP ಎಣಿಕೆ	RO	ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್‌ನಿಂದ ರಚಿಸಲಾದ SOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h15	TX EOP ಎಣಿಕೆ	RO	ಪ್ಯಾಕೆಟ್ ಜನರೇಟರ್‌ನಿಂದ ಉತ್ಪತ್ತಿಯಾಗುವ EOP ಸಂಖ್ಯೆಯನ್ನು ಸೂಚಿಸುತ್ತದೆ.
8'h16	ನಿರಂತರ ಪ್ಯಾಕೆಟ್	RO	ನಿರಂತರ ಪ್ಯಾಕೆಟ್ ಅನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು 1 ರಿಂದ ಬಿಟ್ [0] ಅನ್ನು ಬರೆಯಿರಿ.
8'h17	TX ಮತ್ತು RX ಕೌಂಟರ್ ಸಮಾನವಾಗಿರುತ್ತದೆ	RW	TX ಮತ್ತು RX ಕೌಂಟರ್ ಸಮಾನವಾಗಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.
8'h23	ಸುಪ್ತತೆಯನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಿ	WO	ಲೇಟೆನ್ಸಿ ಮಾಪನವನ್ನು ಸಕ್ರಿಯಗೊಳಿಸಲು 1 ರಿಂದ ಬಿಟ್ [0] ಗೆ ಬರೆಯಿರಿ.
8'h24	ಸುಪ್ತತೆ ಸಿದ್ಧವಾಗಿದೆ	RO	ಲೇಟೆನ್ಸಿ ಮಾಪನ ಸಿದ್ಧವಾಗಿದೆ ಎಂದು ಸೂಚಿಸುತ್ತದೆ.

ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ ಆರ್ಕೈವ್ಸ್

ಈ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿಯ ಇತ್ತೀಚಿನ ಮತ್ತು ಹಿಂದಿನ ಆವೃತ್ತಿಗಳಿಗಾಗಿ, ಇದನ್ನು ನೋಡಿ ಇಂಟರ್ಲೇಕನ್ (2ನೇ ಜನರೇಷನ್) ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಎಫ್‌ಪಿಜಿಎ ಐಪಿ ಡಿಸೈನ್ ಎಕ್ಸ್ampಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ HTML ಆವೃತ್ತಿ. ಆವೃತ್ತಿಯನ್ನು ಆಯ್ಕೆ ಮಾಡಿ ಮತ್ತು ಡೌನ್‌ಲೋಡ್ ಕ್ಲಿಕ್ ಮಾಡಿ. IP ಅಥವಾ ಸಾಫ್ಟ್‌ವೇರ್ ಆವೃತ್ತಿಯನ್ನು ಪಟ್ಟಿ ಮಾಡದಿದ್ದರೆ, ಹಿಂದಿನ IP ಅಥವಾ ಸಾಫ್ಟ್‌ವೇರ್ ಆವೃತ್ತಿಗೆ ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ ಅನ್ವಯಿಸುತ್ತದೆ.
IP ಆವೃತ್ತಿಗಳು v19.1 ವರೆಗಿನ ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಡಿಸೈನ್ ಸೂಟ್ ಸಾಫ್ಟ್‌ವೇರ್ ಆವೃತ್ತಿಗಳಂತೆಯೇ ಇರುತ್ತವೆ. ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಡಿಸೈನ್ ಸೂಟ್ ಸಾಫ್ಟ್‌ವೇರ್ ಆವೃತ್ತಿ 19.2 ಅಥವಾ ನಂತರ, IP ಕೋರ್‌ಗಳು ಹೊಸ IP ಆವೃತ್ತಿಯ ಯೋಜನೆಯನ್ನು ಹೊಂದಿವೆ.

ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಎಫ್‌ಪಿಜಿಎ ಐಪಿ ಡಿಸೈನ್ ಎಕ್ಸ್‌ಗಾಗಿ ಡಾಕ್ಯುಮೆಂಟ್ ಪರಿಷ್ಕರಣೆ ಇತಿಹಾಸampಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಡಾಕ್ಯುಮೆಂಟ್ ಆವೃತ್ತಿ	ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಆವೃತ್ತಿ	IP ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC ಡೆವಲಪ್‌ಮೆಂಟ್ ಕಿಟ್‌ಗಾಗಿ ಸಾಧನ OPN ಅನ್ನು ಸರಿಪಡಿಸಲಾಗಿದೆ.
2021.10.04	21.3	20.0.1	• QuestaSim ಸಿಮ್ಯುಲೇಟರ್‌ಗೆ ಬೆಂಬಲವನ್ನು ಸೇರಿಸಲಾಗಿದೆ. • NCSim ಸಿಮ್ಯುಲೇಟರ್‌ಗೆ ಬೆಂಬಲವನ್ನು ತೆಗೆದುಹಾಕಲಾಗಿದೆ.
2021.02.24	20.4	20.0.1	• ವಿಭಾಗದಲ್ಲಿ PAM4 ಗಾಗಿ ಬಳಕೆಯಾಗದ ಟ್ರಾನ್ಸ್‌ಸಿವರ್ ಚಾನಲ್ ಅನ್ನು ಸಂರಕ್ಷಿಸುವ ಕುರಿತು ಮಾಹಿತಿಯನ್ನು ಸೇರಿಸಲಾಗಿದೆ: ಹಾರ್ಡ್‌ವೇರ್ ಡಿಸೈನ್ ಎಕ್ಸ್ampಲೆ ಘಟಕಗಳು. • ವಿಭಾಗದಲ್ಲಿ pll_ref_clk[1] ಸಿಗ್ನಲ್ ವಿವರಣೆಯನ್ನು ಸೇರಿಸಲಾಗಿದೆ: ಇಂಟರ್ಫೇಸ್ ಸಿಗ್ನಲ್‌ಗಳು.
2020.12.14	20.4	20.0.0	• ನವೀಕರಿಸಲಾಗಿದೆ ರುampಹಾರ್ಡ್‌ವೇರ್ ಡಿಸೈನ್ ಎಕ್ಸ್ ಅನ್ನು ಪರೀಕ್ಷಿಸುವ ವಿಭಾಗದಲ್ಲಿ ಇಂಟರ್‌ಲೇಕನ್ ಮೋಡ್ ಮತ್ತು ಇಂಟರ್‌ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಮೋಡ್‌ಗಾಗಿ ಹಾರ್ಡ್‌ವೇರ್ ಪರೀಕ್ಷಾ ಔಟ್‌ಪುಟ್ampಲೆ. • ಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಡಿಸೈನ್ ಎಕ್ಸ್ ಗಾಗಿ ರಿಜಿಸ್ಟರ್ ಮ್ಯಾಪ್ ಅನ್ನು ನವೀಕರಿಸಲಾಗಿದೆample ವಿಭಾಗದಲ್ಲಿ ನೋಂದಣಿ ನಕ್ಷೆ. • ಹಾರ್ಡ್‌ವೇರ್ ಡಿಸೈನ್ ಎಕ್ಸ್ ಅನ್ನು ಪರೀಕ್ಷಿಸುವ ವಿಭಾಗದಲ್ಲಿ ಯಶಸ್ವಿ ಹಾರ್ಡ್‌ವೇರ್ ಟೆಸ್ಟ್ ರನ್‌ಗಾಗಿ ಪಾಸಿಂಗ್ ಮಾನದಂಡವನ್ನು ಸೇರಿಸಲಾಗಿದೆampಲೆ.
2020.10.16	20.2	19.3.0	ಹಾರ್ಡ್‌ವೇರ್ ಡಿಸೈನ್ ಎಕ್ಸ್ ಅನ್ನು ಪರೀಕ್ಷಿಸುವಲ್ಲಿ RX ಬದಿಯಲ್ಲಿ ಆರಂಭಿಕ ಅಡಾಪ್ಟೇಶನ್ ಮಾಪನಾಂಕ ನಿರ್ಣಯವನ್ನು ಚಲಾಯಿಸಲು ಸರಿಯಾದ ಆಜ್ಞೆample ವಿಭಾಗ.
2020.06.22	20.2	19.3.0	• ವಿನ್ಯಾಸ ಮಾಜಿample ಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಮೋಡ್‌ಗೆ ಲಭ್ಯವಿದೆ. • ವಿನ್ಯಾಸ ಮಾಜಿ ಯಂತ್ರಾಂಶ ಪರೀಕ್ಷೆample ಇಂಟೆಲ್ ಅಜಿಲೆಕ್ಸ್ ಸಾಧನ ಬದಲಾವಣೆಗಳಿಗೆ ಲಭ್ಯವಿದೆ. • ಸೇರಿಸಲಾಗಿದೆ ಚಿತ್ರ: ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ವಿನ್ಯಾಸ ಎಕ್ಸ್ಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರampಲೆ. • ಕೆಳಗಿನ ವಿಭಾಗಗಳನ್ನು ನವೀಕರಿಸಲಾಗಿದೆ: - ಹಾರ್ಡ್‌ವೇರ್ ಮತ್ತು ಸಾಫ್ಟ್‌ವೇರ್ ಅಗತ್ಯತೆಗಳು - ಡೈರೆಕ್ಟರಿ ರಚನೆ • ಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಸಂಬಂಧಿತ ನವೀಕರಣವನ್ನು ಸೇರಿಸಲು ಕೆಳಗಿನ ಅಂಕಿಗಳನ್ನು ಮಾರ್ಪಡಿಸಲಾಗಿದೆ: – ಚಿತ್ರ: ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಹೈ ಇ-ಟೈಲ್ NRZ ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ – ಚಿತ್ರ: ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ • ನವೀಕರಿಸಿದ ಚಿತ್ರ: IP ಪ್ಯಾರಾಮೀಟರ್ ಎಡಿಟರ್. • ಡಿಸೈನ್ ಎಕ್ಸ್ ಅನ್ನು ಕಂಪೈಲಿಂಗ್ ಮತ್ತು ಕಾನ್ಫಿಗರ್ ಮಾಡುವ ವಿಭಾಗದಲ್ಲಿ ಗಡಿಯಾರ ನಿಯಂತ್ರಣ ಅಪ್ಲಿಕೇಶನ್‌ನಲ್ಲಿ ಆವರ್ತನ ಸೆಟ್ಟಿಂಗ್‌ಗಳ ಕುರಿತು ಮಾಹಿತಿಯನ್ನು ಸೇರಿಸಲಾಗಿದೆampಹಾರ್ಡ್‌ವೇರ್‌ನಲ್ಲಿ ಲೆ.

ಡಾಕ್ಯುಮೆಂಟ್ ಆವೃತ್ತಿ	ಇಂಟೆಲ್ ಕ್ವಾರ್ಟಸ್ ಪ್ರೈಮ್ ಆವೃತ್ತಿ	IP ಆವೃತ್ತಿ	ಬದಲಾವಣೆಗಳು
			• ಕೆಳಗಿನ ವಿಭಾಗಗಳಲ್ಲಿ ಇಂಟರ್ಲೇಕನ್ ಲುಕ್‌ಗಾಗಿ ಪರೀಕ್ಷಾ ರನ್ ಔಟ್‌ಪುಟ್‌ಗಳನ್ನು ಸೇರಿಸಲಾಗಿದೆ: - ವಿನ್ಯಾಸ ಎಕ್ಸ್ ಅನ್ನು ಅನುಕರಿಸುವುದುampಲೆ ಟೆಸ್ಟ್ಬೆಂಚ್ - ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸವನ್ನು ಪರೀಕ್ಷಿಸಲಾಗುತ್ತಿದೆ ಎಕ್ಸ್ample • ಇಂಟರ್ಫೇಸ್ ಸಿಗ್ನಲ್‌ಗಳ ವಿಭಾಗದಲ್ಲಿ ಕೆಳಗಿನ ಹೊಸ ಸಂಕೇತಗಳನ್ನು ಸೇರಿಸಲಾಗಿದೆ: - mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • ಇಂಟರ್ಲೇಕನ್ ಲುಕ್-ಸೈಡ್ ಡಿಸೈನ್ ಎಕ್ಸ್ ಗಾಗಿ ರಿಜಿಸ್ಟರ್ ಮ್ಯಾಪ್ ಸೇರಿಸಲಾಗಿದೆampವಿಭಾಗದಲ್ಲಿ le: ನೋಂದಣಿ ನಕ್ಷೆ.
2019.09.30	19.3	19.2.1	clk100 ಅನ್ನು ತೆಗೆದುಹಾಕಲಾಗಿದೆ. mgmt_clk ಕೆಳಗಿನವುಗಳಲ್ಲಿ IO PLL ಗೆ ಉಲ್ಲೇಖ ಗಡಿಯಾರವಾಗಿ ಕಾರ್ಯನಿರ್ವಹಿಸುತ್ತದೆ: • ಚಿತ್ರ: ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಇ-ಟೈಲ್ NRZ ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ. • ಚಿತ್ರ: ಇಂಟರ್ಲೇಕನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಹಾರ್ಡ್‌ವೇರ್ ವಿನ್ಯಾಸ ಎಕ್ಸ್ample ಇ-ಟೈಲ್ PAM4 ಮೋಡ್ ಮಾರ್ಪಾಡುಗಳಿಗಾಗಿ ಉನ್ನತ ಮಟ್ಟದ ಬ್ಲಾಕ್ ರೇಖಾಚಿತ್ರ.
2019.07.01	19.2	19.2	ಆರಂಭಿಕ ಬಿಡುಗಡೆ.

ಇಂಟೆಲ್ ಕಾರ್ಪೊರೇಷನ್. ಎಲ್ಲ ಹಕ್ಕುಗಳನ್ನು ಕಾಯ್ದಿರಿಸಲಾಗಿದೆ. ಇಂಟೆಲ್, ಇಂಟೆಲ್ ಲೋಗೋ ಮತ್ತು ಇತರ ಇಂಟೆಲ್ ಗುರುತುಗಳು ಇಂಟೆಲ್ ಕಾರ್ಪೊರೇಷನ್ ಅಥವಾ ಅದರ ಅಂಗಸಂಸ್ಥೆಗಳ ಟ್ರೇಡ್‌ಮಾರ್ಕ್‌ಗಳಾಗಿವೆ. ಇಂಟೆಲ್ ತನ್ನ ಎಫ್‌ಪಿಜಿಎ ಮತ್ತು ಸೆಮಿಕಂಡಕ್ಟರ್ ಉತ್ಪನ್ನಗಳ ಕಾರ್ಯಕ್ಷಮತೆಯನ್ನು ಇಂಟೆಲ್‌ನ ಸ್ಟ್ಯಾಂಡರ್ಡ್ ವಾರಂಟಿಗೆ ಅನುಗುಣವಾಗಿ ಪ್ರಸ್ತುತ ವಿಶೇಷಣಗಳಿಗೆ ಖಾತರಿಪಡಿಸುತ್ತದೆ, ಆದರೆ ಯಾವುದೇ ಸೂಚನೆಯಿಲ್ಲದೆ ಯಾವುದೇ ಉತ್ಪನ್ನಗಳು ಮತ್ತು ಸೇವೆಗಳಿಗೆ ಬದಲಾವಣೆಗಳನ್ನು ಮಾಡುವ ಹಕ್ಕನ್ನು ಕಾಯ್ದಿರಿಸಿದೆ. ಇಂಟೆಲ್ ಲಿಖಿತವಾಗಿ ಒಪ್ಪಿಕೊಂಡಿರುವುದನ್ನು ಹೊರತುಪಡಿಸಿ ಇಲ್ಲಿ ವಿವರಿಸಿದ ಯಾವುದೇ ಮಾಹಿತಿ, ಉತ್ಪನ್ನ ಅಥವಾ ಸೇವೆಯ ಅಪ್ಲಿಕೇಶನ್ ಅಥವಾ ಬಳಕೆಯಿಂದ ಉಂಟಾಗುವ ಯಾವುದೇ ಜವಾಬ್ದಾರಿ ಅಥವಾ ಹೊಣೆಗಾರಿಕೆಯನ್ನು Intel ಊಹಿಸುವುದಿಲ್ಲ. ಇಂಟೆಲ್ ಗ್ರಾಹಕರು ಯಾವುದೇ ಪ್ರಕಟಿತ ಮಾಹಿತಿಯನ್ನು ಅವಲಂಬಿಸುವ ಮೊದಲು ಮತ್ತು ಉತ್ಪನ್ನಗಳು ಅಥವಾ ಸೇವೆಗಳಿಗೆ ಆರ್ಡರ್ ಮಾಡುವ ಮೊದಲು ಸಾಧನದ ವಿಶೇಷಣಗಳ ಇತ್ತೀಚಿನ ಆವೃತ್ತಿಯನ್ನು ಪಡೆಯಲು ಸಲಹೆ ನೀಡಲಾಗುತ್ತದೆ.
*ಇತರ ಹೆಸರುಗಳು ಮತ್ತು ಬ್ರ್ಯಾಂಡ್‌ಗಳನ್ನು ಇತರರ ಆಸ್ತಿ ಎಂದು ಕ್ಲೈಮ್ ಮಾಡಬಹುದು.
ISO
9001:2015
ನೋಂದಾಯಿಸಲಾಗಿದೆ
ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) Intel® Agilex™ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ampಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ

ಆನ್ಲೈನ್ ​​ಆವೃತ್ತಿ
ಪ್ರತಿಕ್ರಿಯೆಯನ್ನು ಕಳುಹಿಸಿ
ID: 683800
ಯುಜಿ -20239
ಆವೃತ್ತಿ: 2022.08.03

ದಾಖಲೆಗಳು / ಸಂಪನ್ಮೂಲಗಳು

ಇಂಟೆಲ್ ಇಂಟರ್ಲೇಕೆನ್ (2 ನೇ ತಲೆಮಾರಿನ) ಅಜಿಲೆಕ್ಸ್ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample [ಪಿಡಿಎಫ್] ಬಳಕೆದಾರ ಮಾರ್ಗದರ್ಶಿ ಇಂಟರ್‌ಲೇಕನ್ 2 ನೇ ತಲೆಮಾರಿನ ಅಜಿಲೆಕ್ಸ್ ಎಫ್‌ಪಿಜಿಎ ಐಪಿ ಡಿಸೈನ್ ಎಕ್ಸ್ample, ಇಂಟರ್ಲೇಕೆನ್, 2 ನೇ ತಲೆಮಾರಿನ ಅಜಿಲೆಕ್ಸ್ FPGA IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample, Agilex FPGA IP ಡಿಸೈನ್ ಎಕ್ಸ್ample, IP ವಿನ್ಯಾಸ ಎಕ್ಸ್ample

ಉಲ್ಲೇಖಗಳು

• ಬಳಕೆದಾರ ಕೈಪಿಡಿ