Interlaken (2. generációs) Intel ®
Agilex™ FPGA IP tervezés plample
Felhasználói kézikönyv

Gyors üzembe helyezési útmutató

Az Interlaken (2. generációs) FPGA IP mag szimulációs tesztpadot és hardvertervezést biztosítample, amely támogatja a fordítást és a hardver tesztelését. Amikor létrehozza a tervet, plample, a paraméterszerkesztő automatikusan létrehozza a files szükséges a tervezés szimulálásához, fordításához és hardveres teszteléséhez. A design plample is elérhető az Interlaken Look-aside funkcióhoz.
A próbapad és a tervezés plample támogatja az NRZ és PAM4 módot az E-tile eszközökhöz. Az Interlaken (2. generációs) FPGA IP mag tervezési plamples minden támogatott sávszám és adatsebesség kombinációhoz.

1. ábra Fejlesztési lépések a Design Example

Az interlakeni (2. generációs) IP magtervezés plample a következő szolgáltatásokat támogatja:

• Belső TX-RX soros loopback mód
• Automatikusan generál fix méretű csomagokat
• Alapvető csomagellenőrzési lehetőségek
• Lehetőség a System Console használatára a terv alaphelyzetbe állításához újbóli tesztelés céljából
• PMA adaptáció

2. ábra Magas szintű blokkdiagram az interlakeni (2. generációs) tervezéshez Example

Kapcsolódó információk

• Interlaken (2. generációs) FPGA IP felhasználói útmutató
• Interlaken (2. generációs) Intel FPGA IP kiadási megjegyzések

1.1. Hardver- és szoftverkövetelmények
Az ex teszteléséreamptervezésénél használja a következő hardvert és szoftvert:

• Intel® Prime Pro Edition szoftververzió 21.3
• Rendszerkonzol
• Támogatott szimulátorok:
  – Siemens* EDA ModelSim* SE vagy QuestaSim*
  — Szinopszia* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus™ F-sorozatú adó-vevő-SoC fejlesztőkészlet (AGFB014R24A2E2V)

Kapcsolódó információk
Intel Agilex F-Series Transceiver-SoC fejlesztői készlet felhasználói útmutató
1.2. Címtárszerkezet
Az interlakeni (2. generációs) IP magtervezés plample file könyvtárak tartalmazzák a következő generált files a tervezéshez plample.
3. ábra: A generált Interlaken címtárstruktúrája (2. generáció) Example Design

A hardver konfigurációja, szimulációja és tesztje files találhatókample_telepítési_könyvtár>/uflex_ilk_0_example_design.
1. táblázat: Interlaken (2. generációs) IP Core hardvertervezés plample File Leírások
Ezek files aample_telepítési_könyvtár>/uflex_ilk_0_example_design/ plample_design/quartus könyvtárat.

File Nevek	Leírás
example_design.qpf	Intel Quartus Prime projekt file.
example_design.qsf	Intel Quartus Prime projektbeállítások file
example_design.sdc jtag_timing_template.sdc	Synopsys tervezési kényszer file. Másolhat és módosíthat saját tervéhez.
sysconsole_testbench.tcl	Fő file a System Console eléréséhez

2. táblázat: Interlaken (2. generációs) IP Core Testbench File Leírás
Ez file benne van aample_telepítési_könyvtár>/uflex_ilk_0_example_design/ plample_design/rtl könyvtárat.

File Név	Leírás
top_tb.sv	Csúcsszintű próbapad file.

3. táblázat: nterlaken (2. generációs) IP Core Testbench szkriptek
Ezek files aample_telepítési_könyvtár>/uflex_ilk_0_example_design/ plample_design/testbench könyvtárat.

File Név	Leírás
vcstest.sh	A VCS-szkript a tesztpad futtatásához.
vlog_pro.do	A ModelSim SE vagy QuestaSim szkript a tesztpad futtatásához.
xcelium.sh	Az Xcelium szkript a tesztpad futtatásához.

1.3. Hardvertervezés plample Alkatrészek
Az exampA le design összekapcsolja a rendszer és a PLL referenciaórákat és a szükséges tervezési alkatrészeket. Az exampA le design belső visszacsatolási módban konfigurálja az IP magot, és csomagokat generál az IP core TX felhasználói adatátviteli felületen. Az IP-mag ezeket a csomagokat a belső visszacsatolási úton küldi el az adó-vevőn keresztül.
Miután az IP mag vevő megkapta a visszacsatolási úton lévő csomagokat, feldolgozza az Interlaken csomagokat és továbbítja azokat az RX felhasználói adatátviteli felületen. Az exampA le design ellenőrzi, hogy a fogadott és továbbított csomagok egyeznek-e.
A hardver plampA tervezés külső PLL-eket tartalmaz. Megvizsgálhatja a tiszta szöveget files hogy view sample kód, amely egy lehetséges módszert valósít meg külső PLL-ek csatlakoztatására az Interlaken (2. generációs) FPGA IP-hez.
Az interlakeni (2. generációs) hardvertervezés plample a következő összetevőket tartalmazza:

1. Interlaken (2. generációs) FPGA IP
2. Csomaggenerátor és csomagellenőrző
3. JTAG vezérlő, amely a rendszerkonzollal kommunikál. A rendszerkonzolon keresztül kommunikál az ügyféllogikával.

4. ábra Interlaken (2. generációs) hardvertervezés plample Magas szintű blokkdiagram az E-tile NRZ mód variációkhoz

Az interlakeni (2. generációs) hardvertervezés plampAz E-tile PAM4 mód variációit célzó le egy további mac_clkin óra szükséges, amelyet az IO PLL generál. Ennek a PLL-nek ugyanazt a referenciaórát kell használnia, amely a pll_ref_clk fájlt hajtja.

5. ábra Interlaken (2. generációs) hardvertervezés plample High Level
Blokkdiagram az E-tile PAM4 mód változataihoz

Az E-tile PAM4 módváltozatoknál, ha engedélyezi a Preserve unused adó-vevő csatornák PAM4 paramétert, egy további referencia órajel port is hozzáadódik (pll_ref_clk [1]). Ezt a portot ugyanazon a frekvencián kell meghajtani, mint az IP-paraméter-szerkesztőben (Referencia órajel frekvencia a megőrzött csatornákhoz). A PAM4 nem használt adó-vevő csatornáinak megőrzése opcionális. Az ehhez az órához rendelt tű és a kapcsolódó megszorítások láthatók a QSF-ben, ha az Intel Stratix® 10 vagy Intel Agilex fejlesztőkészletet választja a tervezés generálásához.
A tervezéshez plampA szimuláció során a tesztpad mindig ugyanazt a frekvenciát határozza meg a pll_ref_clk[0] és a pll_ref_clk[1] számára.
Kapcsolódó információk
Intel Agilex F-Series Transceiver-SoC fejlesztői készlet felhasználói útmutató
1.4. A terv létrehozása

6. ábra Eljárás

Kövesse ezeket a lépéseket a hardver plamptervezés és próbapad:

1. Az Intel Quartus Prime Pro Edition szoftverben kattintson a gombra File ➤ Új projekt varázsló új Intel Quartus Prime projekt létrehozásához, vagy kattintson a gombra File ➤ Nyissa meg a Projektet egy meglévő Intel Quartus Prime projekt megnyitásához. A varázsló kéri, hogy adjon meg egy eszközt.
2. Adja meg az Agilex készülékcsaládot, és válassza ki az eszközt a tervezéshez.
3. Az IP-katalógusban keresse meg és kattintson duplán az Interlaken (2nd Generation) Intel FPGA IP elemre. Megjelenik az Új IP-változat ablak.
4. Adjon meg egy legfelső szintű nevet az Ön egyéni IP-változatához. A paraméterszerkesztő elmenti az IP-változat beállításait a file nevezett .ip.
5. Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.
   7. ábra Plample Design fül az Interlaken (2. generációs) Intel FPGA IP paraméterszerkesztőben
6. Az IP lapon adja meg az IP-magváltozat paramétereit.
7. A PMA adaptáció lapon adja meg a PMA adaptációs paramétereket, ha PMA adaptációt kíván használni az E-tile eszközváltozatokhoz.
   Ez a lépés nem kötelező:
   • Válassza az Enable adaptation load soft IP opciót.
   Megjegyzés: Ha a PMA adaptáció engedélyezve van, engedélyeznie kell a Natív PHY hibakeresési fővégpont (NPDME) engedélyezése lehetőséget az IP lapon.
   • Válassza ki a PMA adaptáció előre beállított értékét a PMA adaptációhoz Select paraméter.
   • Kattintson a PMA Adaptation Preload elemre a kezdeti és a folyamatos adaptációs paraméterek betöltéséhez.
   • Adja meg a támogatandó PMA-konfigurációk számát, ha több PMA-konfiguráció is engedélyezett a PMA konfigurációs száma paraméterrel.
   • Válassza ki, hogy melyik PMA-konfigurációt szeretné betölteni vagy tárolni. Válassza ki a betölteni vagy tárolni kívánt PMA-konfigurációt.
   • Kattintson az Adaptáció betöltése a kiválasztott PMA konfigurációból gombra a kiválasztott PMA konfigurációs beállítások betöltéséhez.
   A PMA adaptációs paraméterekkel kapcsolatos további információkért tekintse meg az E-tile Transceiver PHY felhasználói kézikönyvét.
8. Az Exampa Tervezés lapon válassza a Szimuláció opciót a tesztpad létrehozásához, és válassza a Szintézis lehetőséget a hardver pl.amptervezés.
   Megjegyzés: A Szimuláció vagy Szintézis opciók közül legalább egyet ki kell választania az Example Design Files.
9. Generált HDL formátum esetén csak a Verilog érhető el.
10. A Target Development Kit esetében válassza ki a megfelelő opciót.
    Megjegyzés: Az Intel Agilex F sorozatú adó-vevő SoC fejlesztői készlete csak akkor érhető el, ha a projektben az Intel Agilex eszköznevet AGFA012 vagy AGFA014 karakterlánccal kezdődően határozza meg. Ha a Fejlesztői készlet lehetőséget választja, a tű-hozzárendelések az Intel Agilex Development Kit eszköz AGFB014R24A2E2V cikkszáma szerint vannak beállítva, és eltérhetnek a kiválasztott eszköztől. Ha a tervezést egy másik PCB-n lévő hardveren szeretné tesztelni, válassza a Nincs fejlesztőkészlet lehetőséget, és végezze el a megfelelő tű-hozzárendeléseket a .qsf fájlban. file.
11. Kattintson az Ex generálása elemreample Design. A Select ExampMegjelenik a Design Directory ablak.
12. Ha módosítani szeretné a tervezést, plample könyvtár elérési útja vagy neve a megjelenített alapértelmezett értékekből (uflex_ilk_0_example_design), tallózzon az új elérési útra, és írja be az új designt, plample könyvtárnév.
13. Kattintson az OK gombra.

Kapcsolódó információk

• Intel Agilex F-Series Transceiver-SoC fejlesztői készlet felhasználói útmutató
• E-tile adó-vevő PHY felhasználói kézikönyv

1.5. A tervezés szimulációja plample Testbench
Lásd: Interlaken (2. generációs) hardvertervezés, plample magas szintű blokk az E-tile NRZ mód variációkhoz és az Interlaken (2. generációs) hardvertervezéshezample High Level Block for E-tile PAM4 Mode A szimulációs tesztpad blokkdiagramjai.

8. ábra Eljárás

Kövesse az alábbi lépéseket a tesztpad szimulálásához:

1. A parancssorban váltson át a testbench szimulációs könyvtárra. A könyvtár azample_telepítési_könyvtár>/example_design/ testbench Intel Agilex eszközökhöz.
2. Futtassa a szimulációs szkriptet az Ön által választott támogatott szimulátorhoz. A szkript lefordítja és futtatja a tesztpadot a szimulátorban. A szkriptnek ellenőriznie kell, hogy az SOP és az EOP száma megegyezik-e a szimuláció befejezése után. Tekintse meg a szimuláció futtatásának lépései táblázatot.
   4. táblázat: A szimuláció futtatásának lépései

   Szimulátor	Utasítás
   ModelSim SE vagy QuestaSim	A parancssorba írja be: -do vlog_pro.do. Ha a ModelSim grafikus felhasználói felület előhívása nélkül szeretne szimulálni, írja be a vsim -c -do vlog_pro.do parancsot.
   VCS	A parancssorba írja be az sh vcstest.sh parancsot
   Xcelium	A parancssorba írja be az sh xcelium.sh parancsot

3. Elemezze az eredményeket. A sikeres szimuláció csomagokat küld és fogad, és a „Test PASSED” üzenetet jeleníti meg.

A próbapad a tervezéshez plample a következő feladatokat végzi el:

• Példányosítja az Interlaken (2. generációs) Intel FPGA IP-t.
• Kinyomtatja a PHY állapotot.
• Ellenőrzi a metakeret szinkronizálását (SYNC_LOCK) és a szó (blokk) határait (WORD_LOCK).
• Megvárja az egyes sávok lezárását és összehangolását.
• Elkezdi a csomagok továbbítását.
• Ellenőrzi a csomagstatisztikát:
  — CRC24 hibák
  — SOP-ok
  — EOP-k

A következő sampA kimenet egy sikeres szimulációs tesztet mutat be Interlaken módban:
**********************************************
INFORMÁCIÓ: Várakozás a sávok összehangolására.
Az összes vételi sáv egy vonalban van, és készen áll a forgalom fogadására.
****************************************************** *
****************************************************** *
INFORMÁCIÓ: Indítsa el a csomagok továbbítását
****************************************************** *
****************************************************** *
INFORMÁCIÓ: A csomagok továbbításának leállítása
****************************************************** *
****************************************************** *
INFORMÁCIÓ: Csomagok statisztikáinak ellenőrzése
****************************************************** *
Jelentett CRC 24 hibák: 0
Továbbított SOP: 100
Továbbított EOP: 100
Beérkezett SOP: 100
Beérkezett EOP: 100
ECC hibaszám: 0
****************************************************** *
INFORMÁCIÓ: A teszt sikeres
****************************************************** *
Jegyzet: Az Interlaken design exampA szimulációs tesztpad 100 csomagot küld és 100 csomagot fogad.
A következő sampA kimenet egy sikeres szimulációs tesztet szemléltet Interlaken-félnézetű módban:
Ellenőrizze, hogy a TX és az RX számláló egyenlő-e vagy sem.
———————————————————--
READ_MM: cím 4000014 = 00000001.
———————————————————--
De-assert számláló egyenlő bit.
———————————————————--
WRITE_MM: a 4000001 cím 00000001 lesz.
WRITE_MM: a 4000001 cím 00000000 lesz.
———————————————————--
RX_SOP SZÁMLÁLÓ.
———————————————————--
READ_MM: cím 400000c = 0000006a.
———————————————————--
RX_EOP SZÁMLÁLÓ.
READ_MM: cím 400000d = 0000006a.
———————————————————--
READ_MM: cím 4000010 = 00000000.
———————————————————--
Végső jelentés megjelenítése.
———————————————————--
0 Észlelt hiba
0 CRC24 hiba jelentve
106 SOP továbbítása
106 EOP továbbított
106 SOP érkezett
106 EOP érkezett
———————————————————--
Simuláció befejezése
———————————————————--
SIKERES VIZSGA
———————————————————--
Jegyzet: A csomagok száma (SOP-k és EOP-k) sávonként változik az Interlaken Lookaside tervezésében, pl.ample szimuláció sample kimenet.
Kapcsolódó információk
Hardvertervezés plample Komponensek a 6. oldalon
1.6. A Design Ex. összeállítása és konfigurálásaample a Hardverben

9. ábra Eljárás

Demonstrációs teszt összeállítása és futtatása a hardveren, plamptervezésénél kövesse az alábbi lépéseket:

1. Győződjön meg arról, hogy a hardver plampA tervezési generáció befejeződött.
2. Az Intel Quartus Prime Pro Edition szoftverben nyissa meg az Intel Quartus Prime projektetample_telepítési_könyvtár>/example_design/quartus/ plample_design.qpf>.
3. A Feldolgozás menüben kattintson a Fordítás indítása parancsra.
4. Sikeres összeállítás után egy .sof file elérhető a megadott könyvtárban.
   Kövesse ezeket a lépéseket a hardver, plampdizájn az Intel Agilex eszközön:
5. Csatlakoztassa az Intel Agilex F-Series Transceiver-SoC fejlesztőkészletet a gazdagéphez.
   b. Indítsa el a Clock Control alkalmazást, amely a fejlesztői készlet része, és állítson be új frekvenciákat a tervezési pl.ample. Az alábbiakban látható a Clock Control alkalmazás frekvenciabeállítása:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT – Állítsa be a pll_ref_clk (1) értékét a tervezési követelményei szerint.
   c. Az Eszközök menüben kattintson a Programozó elemre.
   d. A Programozóban kattintson a Hardverbeállítás elemre.
   e. Válasszon ki egy programozó eszközt.
   f. Válassza ki és adja hozzá az Intel Agilex F-Series Transceiver-SoC fejlesztői készletet, amelyhez az Intel Quartus Prime munkamenet csatlakozhat.
   g. Győződjön meg arról, hogy a Mód beállítása JTAG.
   h. Válassza ki az Intel Agilex eszközt, és kattintson az Eszköz hozzáadása gombra. A programozó megjeleníti a kártyán lévő eszközök közötti kapcsolatok blokkvázlatát.
   én. A .sof sorban jelölje be a .sof jelölőnégyzetet.
   j. Jelölje be a jelölőnégyzetet a Program/Configure oszlopban.
   k. Kattintson a Start gombra.

Kapcsolódó információk

• Intel FPGA eszközök programozása a 0. oldalon
• Tervek elemzése és hibakeresése System Console segítségével
• Intel Agilex F-Series Transceiver-SoC fejlesztői készlet felhasználói útmutató

1.7. A hardvertervezés tesztelése plample
Miután lefordította az Interlaken (2nd Generation) Intel FPGA IP magtervezést, plample és konfigurálja az eszközt, a Rendszerkonzol segítségével programozhatja az IP-magot és a beágyazott natív PHY IP-mag regisztereit.
Kövesse ezeket a lépéseket a rendszerkonzol megjelenítéséhez és a hardvertervezés teszteléséhez, plample:

1. Az Intel Quartus Prime Pro Edition szoftver Eszközök menüjében kattintson a Rendszerhibakereső eszközök ➤ Rendszerkonzol elemre.
2. Változás aample_installation_dir>plample_design/ hwtest könyvtárban.
3. Kapcsolat megnyitásához a JTAG master, írja be a következő parancsot: source sysconsole_testbench.tcl
4. A belső soros visszacsatolási módot a következő kialakítással kapcsolhatja be, plampparancsok:
   a. stat: Általános állapotinformációkat nyomtat.
   b. sys_reset: Visszaállítja a rendszert.
   c. loop_on: Bekapcsolja a belső soros visszahurkolást.
   d. run_example_design: Futtatja a tervezést plample.
   Megjegyzés: A loop_on parancsot a run_ex előtt kell futtatniaample_design parancsot.
   A run_exampA le_design a következő parancsokat futtatja sorozatban:
   sys_reset->stat->gen_on->stat->gen_off.
   Megjegyzés: Ha kiválasztja az Enable adaptation load soft IP opciót, a run_exampA le_design parancs végrehajtja a kezdeti adaptációs kalibrálást az RX oldalon a run_load_PMA_configuration parancs futtatásával.
5. A belső soros visszacsatolási módot a következő kivitelben kapcsolhatja ki, plample parancs:
   a. loop_off: Kikapcsolja a belső soros visszacsatolást.
6. Az IP magot a következő kiegészítő kialakítással programozhatja, plampparancsok:
   a. gen_on: Engedélyezi a csomaggenerátort.
   b. gen_off: Letiltja a csomaggenerátort.
   c. run_test_loop: Lefuttatja a tesztet alkalommal az E-tile NRZ és PAM4 változatok esetében.
   d. clear_err: Törli az összes ragadós hibabitet.
   e. set_test_mode : Beállítja a tesztet egy adott módban történő futtatáshoz.
   f. get_test_mode: Kinyomtatja az aktuális tesztmódot.
   g. set_burst_size : A sorozatfelvétel méretét állítja be bájtokban.
   h. get_burst_size: Kinyomtatja a sorozatméretre vonatkozó információkat.

A sikeres teszt kinyomtatja a HW_TEST:PASS üzenetet. Alább találhatók a tesztüzem teljesítésének feltételei:

• Nincs hiba a CRC32-nél, a CRC24-nél és az ellenőrzőnél.
• A továbbított SOP-oknak és EOP-knak meg kell egyeznie a fogadottakkal.

A következő sampA le kimenet egy sikeres tesztfutást mutat be Interlaken módban:
INFORMÁCIÓ: INFORMÁCIÓ: Állítsa le a csomagok generálását
==== ÁLLAPOTJELENTÉS ====
TX KHz: 402813
RX KHz: 402813
Frekvenciazárak: 0x0000ff
TX PLL zár: 0x000001
Igazítás: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
szózár: 0x0000ff
szinkronzár: 0x0000ff
CRC32 hibák: 0
CRC24 hibák: 0
Ellenőrző hibák: 0
FIFO hibajelzők: 0x000000
Továbbított SOP-k: 1087913770
Továbbított EOP-k: 1087913770
Beérkezett SOP-k: 1087913770
Beérkezett EOP-k: 1087913770
ECC korrigált: 0
ECC hiba: 0
161 másodperc telt el a bekapcsolás óta
HW_TESZT : PASS
A sikeres teszt kinyomtatja a HW_TEST : PASS üzenetet. Alább találhatók a tesztüzem teljesítésének feltételei:

• Nincs hiba a CRC32-nél, a CRC24-nél és az ellenőrzőnél.
• A továbbított SOP-oknak és EOP-knak meg kell egyeznie a fogadottakkal.

A következő sampA kimenet egy sikeres tesztfutást mutat be Interlaken Lookaside módban:
INFORMÁCIÓ: INFORMÁCIÓ: Állítsa le a csomagok generálását
==== ÁLLAPOTJELENTÉS ====
TX KHz: 402813
RX KHz: 402812
Frekvenciazárak: 0x000fff
TX PLL zár: 0x000001
Igazítás: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
szózár: 0x000fff
szinkronzár: 0x000fff
CRC32 hibák: 0
CRC24 hibák: 0
Ellenőrző hibák: 0
Továbbított SOP-k: 461
Továbbított EOP-k: 461
Beérkezett SOP-k: 461
Beérkezett EOP-k: 461
171 másodperc telt el a bekapcsolás óta
HW_TESZT : PASS

Tervezés plample Leírás

A design plample bemutatja az Interlaken IP mag funkcióit.
Kapcsolódó információk
Interlaken (2. generációs) FPGA IP felhasználói útmutató
2.1. Tervezés plample Behavior
A tervezés hardveres teszteléséhez írja be a következő parancsokat a rendszerkonzolba:

1. A beállítás forrása file:
   % forrásample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Futtassa le a tesztet:
   % run_example_design
3. Az interlakeni (2. generációs) hardvertervezés plample a következő lépéseket hajtja végre:
   a. Visszaállítja az Interlaken (2. generációs) IP-címet.
   b. Konfigurálja az Interlaken (2. generációs) IP-t belső visszacsatolási módban.
   c. Interlaken-csomagok folyamát küldi előre meghatározott adatokkal a hasznos adatban az IP-mag TX felhasználói adatátviteli felületére.
   d. Ellenőrzi a fogadott csomagokat, és jelenti az állapotot. A hardvertervben szereplő csomagellenőrző plample a következő alapvető csomagellenőrzési lehetőségeket biztosítja:
   • Ellenőrzi, hogy az átvitt csomagok sorrendje helyes-e.
   • Ellenőrzi, hogy a fogadott adatok egyeznek-e a várt értékekkel azáltal, hogy biztosítja a csomag kezdete (SOP) és a csomag végének (EOP) számlálásának egybeesését az adatok átvitele és fogadása közben.

2.2. Interfész jelek
5. táblázat Tervezés plample Interfész jelek

Port neve	Irány	Szélesség (bitek)	Leírás
mgmt_clk	Bemenet	1	Rendszeróra bemenet. Az órajel frekvenciájának 100 MHz-nek kell lennie.
pll_ref_clk /pll_ref_clk[1:0] (2)	Bemenet	2-jan	Adó-vevő referencia óra. Meghajtja az RX CDR PLL-t.

Port neve	Irány	Szélesség (bitek)	Leírás
			A pll_ref_clk[1] csak akkor érhető el, ha engedélyezi Felhasználatlanul őrizze meg Jegyzet: adó-vevő csatornák a PAM4 számára paraméter E-tile PAM4 módban IP variációk.
rx_pin	Bemenet	A sávok száma	Vevő SERDES adattű.
tx_pin	Kimenet	A sávok száma	SERDES adat PIN átvitele.
rx_pin_n	Bemenet	A sávok száma	Vevő SERDES adattű. Ez a jel csak az E-tile PAM4 módú eszközváltozatokban érhető el.
tx_pin_n	Kimenet	A sávok száma	SERDES adat PIN átvitele. Ez a jel csak az E-tile PAM4 módú eszközváltozatokban érhető el.
mac_clk_pll_ref	Bemenet	1	Ezt a jelet egy PLL-nek kell vezérelnie, és ugyanazt az órajelforrást kell használnia, mint a pll_ref_clk. Ez a jel csak az E-tile PAM4 módú eszközváltozatokban érhető el.
usr_pb_reset_n	Bemenet	1	A rendszer visszaállítása.

Kapcsolódó információk
Interfész jelek
2.3. Regisztráció Térkép
Jegyzet:

• Tervezés plampA le regiszter címe 0x20**-al kezdődik, míg az Interlaken IP magregiszter címe 0x10**-el kezdődik.
• Hozzáférési kód: RO – Csak olvasható és RW – Írás/olvasás.
• A rendszerkonzol beolvassa a tervezést plample regisztrálja és jelenti a képernyőn a teszt állapotát.

6. táblázat Tervezés plample Regisztráció térkép Interlaken Design Example

Offset	Név	Hozzáférés	Leírás
8:00	Fenntartott
8:01	Fenntartott
8:02	Rendszer PLL visszaállítása	RO	A következő bitek jelzik a rendszer PLL visszaállítási kérelmét és az engedélyezési értéket: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	RX sáv igazítva	RO	Az RX sáv beállítását jelzi.
8:04	WORD zárolva	RO	[NUM_LANES–1:0] – Szó (blokk) határainak azonosítása.

(2) Ha engedélyezi a Preserve unused transceiver channels for PAM4 paramétert, egy további referencia-óraport is hozzáadásra kerül a nem használt PAM4 slave csatorna megőrzéséhez.

Offset	Név	Hozzáférés	Leírás
8:05	Szinkronizálás zárolva	RO	[NUM_LANES–1:0] – Metaframe szinkronizálás.
8:06 – 8:09	CRC32 hibaszám	RO	A CRC32 hibaszámot jelzi.
8'h0A	CRC24 hibaszám	RO	A CRC24 hibaszámot jelzi.
8'h0B	Túlcsordulás/alulcsordulás jel	RO	A következő bitek jelzik: • Bit [3] – TX alulcsordulási jel • Bit [2] – TX túlcsordulási jel • Bit [1] – RX túlcsordulási jel
8'ó0C	SOP szám	RO	Az SOP számát jelzi.
8'h0D	EOP szám	RO	Az EOP számát jelzi
8'h0E	Hibaszám	RO	A következő hibák számát jelzi: • A sávigazítás elvesztése • Illegális ellenőrző szó • Illegális keretezési minta • Hiányzik az SOP vagy EOP jelző
8'h0F	send_data_mm_clk	RW	Írjon 1-et a [0] bitre, hogy engedélyezze a generátor jelét.
8:10	Ellenőrző hiba		Az ellenőrző hibát jelzi. (SOP adathiba, csatornaszám hiba és PLD adathiba)
8:11	Rendszer PLL zár	RO	A [0] bit a PLL zárolást jelzi.
8:14	TX SOP száma	RO	A csomaggenerátor által generált SOP számát jelzi.
8:15	TX EOP száma	RO	A csomaggenerátor által generált EOP számát jelzi.
8:16	Folyamatos csomag	RW	Írjon 1-et a [0] bitre a folyamatos csomag engedélyezéséhez.
8:39	ECC hibaszám	RO	Az ECC hibák számát jelzi.
8:40	ECC korrigált hibaszám	RO	A javított ECC hibák számát jelzi.

7. táblázat Tervezés plample Regisztráció térkép Interlaken Look-aside Design Example
Használja ezt a regisztertérképet a terv generálásakor plample az Interlaken Nézze meg a mód engedélyezése paraméterrel.

Offset	Név	Hozzáférés	Leírás
8:00	Fenntartott
8:01	Számláló visszaállítása	RO	Írjon 1-et a [0] bitbe, hogy törölje a TX és RX számláló bitjét.
8:02	Rendszer PLL visszaállítása	RO	A következő bitek jelzik a rendszer PLL visszaállítási kérelmét és az engedélyezési értéket: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	RX sáv igazítva	RO	Az RX sáv beállítását jelzi.
8:04	WORD zárolva	RO	[NUM_LANES–1:0] – Szó (blokk) határainak azonosítása.
8:05	Szinkronizálás zárolva	RO	[NUM_LANES–1:0] – Metaframe szinkronizálás.
8:06 – 8:09	CRC32 hibaszám	RO	A CRC32 hibaszámot jelzi.
8'h0A	CRC24 hibaszám	RO	A CRC24 hibaszámot jelzi.

Offset	Név	Hozzáférés	Leírás
8'h0B	Fenntartott
8'ó0C	SOP szám	RO	Az SOP számát jelzi.
8'h0D	EOP szám	RO	Az EOP számát jelzi
8'h0E	Hibaszám	RO	A következő hibák számát jelzi: • A sávigazítás elvesztése • Illegális ellenőrző szó • Illegális keretezési minta • Hiányzik az SOP vagy EOP jelző
8'h0F	send_data_mm_clk	RW	Írjon 1-et a [0] bitre, hogy engedélyezze a generátor jelét.
8:10	Ellenőrző hiba	RO	Az ellenőrző hibát jelzi. (SOP adathiba, csatornaszám hiba és PLD adathiba)
8:11	Rendszer PLL zár	RO	A [0] bit a PLL zárolást jelzi.
8:13	Látenciaszám	RO	A várakozási idő számát jelzi.
8:14	TX SOP száma	RO	A csomaggenerátor által generált SOP számát jelzi.
8:15	TX EOP száma	RO	A csomaggenerátor által generált EOP számát jelzi.
8:16	Folyamatos csomag	RO	Írjon 1-et a [0] bitre a folyamatos csomag engedélyezéséhez.
8:17	TX és RX számláló egyenlő	RW	Azt jelzi, hogy a TX és az RX számláló egyenlő.
8:23	A késleltetés engedélyezése	WO	Írjon 1-et a [0] bitre a késleltetés mérésének engedélyezéséhez.
8:24	A késleltetés készen áll	RO	Azt jelzi, hogy a várakozási idő mérése készen áll.

Interlaken (2. generációs) Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum

A használati útmutató legújabb és korábbi verzióiért tekintse meg a Interlaken (2 Generáció) Intel Agilex FPGA IP Design Example Felhasználói kézikönyv HTML verzió. Válassza ki a verziót, és kattintson a Letöltés gombra. Ha egy IP- vagy szoftververzió nem szerepel a listában, az előző IP- vagy szoftververzió felhasználói útmutatója érvényes.
Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek.

Az Interlaken (2. generációs) Intel Agilex FPGA IP Design Ex. dokumentum felülvizsgálati előzményeiample Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2022.08.03	21.3	20.0.1	Javítottuk az eszköz OPN-jét az Intel Agilex F-Series Transceiver-SoC fejlesztőkészlethez.
2021.10.04	21.3	20.0.1	• Hozzáadott támogatás a QuestaSim szimulátorhoz. • Az NCSim szimulátor támogatásának megszüntetése.
2021.02.24	20.4	20.0.1	• Információk hozzáadva a PAM4 használaton kívüli adó-vevő csatornájának megőrzéséről a következő részben: Hardvertervezés Ex.ample Alkatrészek. • Hozzáadtuk a pll_ref_clk[1] jel leírását az Interfész jelek szakaszhoz.
2020.12.14	20.4	20.0.0	• Frissített sampHardverteszt kimenet Interlaken módhoz és Interlaken Nézőmódhoz a Hardvertervezési Ex tesztelése részbenample. • Frissített regisztertérkép az interlakeni külső tervezéshez, plample rovatban Regisztráció Térkép. • A Hardvertervezés tesztelése részben a sikeres hardverteszt futtatásához szükséges megfelelési feltételt adottample.
2020.10.16	20.2	19.3.0	Javított parancs a kezdeti adaptációs kalibráció futtatásához az RX oldalon a Hardvertervezés tesztelése részbenample szakasz.
2020.06.22	20.2	19.3.0	• A tervezés plample elérhető az Interlaken Nézőhely üzemmódhoz. • A tervezés hardver tesztelése plample az Intel Agilex eszközváltozatokhoz érhető el. • Hozzáadott ábra: Magas szintű blokkdiagram az Interlaken (2. generációs) tervezéshez, plample. • Frissítve a következő szakaszok: – Hardver- és szoftverkövetelmények – Címtárstruktúra • Módosította a következő ábrákat, hogy tartalmazza az Interlaken Look-aide-hoz kapcsolódó frissítést: – Ábra: Interlaken (2. generációs) hardvertervezés plample High Szint blokkdiagram az E-tile NRZ mód variációkhoz – Ábra: Interlaken (2. generációs) hardvertervezés plample Magas szintű blokkdiagram az E-tile PAM4 mód variációihoz • Frissített ábra: IP-paraméterszerkesztő. • Információk hozzáadva az óravezérlő alkalmazás frekvenciabeállításairól a Design Ex. összeállítása és konfigurálása részbenample a Hardverben.

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
			• Hozzáadott tesztüzemi kimenetek az Interlaken Look-Aside számára a következő szakaszokban: – A tervezés szimulációja plample Testbench – A hardvertervezés tesztelése, plample • A következő új jelek hozzáadva az Interfész jelek szakaszhoz: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Hozzáadott regisztertérkép az Interlaken-féle külső tervezéshez, plample rovatban: Regisztráció Térkép.
2019.09.30	19.3	19.2.1	Clk100 eltávolítva. Az mgmt_clk referenciaóraként szolgál az IO PLL-hez a következőkben: • Ábra: Interlaken (2. generációs) hardvertervezés plample Magas szintű blokkdiagram az E-tile NRZ mód variációkhoz. • Ábra: Interlaken (2. generációs) hardvertervezés plample Magas szintű blokkdiagram az E-tile PAM4 mód variációihoz.
2019.07.01	19.2	19.2	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.
*Más nevek és márkák mások tulajdonát képezhetik.
ISO
9001:2015
Bejegyzett
Interlaken (2. generációs) Intel® Agilex™ FPGA IP Design Example Felhasználói kézikönyv

Online verzió
Visszajelzés küldése
ID: 683800
UG-20239
Verzió: 2022.08.03

Dokumentumok / Források

intel Interlaken (2. generációs) Agilex FPGA IP Design Example [pdf] Felhasználói útmutató Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Hivatkozások

• Felhasználói kézikönyv