Interlaken (2a generazione) Intel ®
Agilex™ FPGA IP Design Example
Guida d'usu

Guida Quick Start

U core IP FPGA di Interlaken (2a generazione) furnisce un bancu di prova di simulazione è un disignu hardware example chì sustene a compilazione è a prova di hardware. Quandu generate u disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware. U disignu example hè ancu dispunibule per a funzione Look-aside di Interlaken.
U bancu di prova è u disignu example supporta u modu NRZ è PAM4 per i dispositi E-tile. U core IP FPGA di Interlaken (2a generazione) genera design example per tutte e cumminzioni supportate di numeru di corsi è di dati.

Figura 1. Passi di sviluppu per u Design Example

L'Interlaken (2a generazione) IP core design example supporta e seguenti caratteristiche:

• Modu di loopback seriale TX à RX internu
• Genera automaticamente pacchetti di dimensione fissa
• Capacità di cuntrollu di pacchettu di basa
• Capacità di utilizà a Console di Sistema per resettate u disignu per u scopu di re-test
• adattazione PMA

Figura 2. Schema di bloccu di altu livellu per Interlaken (2a generazione) Design Example

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• Interlaken (2a generazione) Intel FPGA IP Release Notes

1.1. Requisiti di Hardware è Software
Per pruvà l'example design, aduprate i seguenti hardware è software:

• Versione di u software Intel® Prime Pro Edition 21.3
• Console di sistema
• Simulatori supportati:
  — Siemens* EDA ModelSim* SE ou QuestaSim*
  — Sinossi* VCS*
  — Cadence* Xcelium*
• Kit di sviluppu Intel Agilex® Quartus™ F-Series Transceiver-SoC (AGFB014R24A2E2V)

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1.2. Struttura di u repertoriu
L'Interlaken (2a generazione) IP core design example file cartulari cuntenenu i seguenti generati files per u disignu example.
Figura 3. Struttura di u repertoriu di l'Interlaken Generated (2nd Generation) Exampu Design

A cunfigurazione hardware, simulazione è prova files sò situati inample_installation_dir>/uflex_ilk_0_example_design.
Table 1. Interlaken (2a generazione) IP Core Hardware Design Example File Descrizzioni
Quessi files sò in uample_installation_dir>/uflex_ilk_0_example_design/ exampannuariu le_design/quartus.

File Nomi	Descrizzione
example_design.qpf	Prughjettu Intel Quartus Prime file.
example_design.qsf	Paràmetri di prughjettu Intel Quartus Prime file
example_design.sdc jtag_template_template.sdc	Sinopsys Design Constraint file. Pudete copià è mudificà per u vostru propiu disignu.
sysconsole_testbench.tcl	Principale file per accede à System Console

Table 2. Interlaken (2nd Generation) IP Core Testbench File Descrizzione
Questu file hè in uample_installation_dir>/uflex_ilk_0_example_design/ exampannuariu le_design/rtl.

File Nome	Descrizzione
top_tb.sv	Bancu di prova di primu livellu file.

Table 3. nterlaken (2nd Generation) IP Core Testbench Scripts
Quessi files sò in uample_installation_dir>/uflex_ilk_0_example_design/ exampdirectory le_design/testbench.

File Nome	Descrizzione
vcstest.sh	U script VCS per eseguisce u testbench.
vlog_pro.do	U script ModelSim SE o QuestaSim per eseguisce u testbench.
xcelium.sh	U script Xcelium per eseguisce u testbench.

1.3. Disegnu Hardware Exampi cumpunenti
L'exampu disignu cunnetta u sistema è l'orologi di riferimentu PLL è i cumpunenti di cuncepimentu richiesti. L'exampu disignu cunfigura u core IP in modu di loopback internu è genera pacchetti nantu à l'interfaccia di trasferimentu di dati d'utilizatore IP core TX. U core IP manda sti pacchetti nantu à u percorsu di loopback internu attraversu u transceiver.
Dopu chì u receptore core IP riceve i pacchetti nantu à u percorsu di loopback, processa i pacchetti di Interlaken è li trasmette nantu à l'interfaccia di trasferimentu di dati d'utilizatori RX. L'example design verifica chì i pacchetti ricevuti è trasmessi currispondenu.
L'hardware exampu disignu include PLL esterni. Pudete esaminà u testu chjaru files à view sampcodice chì implementa un metudu pussibule per cunnette PLL esterni à l'IP FPGA d'Interlaken (2a generazione).
U disignu di hardware di Interlaken (2a generazione) example include i seguenti cumpunenti:

1. Interlaken (2a generazione) FPGA IP
2. Generatore di pacchetti è verificatore di pacchetti
3. JTAG controller chì cumunica cù System Console. Pudete cumunicà cù a logica di u cliente attraversu a Console di Sistema.

Figura 4. Interlaken (2nd Generation) Hardware Design Example Diagramma di blocchi di altu livellu per E-tile NRZ Mode Variations

U disignu di hardware di Interlaken (2a generazione) example chì mira à una variazioni di u modu E-tile PAM4 richiede un clock supplementu mac_clkin chì l'IO PLL genera. Stu PLL deve aduprà u listessu clock di riferimentu chì guida u pll_ref_clk.

Figura 5. Interlaken (2nd Generation) Hardware Design Exampu altu livellu
Schema di bloccu per E-tile PAM4 Mode Variations

Per e variazioni di u modu E-tile PAM4, quandu attivate u paràmetru Preserve unused transceiver channels for PAM4, un portu di clock di riferimentu supplementu hè aghjuntu (pll_ref_clk [1]). Stu portu deve esse guidatu à a stessa frequenza definita in l'editore di paràmetri IP (Frequenza di clock di riferimentu per i canali cunservati). A Preservazione di i canali transceiver inutilizati per PAM4 hè opzionale. U pin è e restrizioni relative assignate à questu clock sò visibili in QSF quandu selezziunate Intel Stratix® 10 o Intel Agilex kit di sviluppu per a generazione di design.
Per u disignu exampA simulazione, u testbench definisce sempre a stessa frequenza per pll_ref_clk[0] è pll_ref_clk[1].
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1.4. Generazione di u Design

Figura 6. Prucedura

Segui questi passi per generà u hardware exampu disignu è testbench:

1. In u software Intel Quartus Prime Pro Edition, cliccate File ➤ New Project Wizard per creà un novu prughjettu Intel Quartus Prime, o cliccate File ➤ Open Project per apre un prughjettu Intel Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu.
2. Specificate a famiglia di dispositivi Agilex è selezziunate u dispositivu per u vostru disignu.
3. In u Catalogu IP, localizza è fate doppiu clicu Interlaken (2a Generazione) Intel FPGA IP. A finestra New IP Variant si vede.
4. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
5. Cliccate OK. L'editore di paràmetri appare.
   Figura 7. Esample Design Tab in Interlaken (2a generazione) Intel FPGA IP Parameter Editor
6. In a tabulazione IP, specificate i paràmetri per a vostra variazione di core IP.
7. In a tabulazione Adattamentu PMA, specificate i paràmetri di adattazione PMA se pensa à utilizà l'adattazione PMA per e variazioni di u vostru dispositivu E-tile.
   Stu passu hè facultativu:
   • Selezziunà Attivà l'adattazione carica l'opzione IP soft.
   Nota: Avete da attivà l'opzione Enable Native PHY Debug Master Endpoint (NPDME) in a tabulazione IP quandu l'adattazione PMA hè attivata.
   • Selezziunà un preset d'adattazione PMA per l'adattazione PMA Select paràmetru.
   • Cliccate PMA Adaptation Preload per carricà i paràmetri di adattazione iniziale è cuntinuu.
   • Specificà u numeru di cunfigurazioni PMA per supportà quandu parechje configurazioni PMA sò attivate cù u paràmetru di cunfigurazione Number of PMA.
   • Selezziunà quale cunfigurazione PMA per carricà o almacenà cù Selezziunà una cunfigurazione PMA per carricà o almacenà.
   • Cliccate Load adattazione da a cunfigurazione PMA scelta per carricà i paràmetri di cunfigurazione PMA selezziunati.
   Per più infurmazione nantu à i paràmetri di adattazione PMA, riferite à a E-tile Transceiver PHY User Guide.
8. Nantu à l'Example Design tab, selezziunate l'opzione Simulazione per generà u testbench, è selezziunate l'opzione Sintesi per generà l'hardware ex.ampcuncepimentu.
   Nota: Duvete selezziunà almenu una di l'opzioni di Simulazione o Sintesi generanu l'Exampu Design Files.
9. Per u Formatu HDL Generatu, solu Verilog hè dispunibule.
10. Per Target Development Kit sceglite l'opzione adatta.
    Nota: L'opzione Intel Agilex F-Series Transceiver SoC Development Kit hè dispunibule solu quandu u vostru prughjettu specifica u nome di u dispositivu Intel Agilex chì principia cù AGFA012 o AGFA014. Quandu selezziunate l'opzione Kit di Sviluppu, l'assignazioni di pin sò stabilite secondu u numeru di parte di u dispositivu Intel Agilex Development Kit AGFB014R24A2E2V è pò differisce da u vostru dispositivu sceltu. Se avete intenzione di pruvà u disignu nantu à u hardware in un PCB diversu, selezziunate l'opzione No kit di sviluppu è fate l'assignazioni di pin appropritate in u .qsf. file.
11. Cliccate Generate Exampu Design. U Select ExampA finestra di u Design Directory appare.
12. Se vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati affissati (uflex_ilk_0_example_design), cercate à a nova strada è scrive u novu disignu exampu nome di u cartulare.
13. Cliccate OK.

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1.5. Simulazione di u Design Example Testbench
Consultate Interlaken (2a generazione) Hardware Design Example Block High Level for E-tile NRZ Mode Variations and Interlaken (2nd Generation) Hardware Design Example Block High Level for E-tile PAM4 Mode Variations diagrammi di blocchi di u testbench di simulazione.

Figura 8. Prucedura

Segui questi passi per simulà u testbench:

1. À u prompt di cumanda, cambia à u cartulare di simulazione di testbench. U cartulare hèample_installation_dir>/example_design/ testbench per i dispositi Intel Agilex.
2. Eseguite u script di simulazione per u simulatore supportatu di a vostra scelta. U script compile è corre u testbench in u simulatore. U vostru script deve verificà chì i cunti SOP è EOP currispondenu dopu chì a simulazione hè cumpleta. Consultate a tabella Passi per eseguisce a simulazione.
   Table 4. Passi per Run Simulation

   Simulatore	Istruzzioni
   ModelSim SE o QuestaSim	In a linea di cumanda, scrivite -do vlog_pro.do. Se preferite simulà senza avè a GUI ModelSim, scrive vsim -c -do vlog_pro.do
   VCS	In a linea di cummanda, scrive sh vcstest.sh
   Xcelium	In a linea di cummanda, scrivite sh xcelium.sh

3. Analizà i risultati. Una simulazione riescita manda è riceve pacchetti, è mostra "Test PASSED".

U bancu di prova per u disignu example compie i seguenti compiti:

• Instanzia l'IP Intel FPGA di Interlaken (2a generazione).
• Stampa u statutu PHY.
• Verifica a sincronizazione di metaframe (SYNC_LOCK) è e fruntiere di parola (bloccu) (WORD_LOCK).
• Aspetta chì i corsi individuali sò chjusi è allinati.
• Cumincia a trasmette i pacchetti.
• Cuntrolla statistiche di pacchetti:
  - Errori CRC24
  - SOP
  - EOP

I seguenti sampLe output illustra un test di simulazione riuscito in modalità Interlaken:
********************************************
INFO: Aspettate l'allineamentu di e corsie.
Tutte e corsie di u receptore sò allinati è sò pronti per riceve u trafficu.
**************************************************** *
**************************************************** *
INFO: Cumincià à trasmette pacchetti
**************************************************** *
**************************************************** *
INFO: Cessate di trasmette pacchetti
**************************************************** *
**************************************************** *
INFO: Verificate e statistiche di i pacchetti
**************************************************** *
Errori CRC 24 riportati: 0
SOP trasmessi: 100
EOP trasmessi: 100
SOP ricevuti: 100
EOP ricevuti: 100
Conte d'errore ECC: 0
**************************************************** *
INFO: Test PASSED
**************************************************** *
Nota: U disignu di Interlaken example simulation testbench manda 100 pacchetti è riceve 100 pacchetti.
I seguenti sampLe output illustra un test di simulazione riuscito in modalità Interlaken Look-aside:
Verificate TX è RX Counter uguali o micca.
—————————————————————
READ_MM: indirizzu 4000014 = 00000001.
—————————————————————
De-assert Counter uguale bit.
—————————————————————
WRITE_MM: l'indirizzu 4000001 riceve 00000001.
WRITE_MM: l'indirizzu 4000001 riceve 00000000.
—————————————————————
RX_SOP COUNTER.
—————————————————————
READ_MM: indirizzu 400000c = 0000006a.
—————————————————————
RX_EOP COUNTER.
READ_MM: indirizzu 400000d = 0000006a.
—————————————————————
READ_MM: indirizzu 4000010 = 00000000.
—————————————————————
Mostra u rapportu finale.
—————————————————————
0 Errore rilevatu
0 errori CRC24 riportati
106 SOP trasmessi
106 EOP trasmessi
106 SOP ricevuti
106 EOP ricevuti
—————————————————————
Finisce a simulazione
—————————————————————
TEST PASSATU
—————————————————————
Nota: U numeru di pacchetti (SOP è EOP) varieghja per via in Interlaken Lookaside design example simulation sample output.
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Disegnu Hardware Example Componenti a pagina 6
1.6. Cumpilà è cunfigurà u Design Example in Hardware

Figura 9. Prucedura

Per compilà è eseguisce una prova di dimostrazione nantu à u hardware exampu disignu, seguitate sti passi:

1. Assicuratevi hardware exampa generazione di design hè cumpleta.
2. In u software Intel Quartus Prime Pro Edition, apre u prughjettu Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. In u menù di Trattamentu, cliccate Start Compilation.
4. Dopu a compilazione successu, un .sof file hè dispunibule in u vostru repertoriu specificatu.
   Segui questi passi per programà u hardware exampu disignu nantu à u dispositivu Intel Agilex:
5. Cunnette Intel Agilex F-Series Transceiver-SoC Development Kit à u computer host.
   b. Lanciate l'applicazione Clock Control, chì face parte di u kit di sviluppu, è stabilisce novi frequenze per u disignu example. Quì sottu hè u paràmetru di frequenza in l'applicazione Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Set à u valore di pll_ref_clk (1) per u vostru esigenza di disignu.
   c. In u menù Strumenti, cliccate Programmatore.
   d. In u Programmatore, cliccate nantu à u Hardware Setup.
   e. Selezziunà un dispusitivu di prugrammazione.
   f. Selezziunate è aghjunghje l'Intel Agilex F-Series Transceiver-SoC Development Kit à quale a vostra sessione Intel Quartus Prime pò cunnette.
   g. Assicuratevi chì Modu hè impostatu à JTAG.
   h. Selezziunate u dispusitivu Intel Agilex è cliccate Add Device. U Programatore mostra un diagramma di bloccu di e cunnessione trà i dispositi nantu à a vostra scheda.
   i. In a fila cù u vostru .sof, verificate a casella per u .sof.
   j. Verificate a casella in a colonna Program / Configurazione.
   k. Cliccate Start.

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1.7. Testing u Hardware Design Example
Dopu avè compilatu l'Interlaken (2a generazione) Intel FPGA IP core design example è cunfigurà u vostru dispositivu, pudete aduprà u System Console per programà u core IP è i so registri di core IP PHY Native incrustati.
Segui questi passi per appruntà a Console di Sistema è pruvà u disignu di hardware exampLe:

1. In u software Intel Quartus Prime Pro Edition, in u menù Strumenti, cliccate Strumenti di Debugging di Sistema ➤ Console di Sistema.
2. Cambia à uample_installation_dir> exampdirectory le_design/ hwtest.
3. Per apre una cunnessione à u JTAG maestru, scrivite u cumandimu seguente: source sysconsole_testbench.tcl
4. Pudete attivà u modu di loopback seriale internu cù u seguente design example cumanda:
   a. stat: stampa l'infurmazioni di u statu generale.
   b. sys_reset: Resetta u sistema.
   c. loop_on: Attiva u loopback seriale internu.
   d. run_example_design: Esegue u disignu example.
   Nota: duvete eseguisce u cumandamentu loop_on prima di run_exampcumanda di le_design.
   U run_example_design esegue i seguenti cumandamenti in una sequenza:
   sys_reset->stat->gen_on->stat->gen_off.
   Nota: Quandu selezziunate l'opzione Abilita l'adattazione di carica IP soft, run_exampu cumandamentu le_design esegue a calibrazione di adattazione iniziale da u latu RX eseguendu u cumandimu run_load_PMA_configuration.
5. Pudete disattivà u modu di loopback seriale internu cù u seguente design exampu cumandamentu:
   a. loop_off: Disattiva loopback seriale internu.
6. Pudete programà u core IP cù u seguente design addiziale example cumanda:
   a. gen_on: Abilita u generatore di pacchetti.
   b. gen_off: Disabilita u generatore di pacchetti.
   c. run_test_loop: Esegue a prova per volte per le varianti E-tile NRZ e PAM4.
   d. clear_err: Cancella tutti i bit di errore appiccicosi.
   e. set_test_mode : Configura a prova per eseguisce in un modu specificu.
   f. get_test_mode: Stampa u modu di prova attuale.
   g. set_burst_size : Stabilisce a dimensione di burst in byte.
   h. get_burst_size: Stampa l'infurmazioni nantu à a dimensione di u burst.

A prova successu imprime u missaghju HW_TEST:PASS. Quì sottu sò i criterii di passaghju per una corsa di prova:

• Nisun errore per CRC32, CRC24, è verificatore.
• I SOP è EOP trasmessi duveranu esse currispondenu cù ricevuti.

I seguenti sampL'output di u lettu illustra un test run successu in u modu Interlaken:
INFO: INFO: Stop genera pacchetti
==== RAPPORTU STATUS ====
TX KHz: 402813
RX KHz: 402813
Freq Locks: 0x0000ff
Lock TX PLL: 0x000001
Allinea: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
serratura di parolla: 0x0000ff
bloccu di sincronia: 0x0000ff
Errori CRC32: 0
Errori CRC24: 0
Errori di verificatore: 0
Bandieri di errore FIFO: 0x000000
SOP trasmessi : 1087913770
EOP trasmessi: 1087913770
SOP ricevuti: 1087913770
EOP ricevuti: 1087913770
ECC corretta : 0
Errore ECC: 0
Passatu 161 sec da l'accensione
HW_TEST : PASSU
A prova successu stampa HW_TEST : PASS u missaghju. Quì sottu sò i criterii di passaghju per una corsa di prova:

• Nisun errore per CRC32, CRC24, è verificatore.
• I SOP è EOP trasmessi duveranu esse currispondenu cù ricevuti.

I seguenti sampL'output di u lettu illustra un test run successu in u modu Interlaken Lookaside:
INFO: INFO: Stop genera pacchetti
==== RAPPORTU STATUS ====
TX KHz: 402813
RX KHz: 402812
Freq Locks: 0x000fff
Lock TX PLL: 0x000001
Allinea: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
serratura di parolla: 0x000fff
bloccu di sincronia: 0x000fff
Errori CRC32: 0
Errori CRC24: 0
Errori di verificatore: 0
SOP trasmessi : 461
EOP trasmessi: 461
SOP ricevuti: 461
EOP ricevuti: 461
Passatu 171 sec da l'accensione
HW_TEST : PASSU

Design Example Description

U disignu example mostra e funziunalità di u core IP di Interlaken.
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2.1. Design Example Behavior
Per pruvà u disignu in hardware, scrivite i seguenti cumandamenti in a Console di Sistema::

1. Fonte di a stallazione file:
   % fonteample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Eseguite a prova:
   % run_example_design
3. U disignu di hardware di Interlaken (2a generazione) example compie i seguenti passi:
   a. Resetta l'IP di Interlaken (2a generazione).
   b. Configura l'IP di Interlaken (2a generazione) in modu di loopback internu.
   c. Invia un flussu di pacchetti Interlaken cù dati predefiniti in u payload à l'interfaccia di trasferimentu di dati d'utilizatore TX di u core IP.
   d. Cuntrolla i pacchetti ricevuti è raporta u statutu. U verificatore di pacchetti inclusu in u disignu hardware example fornisce e seguenti capacità basiche di cuntrollu di pacchetti:
   • Verifica chì a sequenza di pacchetti trasmessi hè curretta.
   • Verificate chì i dati ricivuti currispondenu à i valori previsti, assicurendu chì l'iniziu di u pacchettu (SOP) è a fine di u pacchettu (EOP) s'allineanu mentre i dati sò trasmessi è ricevuti.

2.2. Segnali d'interfaccia
Table 5. Design Example Signali d'interfaccia

Nome di u portu	Direzzione	Larghezza (bits)	Descrizzione
mgmt_clk	Input	1	Ingressu di u clock di u sistema. A frequenza di u clock deve esse 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-Jan	Orologio di riferimentu di transceiver. Piglia u RX CDR PLL.

Nome di u portu	Direzzione	Larghezza (bits)	Descrizzione
			pll_ref_clk[1] hè dispunibule solu quandu attivate Conserve micca utilizatu Nota: canali transceiver per PAM4 paràmetru in E-tile PAM4 variazioni IP in modu.
rx_pin	Input	Numero di corsi	Pin di dati di u ricevitore SERDES.
tx_pin	Output	Numero di corsi	Trasmette u pin di dati SERDES.
rx_pin_n	Input	Numero di corsi	Pin di dati di u ricevitore SERDES. Stu signalu hè dispunibule solu in e variazioni di u dispositivu di u modu E-tile PAM4.
tx_pin_n	Output	Numero di corsi	Trasmette u pin di dati SERDES. Stu signalu hè dispunibule solu in e variazioni di u dispositivu di u modu E-tile PAM4.
mac_clk_pll_ref	Input	1	Stu signalu deve esse guidatu da un PLL è deve aduprà a stessa fonte di clock chì guida u pll_ref_clk. Stu signalu hè dispunibule solu in e variazioni di u dispositivu di u modu E-tile PAM4.
usr_pb_reset_n	Input	1	Resetturazione di u sistema.

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2.3. Registrate Mappa
Nota:

• Design Exampl'indirizzu di u registru di u registru cumencia cù 0x20** mentre l'indirizzu di u registru di u core IP di Interlaken principia cù 0x10**.
• Codici d'accessu: RO - Lettura solu, è RW - Lettura / Scrittura.
• A cunsola di u sistema leghje u disignu example registra è raporta u statu di prova nantu à u screnu.

Table 6. Design Example Register Map for Interlaken Design Example

Offset	Nome	Accessu	Descrizzione
8h00	Riservatu
8h01	Riservatu
8h02	Reset PLL di u sistema	RO	I bits seguenti indicanu a dumanda di reset PLL di u sistema è u valore di attivazione: • Bit [0] - sys_pll_rst_req • Bit [1] - sys_pll_rst_en
8h03	Corsia RX allinata	RO	Indica l'allineamentu di a corsia RX.
8h04	PAROLA chjusa	RO	[NUM_LANES–1:0] - Identificazione di i limiti di a parolla (bloccu).

(2) Quandu attivate Preserve i canali transceiver inutilizati per u paràmetru PAM4, un portu di clock di riferimentu supplementu hè aghjuntu per priservà u canale slave PAM4 inutilizatu.

Offset	Nome	Accessu	Descrizzione
8h05	Sincronizazione bloccata	RO	[NUM_LANES–1: 0] - Sincronizazione di Metaframe.
8'h06 - 8'h09	Conte di errore CRC32	RO	Indica u conte di errore CRC32.
8'h0A	Conte di errore CRC24	RO	Indica u conte di errore CRC24.
8'h0B	Segnale di overflow / Underflow	RO	I seguenti bit indicanu: • Bit [3] - Segnale TX underflow • Bit [2] - signale di overflow TX • Bit [1] - signale di overflow RX
8'h0C	Conte SOP	RO	Indica u numeru di SOP.
8'h0D	Conte EOP	RO	Indica u numeru di EOP
8'h0E	Conte di errore	RO	Indica u numeru di i seguenti errori: • Perdita di l'allineamentu di a strada • Parola di cuntrollu illegale • mudellu di framing illegale • Indicatore SOP o EOP mancante
8'h0F	send_data_mm_clk	RW	Scrivite 1 à u bit [0] per attivà u signale generatore.
8h10	Errore di verificatore		Indica l'errore di verificatore. (Errore di dati SOP, errore di numeru di canali è errore di dati PLD)
8h11	Serratura PLL di u sistema	RO	Bit [0] indica l'indicazione di bloccu PLL.
8h14	TX SOP count	RO	Indica u numeru di SOP generati da u generatore di pacchetti.
8h15	Conte TX EOP	RO	Indica u numeru di EOP generati da u generatore di pacchetti.
8h16	Pacchettu cuntinuu	RW	Scrivite 1 à u bit [0] per attivà u pacchettu cuntinuu.
8h39	Conte d'errore ECC	RO	Indica u numeru di errori ECC.
8h40	ECC hà correttu u numeru di errore	RO	Indica u numeru di errori ECC corretti.

Table 7. Design Example Register Map for Interlaken Look-aside Design Example
Aduprate sta mappa di registru quandu generate u disignu example with Enable Interlaken Look-aside mode parameter attivatu.

Offset	Nome	Accessu	Descrizzione
8h00	Riservatu
8h01	Resettore di contatore	RO	Scrivite 1 à u bit [0] per sguassà u cuntatore TX è RX bit uguali.
8h02	Reset PLL di u sistema	RO	I bits seguenti indicanu a dumanda di reset PLL di u sistema è u valore di attivazione: • Bit [0] - sys_pll_rst_req • Bit [1] - sys_pll_rst_en
8h03	Corsia RX allinata	RO	Indica l'allineamentu di a corsia RX.
8h04	PAROLA chjusa	RO	[NUM_LANES–1:0] - Identificazione di i limiti di a parolla (bloccu).
8h05	Sincronizazione bloccata	RO	[NUM_LANES–1: 0] - Sincronizazione di Metaframe.
8'h06 - 8'h09	Conte di errore CRC32	RO	Indica u conte di errore CRC32.
8'h0A	Conte di errore CRC24	RO	Indica u conte di errore CRC24.

Offset	Nome	Accessu	Descrizzione
8'h0B	Riservatu
8'h0C	Conte SOP	RO	Indica u numeru di SOP.
8'h0D	Conte EOP	RO	Indica u numeru di EOP
8'h0E	Conte di errore	RO	Indica u numeru di i seguenti errori: • Perdita di l'allineamentu di a strada • Parola di cuntrollu illegale • mudellu di framing illegale • Indicatore SOP o EOP mancante
8'h0F	send_data_mm_clk	RW	Scrivite 1 à u bit [0] per attivà u signale generatore.
8h10	Errore di verificatore	RO	Indica l'errore di verificatore. (Errore di dati SOP, errore di numeru di canali è errore di dati PLD)
8h11	Serratura PLL di u sistema	RO	Bit [0] indica l'indicazione di bloccu PLL.
8h13	Conte di latenza	RO	Indica u numeru di latenza.
8h14	TX SOP count	RO	Indica u numeru di SOP generati da u generatore di pacchetti.
8h15	Conte TX EOP	RO	Indica u numeru di EOP generati da u generatore di pacchetti.
8h16	Pacchettu cuntinuu	RO	Scrivite 1 à u bit [0] per attivà u pacchettu cuntinuu.
8h17	Contatore TX è RX uguali	RW	Indica chì i contatori TX è RX sò uguali.
8h23	Attivà a latenza	WO	Scrivite 1 à u bit [0] per attivà a misurazione di latenza.
8h24	Latenza pronta	RO	Indica chì a misurazione di latenza hè pronta.

Interlaken (2a generazione) Intel Agilex FPGA IP Design Example User Guide Archives

Per l'ultime versioni è precedenti di sta guida d'utilizatore, riferite à u Interlaken (2ª Generation) Intel Agilex FPGA IP Design Example Guide d'utilisation versione HTML. Selezziunate a versione è cliccate Download. Se una versione IP o software ùn hè micca listata, a guida d'utilizatore per l'IP precedente o a versione di software s'applica.
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.

Storia di rivisione di documenti per Interlaken (2a generazione) Intel Agilex FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2022.08.03	21.3	20.0.1	Correttu l'OPN di u dispositivu per u Kit di Sviluppu Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• Supportu aghjuntu per u simulatore QuestaSim. • U supportu eliminatu per u simulatore NCSim.
2021.02.24	20.4	20.0.1	• Aghjunghje infurmazione nantu à a preservazione di u canali di transceiver inutilizatu per PAM4 in a sezione: Hardware Design Exampi cumpunenti. • Added the pll_ref_clk[1] signal description in section: Interface Signals.
2020.12.14	20.4	20.0.0	• Actualizatu sampl'output di prova di hardware per u modu Interlaken è u modu Interlaken Look-aside in a sezione Testing the Hardware Design Example. • Mappa di registru aghjurnata per Interlaken Look-aside design example in a sezione Register Map. • Aggiuntu un criteriu di passaghju per una prova di hardware successu in a sezione Testing the Hardware Design Example.
2020.10.16	20.2	19.3.0	Cumandatu currettu per eseguisce a calibrazione di adattazione iniziale da u latu RX in Testing the Hardware Design Exampa sezione.
2020.06.22	20.2	19.3.0	• U disignu example hè dispunibule per u modu Interlaken Look-side. • Test di hardware di u disignu example hè dispunibule per variazioni di u dispositivu Intel Agilex. • Figura aghjuntu: Schema di bloccu d'altu livellu per Interlaken (2a generazione) Design Example. • Aggiornamenti seguenti rùbbriche: - Requisiti di hardware è software - Struttura di u repertoriu • Modificatu i seguenti figuri per include l'aghjurnamentu di Interlaken Look-aside: – Figura: Interlaken (2a Generazione) Disegnu di Hardware Exampl'Altu Diagramma di bloccu di livellu per E-tile NRZ Mode Variations – Figura: Interlaken (2a Generazione) Disegnu di Hardware Example Diagramma di bloccu di altu livellu per E-tile Variazioni di u Modu PAM4 • Figura aghjurnata: Editore di paràmetri IP. • Aghjunghje infurmazione nantu à i paràmetri di freccia in l'applicazione di cuntrollu di u clock in a sezione Cumpilazione è cunfigurazione di Design Example in Hardware.

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
			• Aghjunghjite uscite di test run per l'Interlaken Look-side in e seguenti sezioni: - Simulazione di u Design Example Testbench - Pruvate u Disegnu Hardware Example • Aghjunghjite i seguenti novi signali in a sezione Signals Interface: - mgmt_clk - rx_pin_n - tx_pin_n - mac_clk_pll_ref • Aggiunta mappa di registru per Interlaken Look-aside design example in sezione: Register Map.
2019.09.30	19.3	19.2.1	Eliminatu clk100. U mgmt_clk serve cum'è un clock di riferimentu à l'IO PLL in i seguenti: • Figura: Interlaken (2a Generazione) Disegnu Hardware Example Diagramma di blocchi di altu livellu per E-tile NRZ Mode Variations. • Figura: Interlaken (2a Generazione) Disegnu Hardware Example Diagramma di bloccu di altu livellu per E-tile PAM4 Mode Variations.
2019.07.01	19.2	19.2	Liberazione iniziale.

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
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Versione: 2022.08.03

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Referenze

• Manuale d'usu