Interlaken (2e génération) Intel®
Agilex™ Conception IP FPGA Example
Guide de l'utilisateur
Guide de démarrage rapide
Le cœur IP FPGA d'Interlaken (2e génération) fournit un banc de test de simulation et une conception matérielle exampfichier qui prend en charge la compilation et les tests matériels. Lorsque vous générez la conception example, l'éditeur de paramètres crée automatiquement le files nécessaire pour simuler, compiler et tester la conception dans le matériel. La conception exampLe fichier est également disponible pour la fonction Look-aside d'Interlaken.
Le banc d'essai et la conception example prend en charge les modes NRZ et PAM4 pour les appareils E-tile. Le cœur IP FPGA d'Interlaken (2e génération) génère desampfichiers pour toutes les combinaisons prises en charge de nombre de voies et de débits de données.
Figure 1. Étapes de développement pour le Design Example
La conception de base IP d'Interlaken (2e génération) example prend en charge les fonctionnalités suivantes :
- Mode de bouclage série interne TX vers RX
- Génère automatiquement des paquets de taille fixe
- Capacités de base de vérification des paquets
- Possibilité d'utiliser la console système pour réinitialiser la conception à des fins de nouveau test
- Adaptation PMA
Figure 2. Schéma fonctionnel de haut niveau pour Interlaken (2e génération) Design Example
Informations connexes
- Guide de l'utilisateur IP FPGA d'Interlaken (2e génération)
- Notes de mise à jour Intel FPGA IP Interlaken (2e génération)
1.1. Configuration matérielle et logicielle requise
Pour tester l'example design, utilisez le matériel et les logiciels suivants :
- Logiciel Intel® Prime Pro Edition version 21.3
- Console système
- Simulateurs pris en charge :
— Siemens* EDA ModelSim* SE ou QuestaSim*
— Synopsys* VCS*
— Cadence* Xcélium* - Kit de développement d'émetteur-récepteur-SoC Intel Agilex® Quartus™ série F (AGFB014R24A2E2V)
Informations connexes
Guide de l'utilisateur du kit de développement d'émetteur-récepteur-SoC Intel Agilex série F
1.2. Structure du répertoire
La conception de base IP d'Interlaken (2e génération) example file les répertoires contiennent les éléments générés suivants files pour la conception example.
Figure 3. Structure de répertoire de l'Ex d'Interlaken (2e génération) généréample Design
La configuration matérielle, la simulation et le test files sont situés dansample_installation_dir>/uflex_ilk_0_example_design.
Tableau 1. Interlaken (2e génération) IP Core Hardware Design Example File Descriptions
Ces files sont dans leample_installation_dir>/uflex_ilk_0_example_design/examprépertoire le_design/quartus.
| File Noms | Description |
| example_design.qpf | Projet Intel Quartus Prime file. |
| example_design.qsf | Paramètres du projet Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Contrainte de conception Synopsys file. Vous pouvez copier et modifier pour votre propre conception. |
| sysconsole_testbench.tcl | Principal file pour accéder à la console système |
Tableau 2. Banc de test IP Core d'Interlaken (2e génération) File Description
Ce file est dans leample_installation_dir>/uflex_ilk_0_example_design/examprépertoire le_design/rtl.
| File Nom | Description |
| top_tb.sv | Banc de test de haut niveau file. |
Tableau 3. Scripts IP Core Testbench de nterlaken (2e génération)
Ces files sont dans leample_installation_dir>/uflex_ilk_0_example_design/examprépertoire le_design/testbench.
| File Nom | Description |
| vcstest.sh | Le script VCS pour exécuter le testbench. |
| vlog_pro.do | Le script ModelSim SE ou QuestaSim pour exécuter le testbench. |
| xcelium.sh | Le script Xcelium pour exécuter le testbench. |
1.3. Conception matérielle Examples composants
L'exampLa conception du fichier connecte les horloges de référence système et PLL et les composants de conception requis. Le EXampLa conception du fichier configure le cœur IP en mode bouclage interne et génère des paquets sur l'interface de transfert de données utilisateur IP cœur TX. Le cœur IP envoie ces paquets sur le chemin de bouclage interne via l'émetteur-récepteur.
Une fois que le récepteur principal IP reçoit les paquets sur le chemin de bouclage, il traite les paquets Interlaken et les transmet sur l'interface de transfert de données utilisateur RX. Le EXample design vérifie que les paquets reçus et transmis correspondent.
Le matériel exampla conception du fichier comprend des PLL externes. Vous pouvez examiner le texte clair files à view sample code qui implémente une méthode possible pour connecter des PLL externes à l'IP FPGA d'Interlaken (2e génération).
La conception matérielle d'Interlaken (2e génération) example comprend les composants suivants :
- IP FPGA d'Interlaken (2e génération)
- Générateur de paquets et vérificateur de paquets
- JTAG contrôleur qui communique avec la console système. Vous communiquez avec la logique client via la console système.
Figure 4. Conception matérielle d'Interlaken (2e génération) Example schéma fonctionnel de haut niveau pour les variations du mode E-tile NRZ
La conception matérielle d'Interlaken (2e génération) exampLe fichier qui cible les variations du mode E-tile PAM4 nécessite une horloge supplémentaire mac_clkin que la PLL IO génère. Cette PLL doit utiliser la même horloge de référence qui pilote la pll_ref_clk.
Figure 5. Conception matérielle d'Interlaken (2e génération) Example haut niveau
Schéma fonctionnel pour les variations du mode E-tile PAM4
Pour les variantes du mode E-tile PAM4, lorsque vous activez le paramètre Conserver les canaux d'émetteur-récepteur inutilisés pour PAM4, un port d'horloge de référence supplémentaire est ajouté (pll_ref_clk [1]). Ce port doit être piloté à la même fréquence que celle définie dans l'éditeur de paramètres IP (Fréquence d'horloge de référence pour les canaux conservés). L'option Conserver les canaux d'émetteur-récepteur inutilisés pour PAM4 est facultative. La broche et les contraintes associées affectées à cette horloge sont visibles dans le QSF lorsque vous sélectionnez le kit de développement Intel Stratix® 10 ou Intel Agilex pour la génération de conception.
Pour la conception example simulation, le testbench définit toujours la même fréquence pour pll_ref_clk[0] et pll_ref_clk[1].
Informations connexes
Guide de l'utilisateur du kit de développement d'émetteur-récepteur-SoC Intel Agilex série F
1.4. Génération de la conception
Illustration 6. Procédure
Suivez ces étapes pour générer le matériel example design et banc de test :
- Dans le logiciel Intel Quartus Prime Pro Edition, cliquez sur File ➤ Assistant Nouveau projet pour créer un nouveau projet Intel Quartus Prime, ou cliquez sur File ➤ Ouvrir un projet pour ouvrir un projet Intel Quartus Prime existant. L'assistant vous invite à spécifier un périphérique.
- Spécifiez la famille d'appareils Agilex et sélectionnez l'appareil pour votre conception.
- Dans le catalogue IP, recherchez et double-cliquez sur Interlaken (2nd Generation) Intel FPGA IP. La fenêtre Nouvelle variante IP s'affiche.
- Spécifiez un nom de niveau supérieur pour votre variante IP personnalisée. L'éditeur de paramètres enregistre les paramètres de variation IP dans un file nommé .ip.
- Cliquez sur OK. L'éditeur de paramètres apparaît.
Figure 7.Exampl'onglet Conception dans l'éditeur de paramètres IP Intel FPGA d'Interlaken (2e génération)
- Dans l'onglet IP, spécifiez les paramètres de votre variante de cœur IP.
- Dans l'onglet Adaptation PMA, spécifiez les paramètres d'adaptation PMA si vous prévoyez d'utiliser l'adaptation PMA pour vos variantes d'appareil E-tile.
Cette étape est facultative :
• Sélectionnez l'option Activer l'IP logicielle de chargement d'adaptation.
Remarque : vous devez activer l'option Activer le point final principal de débogage PHY natif (NPDME) dans l'onglet IP lorsque l'adaptation PMA est activée.
• Sélectionnez un préréglage d'adaptation PMA pour le paramètre de sélection d'adaptation PMA.
• Cliquez sur PMA Adaptation Preload pour charger les paramètres d'adaptation initiale et continue.
• Spécifiez le nombre de configurations PMA à prendre en charge lorsque plusieurs configurations PMA sont activées à l'aide du paramètre de configuration Nombre de PMA.
• Sélectionnez la configuration PMA à charger ou à stocker à l'aide de Sélectionner une configuration PMA à charger ou à stocker.
• Cliquez sur Charger l'adaptation à partir de la configuration PMA sélectionnée pour charger les paramètres de configuration PMA sélectionnés.
Pour plus d'informations sur les paramètres d'adaptation PMA, reportez-vous au Guide de l'utilisateur PHY de l'émetteur-récepteur E-tile. - Sur l'Exampl'onglet Design, sélectionnez l'option Simulation pour générer le testbench, et sélectionnez l'option Synthesis pour générer le matériel exampla conception.
Remarque : Vous devez sélectionner au moins une des options Simulation ou Synthèse pour générer l'Example Design Files. - Pour le format HDL généré, seul Verilog est disponible.
- Pour Target Development Kit, sélectionnez l'option appropriée.
Remarque : L'option du kit de développement SoC de l'émetteur-récepteur Intel Agilex série F n'est disponible que lorsque votre projet spécifie un nom de périphérique Intel Agilex commençant par AGFA012 ou AGFA014. Lorsque vous sélectionnez l'option Kit de développement, les affectations des broches sont définies en fonction du numéro de référence du périphérique AGFB014R24A2E2V du kit de développement Intel Agilex et peuvent différer de votre périphérique sélectionné. Si vous avez l'intention de tester la conception sur du matériel sur un PCB différent, sélectionnez l'option Aucun kit de développement et effectuez les affectations de broches appropriées dans le fichier .qsf file. - Cliquez sur Générer Example Design. Le Select Exampla fenêtre Design Directory s'affiche.
- Si vous souhaitez modifier la conception exampchemin ou nom du répertoire parmi les valeurs par défaut affichées (uflex_ilk_0_example_design), accédez au nouveau chemin et tapez le nouveau design example nom du répertoire.
- Cliquez sur OK.
Informations connexes
- Guide de l'utilisateur du kit de développement d'émetteur-récepteur-SoC Intel Agilex série F
- Guide de l'utilisateur PHY de l'émetteur-récepteur E-tile
1.5. Simulation de la conception Example banc d'essai
Reportez-vous à Interlaken (2e génération) Hardware Design Example Bloc de haut niveau pour les variations du mode E-tile NRZ et la conception matérielle d'Interlaken (2e génération) Example High Level Block for E-tile PAM4 Mode Variations synoptiques du banc de test de simulation.
Illustration 8. Procédure
Suivez ces étapes pour simuler le testbench :
- À l'invite de commande, accédez au répertoire de simulation de testbench. Le répertoire estample_installation_dir>/example_design/testbench pour les appareils Intel Agilex.
- Exécutez le script de simulation pour le simulateur pris en charge de votre choix. Le script compile et exécute le testbench dans le simulateur. Votre script doit vérifier que les décomptes SOP et EOP correspondent une fois la simulation terminée. Reportez-vous au tableau Étapes pour exécuter la simulation.
Tableau 4. Étapes pour exécuter la simulationSimulateur Instructions ModelSim SE ou QuestaSim Dans la ligne de commande, tapez -do vlog_pro.do. Si vous préférez simuler sans afficher l'interface graphique de ModelSim, tapez vsim -c -do vlog_pro.do VCS Dans la ligne de commande, tapez sh vcstest.sh Xcélium Dans la ligne de commande, tapez sh xcelium.sh - Analysez les résultats. Une simulation réussie envoie et reçoit des paquets et affiche "Test PASSED".
Le banc d'essai pour la conception example effectue les tâches suivantes :
- Instancie l'IP Intel FPGA d'Interlaken (2e génération).
- Imprime l'état PHY.
- Vérifie la synchronisation des métatrames (SYNC_LOCK) et les limites des mots (blocs) (WORD_LOCK).
- Attend que les couloirs individuels soient verrouillés et alignés.
- Commence à transmettre des paquets.
- Vérifie les statistiques des paquets :
— Erreurs CRC24
— SOP
— EOP
Les éléments suivantsampLe résultat illustre un test de simulation réussi en mode Interlaken :
*****************************************
INFO : En attente d'alignement des voies.
Toutes les voies de réception sont alignées et sont prêtes à recevoir du trafic.
************************************************** *
************************************************** *
INFO : Commencez à transmettre des paquets
************************************************** *
************************************************** *
INFO : Arrêtez la transmission des paquets
************************************************** *
************************************************** *
INFO : Vérification des statistiques des paquets
************************************************** *
Erreurs CRC 24 signalées : 0
SOP transmises : 100
EOP transmis : 100
SOP reçues : 100
EOP reçus : 100
Nombre d'erreurs ECC : 0
************************************************** *
INFO : Test RÉUSSI
************************************************** *
Note: La conception d'Interlaken example testbench de simulation envoie 100 paquets et reçoit 100 paquets.
Les éléments suivantsampLe résultat illustre un test de simulation réussi en mode Look-aside d'Interlaken :
Vérifiez que les compteurs TX et RX sont égaux ou non.
———————————————————-
READ_MM : adresse 4000014 = 00000001.
———————————————————-
Désaffirmer le bit égal du compteur.
———————————————————-
WRITE_MM : l'adresse 4000001 obtient 00000001.
WRITE_MM : l'adresse 4000001 obtient 00000000.
———————————————————-
COMPTEUR RX_SOP.
———————————————————-
READ_MM : adresse 400000c = 0000006a.
———————————————————-
COMPTEUR RX_EOP.
READ_MM : adresse 400000d = 0000006a.
———————————————————-
READ_MM : adresse 4000010 = 00000000.
———————————————————-
Afficher le rapport final.
———————————————————-
0 erreur détectée
0 erreur CRC24 signalée
106 SOP transmises
106 EOP transmis
106 SOP reçues
106 EOP reçus
———————————————————-
Terminer la simulation
———————————————————-
TEST RÉUSSI
———————————————————-
Note: Le nombre de paquets (SOP et EOP) varie par voie dans la conception d'Interlaken Lookaside exampla simulation sampla sortie.
Informations connexes
Conception matérielle Example Composants à la page 6
1.6. Compilation et configuration de Design Example dans le matériel
Illustration 9. Procédure
Pour compiler et exécuter un test de démonstration sur le matériel example design, suivez ces étapes :
- Assurez-vous que le matériel exampla génération du design est terminée.
- Dans le logiciel Intel Quartus Prime Pro Edition, ouvrez le projet Intel Quartus Primeample_installation_dir>/example_design/quartus/example_design.qpf>.
- Dans le menu Traitement, cliquez sur Démarrer la compilation.
- Après une compilation réussie, un .sof file est disponible dans votre répertoire spécifié.
Suivez ces étapes pour programmer le matériel example design sur le périphérique Intel Agilex : - Connectez le kit de développement Intel Agilex F-Series Transceiver-SoC à l'ordinateur hôte.
b. Lancez l'application Clock Control, qui fait partie du kit de développement, et définissez de nouvelles fréquences pour la conception example. Vous trouverez ci-dessous le réglage de fréquence dans l'application Clock Control :
• Si5338 (U37), CLK1-100 MHz
• Si5338 (U36), CLK2-153.6 MHz
• Si549 (Y2), OUT- Réglez sur la valeur de pll_ref_clk (1) selon vos exigences de conception.
c. Dans le menu Outils, cliquez sur Programmeur.
ré. Dans le programmeur, cliquez sur Configuration du matériel.
e. Sélectionnez un dispositif de programmation.
F. Sélectionnez et ajoutez le kit de développement Intel Agilex F-Series Transceiver-SoC auquel votre session Intel Quartus Prime peut se connecter.
g. Assurez-vous que Mode est réglé sur JTAG.
h. Sélectionnez le périphérique Intel Agilex et cliquez sur Ajouter un périphérique. Le programmeur affiche un schéma fonctionnel des connexions entre les appareils de votre carte.
je. Dans la ligne avec votre .sof, cochez la case du .sof.
J. Cochez la case dans la colonne Programmer/Configurer.
k. Cliquez sur Démarrer.
Informations connexes
- Programmation des périphériques Intel FPGA à la page 0
- Analyse et débogage des conceptions avec la console système
- Guide de l'utilisateur du kit de développement d'émetteur-récepteur-SoC Intel Agilex série F
1.7. Test de la conception matérielle Example
Après avoir compilé l'exemple de conception de cœur IP Intel FPGA Interlaken (2e génération)ampet configurez votre appareil, vous pouvez utiliser la console système pour programmer le cœur IP et ses registres de cœur IP PHY natifs intégrés.
Suivez ces étapes pour afficher la console système et tester la conception matérielle example:
- Dans le logiciel Intel Quartus Prime Pro Edition, dans le menu Outils, cliquez sur Outils de débogage système ➤ Console système.
- Passez à laample_installation_dir>examprépertoire le_design/hwtest.
- Pour ouvrir une connexion au JTAG master, tapez la commande suivante : source sysconsole_testbench.tcl
- Vous pouvez activer le mode de bouclage série interne avec l'exemple de conception suivantample commandes :
un. stat : imprime les informations d'état générales.
b. sys_reset : réinitialise le système.
c. loop_on : active le bouclage série interne.
ré. run_example_design : exécute l'ex de conceptionample.
Remarque : Vous devez exécuter la commande loop_on avant run_exampcommande le_design.
Le run_example_design exécute les commandes suivantes dans une séquence :
sys_reset->stat->gen_on->stat->gen_off.
Remarque : Lorsque vous sélectionnez l'option Activer l'IP logicielle de chargement d'adaptation, le run_exampLa commande le_design effectue l'étalonnage d'adaptation initial du côté RX en exécutant la commande run_load_PMA_configuration. - Vous pouvez désactiver le mode de bouclage série interne avec l'exemple de conception suivantample commande :
un. loop_off : désactive le bouclage série interne. - Vous pouvez programmer le noyau IP avec la conception supplémentaire suivante example commandes :
un. gen_on : active le générateur de paquets.
b. gen_off : désactive le générateur de paquets.
c. run_test_loop : exécute le test pour fois pour les variantes E-tile NRZ et PAM4.
ré. clear_err : efface tous les bits d'erreur persistants.
e. set_test_mode : configure le test pour qu'il s'exécute dans un mode spécifique.
F. get_test_mode : affiche le mode de test actuel.
g. set_burst_size : Définit la taille de rafale en octets.
h. get_burst_size : imprime les informations sur la taille de la rafale.
Le test réussi imprime le message HW_TEST:PASS. Vous trouverez ci-dessous les critères de réussite pour un test :
- Aucune erreur pour CRC32, CRC24 et checker.
- Les SOP et EOP transmis doivent correspondre aux reçus.
Les éléments suivantsampLe résultat illustre un test réussi en mode Interlaken :
INFO : INFO : Arrêtez de générer des paquets
==== RAPPORT D'ÉTAT ====
Émission KHz : 402813
Réception KHz : 402813
Freq verrous : 0x0000ff
Verrou TX PLL : 0x000001
Aligner : 0x00c10f
LOA de réception : 0x000000
LOA de transmission : 0x000000
mot verrouillé : 0x0000ff
verrouillage de synchronisation : 0x0000ff
Erreurs CRC32 : 0
Erreurs CRC24 : 0
Erreurs de vérificateur : 0
Indicateurs d'erreur FIFO : 0x000000
SOP transmises : 1087913770
EOP transmis : 1087913770
SOP reçues : 1087913770
EOP reçus : 1087913770
ECC corrigé : 0
Erreur ECC : 0
161 secondes écoulées depuis la mise sous tension
HW_TEST : RÉUSSI
Le test réussi imprime le message HW_TEST : PASS. Vous trouverez ci-dessous les critères de réussite pour un test :
- Aucune erreur pour CRC32, CRC24 et checker.
- Les SOP et EOP transmis doivent correspondre aux reçus.
Les éléments suivantsampLe résultat illustre un test réussi en mode Lookaside d'Interlaken :
INFO : INFO : Arrêtez de générer des paquets
==== RAPPORT D'ÉTAT ====
Émission KHz : 402813
Réception KHz : 402812
Fréq verrous : 0x000fff
Verrou TX PLL : 0x000001
Aligner : 0x00c10f
LOA de réception : 0x000000
LOA de transmission : 0x000000
mot verrouillé : 0x000fff
verrouillage de synchronisation : 0x000fff
Erreurs CRC32 : 0
Erreurs CRC24 : 0
Erreurs de vérificateur : 0
SOP transmises : 461
EOP transmis : 461
SOP reçues : 461
EOP reçus : 461
171 secondes écoulées depuis la mise sous tension
HW_TEST : RÉUSSI
Ex de conceptionample Descriptif
La conception exampLe fichier présente les fonctionnalités du cœur IP d'Interlaken.
Informations connexes
Guide de l'utilisateur IP FPGA d'Interlaken (2e génération)
2.1. Ex de conceptionample Comportement
Pour tester la conception matérielle, saisissez les commandes suivantes dans la console système : :
- Sourcer la configuration file:
% la sourceample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Exécutez le test :
% run_example_design - La conception matérielle d'Interlaken (2e génération) example effectue les étapes suivantes :
une. Réinitialise l'adresse IP d'Interlaken (2e génération).
b. Configure l'IP d'Interlaken (2e génération) en mode bouclage interne.
c. Envoie un flux de paquets Interlaken avec des données prédéfinies dans la charge utile à l'interface de transfert de données utilisateur TX du cœur IP.
ré. Vérifie les paquets reçus et signale l'état. Le vérificateur de paquets inclus dans la conception matérielle example fournit les fonctionnalités de vérification de paquets de base suivantes :
• Vérifie que la séquence des paquets transmis est correcte.
• Vérifie que les données reçues correspondent aux valeurs attendues en s'assurant que les décomptes de début de paquet (SOP) et de fin de paquet (EOP) s'alignent pendant la transmission et la réception des données.
2.2. Signaux d'interface
Tableau 5. Conception Example Signaux d'interface
| Nom du port | Direction | Largeur (bits) | Description |
| mgmt_clk | Saisir | 1 | Entrée d'horloge système. La fréquence d'horloge doit être de 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Saisir | 2 janvier | Horloge de référence de l'émetteur-récepteur. Pilote le RX CDR PLL. |
| Nom du port | Direction | Largeur (bits) | Description |
| pll_ref_clk[1] n'est disponible que lorsque vous activez Conserver inutilisé Note: canaux d'émetteur-récepteur pour PAM4 paramètre dans les variations IP du mode E-tile PAM4. |
|||
| rx_pin | Saisir | Nombre de voies | Broche de données SERDES du récepteur. |
| tx_pin | Sortir | Nombre de voies | Transmettre la broche de données SERDES. |
| rx_pin_n | Saisir | Nombre de voies | Broche de données SERDES du récepteur. Ce signal n'est disponible que dans les variantes d'appareil en mode E-tile PAM4. |
| tx_pin_n | Sortir | Nombre de voies | Transmettre la broche de données SERDES. Ce signal n'est disponible que dans les variantes d'appareil en mode E-tile PAM4. |
| mac_clk_pll_ref | Saisir | 1 | Ce signal doit être piloté par une PLL et doit utiliser la même source d'horloge qui pilote la pll_ref_clk. Ce signal n'est disponible que dans les variantes d'appareil en mode E-tile PAM4. |
| usr_pb_reset_n | Saisir | 1 | Réinitialisation du système. |
Informations connexes
Signaux d'interface
2.3. S'inscrire Carte
Note:
- Ex de conceptionampL'adresse du registre commence par 0x20** tandis que l'adresse du registre central IP d'Interlaken commence par 0x10**.
- Code d'accès : RO—Lecture seule et RW—Lecture/Écriture.
- La console système lit la conception example enregistre et signale l'état du test à l'écran.
Tableau 6. Conception Example Plan d'inscription pour Interlaken Design Example
| Compenser | Nom | Accéder | Description |
| 8'00 | Réservé | ||
| 8'01 | Réservé | ||
| 8'02 | Réinitialisation de la PLL du système | RO | Les bits suivants indiquent la demande de réinitialisation de la PLL du système et la valeur d'activation : • Bit [0] : sys_pll_rst_req • Bit [1] : sys_pll_rst_en |
| 8'03 | Voie RX alignée | RO | Indique l'alignement de la voie RX. |
| 8'04 | MOT verrouillé | RO | [NUM_LANES–1:0] – Identification des limites de mots (blocs). |
(2) Lorsque vous activez Préserver les canaux d'émetteur-récepteur inutilisés pour le paramètre PAM4, un port d'horloge de référence supplémentaire est ajouté pour préserver le canal esclave PAM4 inutilisé.
| Compenser | Nom | Accéder | Description |
| 8'05 | Synchronisation verrouillée | RO | [NUM_LANES–1:0] – Synchronisation de la métatrame. |
| 8'h06 – 8'h09 | Nombre d'erreurs CRC32 | RO | Indique le nombre d'erreurs CRC32. |
| 8'h0A | Nombre d'erreurs CRC24 | RO | Indique le nombre d'erreurs CRC24. |
| 8'h0B | Signal de débordement/sous-dépassement | RO | Les bits suivants indiquent : • Bit [3] – Signal de sous-dépassement TX • Bit [2] – signal de débordement TX • Bit [1] – Signal de débordement RX |
| 8'h0C | Nombre de POS | RO | Indique le nombre de SOP. |
| 8'h0D | Nombre d'EOP | RO | Indique le nombre d'EOP |
| 8'h0E | Nombre d'erreurs | RO | Indique le nombre d'erreurs suivantes : • Perte d'alignement de voie • Mot de contrôle illégal • Modèle de cadrage illégal • Indicateur SOP ou EOP manquant |
| 8'h0F | send_data_mm_clk | RW | Écrivez 1 dans le bit [0] pour activer le signal du générateur. |
| 8'10 | Erreur de vérificateur | Indique l'erreur du vérificateur. (Erreur de données SOP, erreur de numéro de canal et erreur de données PLD) | |
| 8'11 | Verrouillage PLL du système | RO | Le bit [0] indique une indication de verrouillage PLL. |
| 8'14 | Nombre de SOP d'émission | RO | Indique le nombre de SOP générés par le générateur de paquets. |
| 8'15 | Nombre d'émissions EOP | RO | Indique le nombre d'EOP générés par le générateur de paquets. |
| 8'16 | Paquet continu | RW | Écrivez 1 dans le bit [0] pour activer le paquet continu. |
| 8'39 | Nombre d'erreurs ECC | RO | Indique le nombre d'erreurs ECC. |
| 8'40 | Nombre d'erreurs corrigées ECC | RO | Indique le nombre d'erreurs ECC corrigées. |
Tableau 7. Conception Example Plan d'inscription pour Interlaken Look-aside Design Example
Utilisez cette carte de registre lorsque vous générez la conception exampfichier avec le paramètre Enable Interlaken Look-aside mode activé.
| Compenser | Nom | Accéder | Description |
| 8'00 | Réservé | ||
| 8'01 | Réinitialisation du compteur | RO | Écrivez 1 dans le bit [0] pour effacer les bits égaux des compteurs TX et RX. |
| 8'02 | Réinitialisation de la PLL du système | RO | Les bits suivants indiquent la demande de réinitialisation de la PLL du système et la valeur d'activation : • Bit [0] : sys_pll_rst_req • Bit [1] : sys_pll_rst_en |
| 8'03 | Voie RX alignée | RO | Indique l'alignement de la voie RX. |
| 8'04 | MOT verrouillé | RO | [NUM_LANES–1:0] – Identification des limites de mots (blocs). |
| 8'05 | Synchronisation verrouillée | RO | [NUM_LANES–1:0] – Synchronisation de la métatrame. |
| 8'h06 – 8'h09 | Nombre d'erreurs CRC32 | RO | Indique le nombre d'erreurs CRC32. |
| 8'h0A | Nombre d'erreurs CRC24 | RO | Indique le nombre d'erreurs CRC24. |
| Compenser | Nom | Accéder | Description |
| 8'h0B | Réservé | ||
| 8'h0C | Nombre de POS | RO | Indique le nombre de SOP. |
| 8'h0D | Nombre d'EOP | RO | Indique le nombre d'EOP |
| 8'h0E | Nombre d'erreurs | RO | Indique le nombre d'erreurs suivantes : • Perte d'alignement de voie • Mot de contrôle illégal • Modèle de cadrage illégal • Indicateur SOP ou EOP manquant |
| 8'h0F | send_data_mm_clk | RW | Écrivez 1 dans le bit [0] pour activer le signal du générateur. |
| 8'10 | Erreur de vérificateur | RO | Indique l'erreur du vérificateur. (Erreur de données SOP, erreur de numéro de canal et erreur de données PLD) |
| 8'11 | Verrouillage PLL du système | RO | Le bit [0] indique une indication de verrouillage PLL. |
| 8'13 | Compte de latence | RO | Indique le nombre de latence. |
| 8'14 | Nombre de SOP d'émission | RO | Indique le nombre de SOP générés par le générateur de paquets. |
| 8'15 | Nombre d'émissions EOP | RO | Indique le nombre d'EOP générés par le générateur de paquets. |
| 8'16 | Paquet continu | RO | Écrivez 1 dans le bit [0] pour activer le paquet continu. |
| 8'17 | Compteur TX et RX égal | RW | Indique que les compteurs TX et RX sont égaux. |
| 8'23 | Activer la latence | WO | Écrivez 1 dans le bit [0] pour activer la mesure de la latence. |
| 8'24 | Prêt pour la latence | RO | Indique que la mesure de latence est prête. |
Interlaken (2e génération) Intel Agilex FPGA IP Design Example Guide de l'utilisateur Archives
Pour les versions les plus récentes et précédentes de ce guide de l'utilisateur, reportez-vous au Interlaken (2e Génération) Intel Agilex FPGA IP Design Example Guide de l'utilisateur Version HTML. Sélectionnez la version et cliquez sur Télécharger. Si une adresse IP ou une version logicielle n'est pas répertoriée, le guide de l'utilisateur de l'adresse IP ou de la version logicielle précédente s'applique.
Les versions IP sont les mêmes que les versions du logiciel Intel Quartus Prime Design Suite jusqu'à la v19.1. À partir de la version 19.2 ou ultérieure du logiciel Intel Quartus Prime Design Suite, les cœurs IP disposent d'un nouveau schéma de gestion des versions IP.
Historique de révision du document pour Interlaken (2e génération) Intel Agilex FPGA IP Design Example Guide de l'utilisateur
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
| 2022.08.03 | 21.3 | 20.0.1 | Correction de l'OPN de l'appareil pour le kit de développement Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Ajout de la prise en charge du simulateur QuestaSim. • Suppression de la prise en charge du simulateur NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Ajout d'informations sur la préservation du canal d'émetteur-récepteur inutilisé pour PAM4 dans la section : Hardware Design Example Composants. • Ajout de la description du signal pll_ref_clk[1] dans la section : Signaux d'interface. |
| 2020.12.14 | 20.4 | 20.0.0 | • Mise à jour desample résultat du test matériel pour le mode Interlaken et le mode Interlaken Look-aside dans la section Test de la conception matérielle Example. • Mise à jour de la carte de registre pour Interlaken Look-aside design example dans la section Register Map. • Ajout d'un critère de réussite pour un test matériel réussi dans la section Test de la conception matérielle Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Commande corrigée pour exécuter l'étalonnage d'adaptation initial du côté RX dans Testing the Hardware Design Exampla section. |
| 2020.06.22 | 20.2 | 19.3.0 | • La conception exampLe fichier est disponible pour le mode Interlaken Lookside. • Test matériel de la conception exampLe fichier est disponible pour les variantes de périphérique Intel Agilex. • Figure ajoutée : Schéma fonctionnel de haut niveau pour l'Ex de conception d'Interlaken (2e génération)ample. • Sections suivantes mises à jour : – Configuration matérielle et logicielle requise – Structure du répertoire • Modification des chiffres suivants pour inclure la mise à jour relative à Interlaken Lookaside : – Figure : Interlaken (2ème génération) Hardware Design Example haut Schéma fonctionnel de niveau pour les variations du mode E-tile NRZ – Figure : Interlaken (2ème génération) Hardware Design Example schéma fonctionnel de haut niveau pour les variations du mode E-tile PAM4 • Figure mise à jour : Éditeur de paramètres IP. • Ajout d'informations sur les paramètres de fréquence dans l'application de contrôle d'horloge dans la section Compilation et configuration du Design Example dans Matériel. |
| Version du document | Version Intel Quartus Prime | Version IP | Changements |
|
• Ajout de sorties de test pour le Lookside d'Interlaken dans les sections suivantes : |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Clk100 supprimé. Le mgmt_clk sert d'horloge de référence à la PLL IO dans ce qui suit : |
| 2019.07.01 | 19.2 | 19.2 | Version initiale. |
Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services.
*D'autres noms et marques peuvent être revendiqués comme étant la propriété d'autrui.
ISO
9001:2015
Inscrit
Interlaken (2e génération) Intel® Agilex™ FPGA IP Design Example Guide de l'utilisateur
Version en ligne
Envoyer des commentaires
ID: 683800
UG-20239
Version: 2022.08.03
Documents / Ressources
 |
Intel Interlaken (2e génération) Agilex FPGA IP Design Example [pdf] Guide de l'utilisateur Conception IP FPGA Agilex de 2e génération d'Interlakenample, Interlaken, conception IP FPGA Agilex de 2e générationample, Agilex FPGA IP DesignExample, IP DesignExample |
