انٹیل لوگوانٹرلیکن (دوسری نسل) انٹیل ®
Agilex™ FPGA IP ڈیزائن Example
یوزر گائیڈ

مشمولات چھپائیں
1 کوئیک اسٹارٹ گائیڈ
2 ڈیزائن سابقampلی تفصیل
3 انٹرلیکن (دوسری نسل) Intel Agilex FPGA IP ڈیزائن Exampلی یوزر گائیڈ آرکائیوز
4 دستاویز کی نظرثانی کی تاریخ برائے انٹرلیکن (دوسری نسل) Intel Agilex FPGA IP Design Exampلی یوزر گائیڈ
5 دستاویزات / وسائل
5.1 حوالہ جات
6 متعلقہ پوسٹس

کوئیک اسٹارٹ گائیڈ

انٹرلیکن (دوسری جنریشن) ایف پی جی اے آئی پی کور ایک سمولیشن ٹیسٹ بینچ اور ایک ہارڈ ویئر ڈیزائن فراہم کرتا ہےample جو تالیف اور ہارڈویئر ٹیسٹنگ کی حمایت کرتا ہے۔ جب آپ ڈیزائن سابقہ ​​تیار کرتے ہیں۔ample، پیرامیٹر ایڈیٹر خود بخود تخلیق کرتا ہے۔ fileہارڈ ویئر میں ڈیزائن کو نقل کرنے، مرتب کرنے اور جانچنے کے لیے ضروری ہے۔ ڈیزائن سابقample Interlaken Look-side فیچر کے لیے بھی دستیاب ہے۔
ٹیسٹ بینچ اور ڈیزائن سابقample ای ٹائل ڈیوائسز کے لیے NRZ اور PAM4 موڈ کو سپورٹ کرتا ہے۔ انٹرلیکن (دوسری جنریشن) ایف پی جی اے آئی پی کور ڈیزائن تیار کرتا ہے۔ampلینز کی تعداد اور ڈیٹا ریٹس کے تمام تعاون یافتہ مجموعوں کے لیے۔

شکل 1. ڈیزائن کے لیے ترقی کے مراحل Exampleintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 1

انٹرلیکن (دوسری نسل) آئی پی کور ڈیزائن سابقample مندرجہ ذیل خصوصیات کی حمایت کرتا ہے:

  • اندرونی TX سے RX سیریل لوپ بیک موڈ
  • خودکار طور پر مقررہ سائز کے پیکٹ تیار کرتا ہے۔
  • بنیادی پیکٹ چیک کرنے کی صلاحیتیں۔
  • دوبارہ جانچ کے مقصد کے لیے ڈیزائن کو دوبارہ ترتیب دینے کے لیے سسٹم کنسول استعمال کرنے کی اہلیت
  • پی ایم اے موافقت

تصویر 2. انٹرلیکن (دوسری نسل) ڈیزائن کے لیے ہائی لیول بلاک ڈایاگرامampleintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 2

متعلقہ معلومات

  • انٹرلیکن (دوسری نسل) ایف پی جی اے آئی پی یوزر گائیڈ
  • انٹرلیکن (دوسری نسل) انٹیل ایف پی جی اے آئی پی ریلیز نوٹس

1.1 ہارڈ ویئر اور سافٹ ویئر کی ضروریات
سابق کو جانچنے کے لیےampلی ڈیزائن، درج ذیل ہارڈ ویئر اور سافٹ ویئر استعمال کریں:

  • Intel® Prime Pro Edition سافٹ ویئر ورژن 21.3
  • سسٹم کنسول
  • معاون سمیلیٹر:
    — سیمنز* ای ڈی اے ماڈل سم* ایس ای یا کوئسٹا سم*
    - Synopsys * VCS*
    - Cadence* Xcelium*
  • Intel Agilex® Quartus™ F-Series Transceiver-SoC ڈویلپمنٹ کٹ (AGFB014R24A2E2V)

متعلقہ معلومات
Intel Agilex F-Series Transceiver-SoC ڈویلپمنٹ کٹ یوزر گائیڈ
1.2 ڈائرکٹری کا ڈھانچہ
انٹرلیکن (دوسری نسل) آئی پی کور ڈیزائن سابقample file ڈائریکٹریز مندرجہ ذیل پیدا پر مشتمل ہے fileڈیزائن سابق کے لئے sample
تصویر 3. جنریٹڈ انٹرلیکن (دوسری نسل) سابق کی ڈائرکٹری کا ڈھانچہampلی ڈیزائن

intel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 3

ہارڈ ویئر کی ترتیب، نقلی، اور ٹیسٹ files میں واقع ہیں۔ample_installation_dir>/uflex_ilk_0_example_design
ٹیبل 1. انٹرلیکن (دوسری نسل) آئی پی کور ہارڈ ویئر ڈیزائن سابقample File تفصیل
یہ files میں ہیںample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus ڈائریکٹری۔

File نام تفصیل
example_design.qpf انٹیل کوارٹس پرائم پروجیکٹ file.
example_design.qsf انٹیل کوارٹس پرائم پروجیکٹ کی ترتیبات file
example_design.sdc jtag_time_template.sdc Synopsys ڈیزائن کی پابندی file. آپ اپنے ڈیزائن کے لیے کاپی اور ترمیم کر سکتے ہیں۔
sysconsole_testbench.tcl مین file سسٹم کنسول تک رسائی کے لیے

ٹیبل 2. انٹرلیکن (دوسری نسل) آئی پی کور ٹیسٹ بینچ File تفصیل
یہ file میں ہےample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl ڈائریکٹری۔

File نام تفصیل
top_tb.sv ٹاپ لیول ٹیسٹ بینچ file.

ٹیبل 3. nterlaken (2nd جنریشن) IP کور ٹیسٹ بینچ اسکرپٹس
یہ files میں ہیںample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench ڈائریکٹری۔

File نام تفصیل
vcstest.sh ٹیسٹ بینچ چلانے کے لیے VCS اسکرپٹ۔
vlog_pro.do ٹیسٹ بینچ چلانے کے لیے ModelSim SE یا QuestaSim اسکرپٹ۔
xcelium.sh ٹیسٹ بینچ چلانے کے لیے Xcelium اسکرپٹ۔

1.3 ہارڈ ویئر ڈیزائن سابقampلی اجزاء
سابقample ڈیزائن سسٹم اور PLL حوالہ گھڑیاں اور مطلوبہ ڈیزائن کے اجزاء کو جوڑتا ہے۔ سابقample ڈیزائن IP کور کو اندرونی لوپ بیک موڈ میں ترتیب دیتا ہے اور IP کور TX صارف ڈیٹا ٹرانسفر انٹرفیس پر پیکٹ تیار کرتا ہے۔ آئی پی کور ان پیکٹوں کو ٹرانسیور کے ذریعے اندرونی لوپ بیک راستے پر بھیجتا ہے۔
آئی پی کور ریسیور کے لوپ بیک پاتھ پر پیکٹ وصول کرنے کے بعد، یہ انٹرلیکن پیکٹوں پر کارروائی کرتا ہے اور انہیں RX صارف کے ڈیٹا ٹرانسفر انٹرفیس پر منتقل کرتا ہے۔ سابقample ڈیزائن چیک کرتا ہے کہ پیکٹ موصول اور منتقل ہوئے ہیں۔
ہارڈ ویئر سابقample ڈیزائن میں بیرونی PLLs شامل ہیں۔ آپ واضح متن کی جانچ کر سکتے ہیں۔ files سے view sample کوڈ جو بیرونی PLLs کو Interlaken (2nd جنریشن) FPGA IP سے جوڑنے کے لیے ایک ممکنہ طریقہ کو نافذ کرتا ہے۔
انٹرلیکن (دوسری نسل) ہارڈویئر ڈیزائن سابقample میں مندرجہ ذیل اجزاء شامل ہیں:

  1. انٹرلیکن (دوسری نسل) ایف پی جی اے آئی پی
  2. پیکٹ جنریٹر اور پیکٹ چیکر
  3. JTAG کنٹرولر جو سسٹم کنسول کے ساتھ بات چیت کرتا ہے۔ آپ سسٹم کنسول کے ذریعے کلائنٹ کی منطق کے ساتھ بات چیت کرتے ہیں۔

تصویر 4. انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن Exampe-ٹائل NRZ موڈ تغیرات کے لیے ہائی لیول بلاک ڈایاگرامintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 5

انٹرلیکن (دوسری نسل) ہارڈویئر ڈیزائن سابقample جو E-tile PAM4 موڈ کی مختلف حالتوں کو نشانہ بناتا ہے اس کے لیے ایک اضافی گھڑی mac_clkin کی ضرورت ہوتی ہے جسے IO PLL تیار کرتا ہے۔ اس PLL کو وہی حوالہ گھڑی استعمال کرنی چاہیے جو pll_ref_clk کو چلاتی ہے۔

تصویر 5. انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن Exampلی ہائی لیول
ای ٹائل PAM4 موڈ تغیرات کے لیے بلاک ڈایاگرامintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 4

ای ٹائل PAM4 موڈ کی مختلف حالتوں کے لیے، جب آپ PAM4 پیرامیٹر کے لیے غیر استعمال شدہ ٹرانسیور چینلز کو محفوظ کریں کو فعال کرتے ہیں، ایک اضافی حوالہ کلاک پورٹ شامل کیا جاتا ہے (pll_ref_clk [1])۔ اس پورٹ کو اسی فریکوئنسی پر چلایا جانا چاہیے جیسا کہ IP پیرامیٹر ایڈیٹر (محفوظ چینلز کے لیے حوالہ گھڑی کی فریکوئنسی) میں بیان کیا گیا ہے۔ PAM4 کے لیے غیر استعمال شدہ ٹرانسیور چینلز کو محفوظ کرنا اختیاری ہے۔ اس گھڑی کو تفویض کردہ پن اور متعلقہ رکاوٹیں QSF میں اس وقت نظر آتی ہیں جب آپ ڈیزائن جنریشن کے لیے Intel Stratix® 10 یا Intel Agilex ڈویلپمنٹ کٹ کو منتخب کرتے ہیں۔
ڈیزائن کے لئے سابقampلی سمولیشن، ٹیسٹ بینچ ہمیشہ pll_ref_clk[0] اور pll_ref_clk[1] کے لیے ایک ہی تعدد کی وضاحت کرتا ہے۔
متعلقہ معلومات
Intel Agilex F-Series Transceiver-SoC ڈویلپمنٹ کٹ یوزر گائیڈ
1.4 ڈیزائن تیار کرنا

شکل 6۔ طریقہ کارintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 6

ہارڈ ویئر سابق پیدا کرنے کے لیے ان اقدامات پر عمل کریں۔ampلی ڈیزائن اور ٹیسٹ بینچ:

  1. Intel Quartus Prime Pro Edition سافٹ ویئر میں، کلک کریں۔ File ➤ نیا انٹیل کوارٹس پرائم پروجیکٹ بنانے کے لیے نیا پروجیکٹ وزرڈ، یا کلک کریں۔ File ➤ موجودہ انٹیل کوارٹس پرائم پروجیکٹ کو کھولنے کے لیے پروجیکٹ کھولیں۔ وزرڈ آپ کو ایک آلہ بتانے کا اشارہ کرتا ہے۔
  2. ڈیوائس فیملی Agilex کی وضاحت کریں اور اپنے ڈیزائن کے لیے ڈیوائس کو منتخب کریں۔
  3. آئی پی کیٹلاگ میں، انٹرلیکن (دوسری نسل) انٹیل ایف پی جی اے آئی پی کو تلاش کریں اور ڈبل کلک کریں۔ نیا آئی پی ویرینٹ ونڈو ظاہر ہوتا ہے۔
  4. ایک اعلیٰ سطحی نام کی وضاحت کریں۔ آپ کے حسب ضرورت IP تغیرات کے لیے۔ پیرامیٹر ایڈیٹر IP تغیرات کی ترتیبات کو a میں محفوظ کرتا ہے۔ file نامزد .ip
  5. ٹھیک ہے پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔
    شکل 7. سابقampانٹرلیکن (دوسری نسل) انٹیل ایف پی جی اے آئی پی پیرامیٹر ایڈیٹر میں ڈیزائن ٹیبintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 7
  6. IP ٹیب پر، اپنے IP بنیادی تغیرات کے لیے پیرامیٹرز کی وضاحت کریں۔
  7. PMA موافقت کے ٹیب پر، PMA موافقت کے پیرامیٹرز کی وضاحت کریں اگر آپ اپنے ای ٹائل ڈیوائس کی مختلف حالتوں کے لیے PMA موافقت استعمال کرنے کا ارادہ رکھتے ہیں۔
    یہ مرحلہ اختیاری ہے:
    • قابل اطلاق موافقت لوڈ سافٹ آئی پی آپشن کو منتخب کریں۔
    نوٹ: جب PMA موافقت فعال ہو تو آپ کو IP ٹیب پر Native PHY Debug Master Endpoint (NPDME) آپشن کو فعال کرنا ہوگا۔
    • PMA موافقت منتخب پیرامیٹر کے لیے ایک PMA موافقت پیش سیٹ منتخب کریں۔
    • ابتدائی اور مسلسل موافقت کے پیرامیٹرز کو لوڈ کرنے کے لیے PMA اڈاپٹیشن پری لوڈ پر کلک کریں۔
    • PMA کنفیگریشن پیرامیٹر کی تعداد کا استعمال کرتے ہوئے متعدد PMA کنفیگریشنز کو فعال کرنے پر سپورٹ کرنے کے لیے PMA کنفیگریشنز کی تعداد کی وضاحت کریں۔
    • منتخب کریں کہ کون سی PMA کنفیگریشن لوڈ یا سٹور کرنی ہے اس کا استعمال کرتے ہوئے لوڈ یا اسٹور کرنے کے لیے PMA کنفیگریشن منتخب کریں۔
    • منتخب PMA کنفیگریشن سیٹنگز کو لوڈ کرنے کے لیے منتخب PMA کنفیگریشن سے لوڈ موافقت پر کلک کریں۔
    PMA موافقت کے پیرامیٹرز کے بارے میں مزید معلومات کے لیے، E-tile Transceiver PHY صارف گائیڈ سے رجوع کریں۔
  8. سابق پرampلی ڈیزائن ٹیب پر، ٹیسٹ بینچ بنانے کے لیے سمولیشن آپشن کو منتخب کریں، اور ہارڈ ویئر سابقہ ​​کو جنریٹ کرنے کے لیے Synthesis آپشن کو منتخب کریں۔ampلی ڈیزائن.
    نوٹ: آپ کو کم از کم تخروپن یا ترکیب کے اختیارات میں سے ایک کو منتخب کرنا چاہیے جو Exampلی ڈیزائن Files.
  9. جنریٹڈ ایچ ڈی ایل فارمیٹ کے لیے، صرف ویریلوگ دستیاب ہے۔
  10. ٹارگٹ ڈیولپمنٹ کٹ کے لیے مناسب آپشن منتخب کریں۔
    نوٹ: Intel Agilex F-Series Transceiver SoC ڈویلپمنٹ کٹ کا اختیار صرف اس وقت دستیاب ہوتا ہے جب آپ کا پروجیکٹ AGFA012 یا AGFA014 سے شروع ہونے والے Intel Agilex ڈیوائس کا نام بتاتا ہے۔ جب آپ ڈویلپمنٹ کٹ کا اختیار منتخب کرتے ہیں، تو پن اسائنمنٹس Intel Agilex Development Kit ڈیوائس پارٹ نمبر AGFB014R24A2E2V کے مطابق سیٹ کیے جاتے ہیں اور آپ کے منتخب کردہ ڈیوائس سے مختلف ہو سکتے ہیں۔ اگر آپ کسی دوسرے پی سی بی پر ہارڈ ویئر پر ڈیزائن کی جانچ کرنا چاہتے ہیں، تو نو ڈویلپمنٹ کٹ آپشن کو منتخب کریں اور .qsf میں مناسب پن اسائنمنٹس کریں۔ file.
  11. جنریٹ ایکس پر کلک کریں۔ampلی ڈیزائن. منتخب کریں سابقampلی ڈیزائن ڈائرکٹری ونڈو ظاہر ہوتی ہے۔
  12. اگر آپ ڈیزائن میں ترمیم کرنا چاہتے ہیں۔ample ڈائریکٹری کا راستہ یا پہلے سے ظاہر کردہ نام سے (uflex_ilk_0_example_design)، نئے راستے پر براؤز کریں اور نئے ڈیزائن کو ٹائپ کریں۔ample ڈائریکٹری کا نام۔
  13. ٹھیک ہے پر کلک کریں۔

متعلقہ معلومات

1.5 ڈیزائن کی تقلید سابقampلی ٹیسٹ بینچ
انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن سابق سے رجوع کریں۔ampلی ہائی لیول بلاک برائے ای ٹائل NRZ موڈ تغیرات اور انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن سابقampe-ٹائل PAM4 موڈ تغیرات کے لیے ہائی لیول بلاک سمولیشن ٹیسٹ بینچ کے بلاک ڈایاگرام۔

شکل 8۔ طریقہ کارintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 8

ٹیسٹ بینچ کی تقلید کے لیے ان اقدامات پر عمل کریں:

  1. کمانڈ پرامپٹ پر، ٹیسٹ بینچ سمولیشن ڈائرکٹری میں تبدیل کریں۔ ڈائریکٹری ہےample_installation_dir>/example_design/ ٹیسٹ بینچ برائے Intel Agilex آلات۔
  2. اپنی پسند کے معاون سمیلیٹر کے لیے نقلی اسکرپٹ چلائیں۔ اسکرپٹ سمیلیٹر میں ٹیسٹ بینچ کو مرتب اور چلاتا ہے۔ آپ کے اسکرپٹ کو یہ چیک کرنا چاہیے کہ SOP اور EOP کا شمار سمولیشن مکمل ہونے کے بعد مماثل ہے۔ جدول سے رجوع کریں سمولیشن چلانے کے اقدامات۔
    جدول 4. تخروپن کو چلانے کے اقدامات
    سمیلیٹر ہدایات
    ModelSim SE یا QuestaSim کمانڈ لائن میں ٹائپ کریں -do vlog_pro.do۔ اگر آپ ModelSim GUI کو سامنے لائے بغیر نقل کرنا پسند کرتے ہیں تو ٹائپ کریں vsim -c -do vlog_pro.do
    VCS کمانڈ لائن میں، sh vcstest.sh ٹائپ کریں۔
    Xcelium کمانڈ لائن میں، sh xcelium.sh ٹائپ کریں۔
  3. نتائج کا تجزیہ کریں۔ ایک کامیاب نقلی پیکٹ بھیجتا اور وصول کرتا ہے، اور "ٹیسٹ پاسڈ" دکھاتا ہے۔

ڈیزائن کے لیے ٹیسٹ بینچ سابقample مندرجہ ذیل کاموں کو مکمل کرتا ہے:

  • انٹرلیکن (دوسری نسل) انٹیل ایف پی جی اے آئی پی کو متحرک کرتا ہے۔
  • PHY اسٹیٹس پرنٹ کرتا ہے۔
  • میٹا فریم سنکرونائزیشن (SYNC_LOCK) اور لفظ (بلاک) کی حدود (WORD_LOCK) کو چیک کرتا ہے۔
  • انفرادی لین کے مقفل اور سیدھ میں ہونے کا انتظار ہے۔
  • پیکٹوں کی ترسیل شروع ہو جاتی ہے۔
  • پیکٹ کے اعدادوشمار چیک کرتا ہے:
    - CRC24 غلطیاں
    - ایس او پیز
    - EOPs

مندرجہ ذیل ایسample آؤٹ پٹ انٹرلیکن موڈ میں چلائے جانے والے ایک کامیاب نقلی ٹیسٹ کی وضاحت کرتا ہے:
************************************************
INFO: لین کے سیدھے ہونے کا انتظار۔
تمام رسیور لین سیدھ میں ہیں اور ٹریفک وصول کرنے کے لیے تیار ہیں۔
********************************************************
********************************************************
معلومات: پیکٹ کی ترسیل شروع کریں۔
********************************************************
********************************************************
INFO: پیکٹ کی ترسیل بند کریں۔
********************************************************
********************************************************
INFO: پیکٹ کے اعدادوشمار کی جانچ کرنا
********************************************************
CRC 24 غلطیوں کی اطلاع دی گئی: 0
منتقل شدہ ایس او پیز: 100
منتقل شدہ EOPs: 100
موصول ہونے والے ایس او پیز: 100
موصولہ EOPs: 100
ECC غلطیوں کی تعداد: 0
********************************************************
معلومات: ٹیسٹ پاس ہو گیا۔
********************************************************
نوٹ: انٹرلیکن ڈیزائن سابقampلی سمولیشن ٹیسٹ بینچ 100 پیکٹ بھیجتا ہے اور 100 پیکٹ وصول کرتا ہے۔
مندرجہ ذیل ایسample آؤٹ پٹ انٹرلیکن لک-سائیڈ موڈ میں چلائے جانے والے ایک کامیاب نقلی ٹیسٹ کی وضاحت کرتا ہے:
چیک کریں کہ TX اور RX کاؤنٹر برابر ہیں یا نہیں۔
——————————————————————
READ_MM: پتہ 4000014 = 00000001۔
——————————————————————
De-assert Counter equal سا۔
——————————————————————
WRITE_MM: پتہ 4000001 کو 00000001 ملتا ہے۔
WRITE_MM: پتہ 4000001 کو 00000000 ملتا ہے۔
——————————————————————
RX_SOP کاؤنٹر۔
——————————————————————
READ_MM: پتہ 400000c = 0000006a۔
——————————————————————
RX_EOP کاؤنٹر۔
READ_MM: پتہ 400000d = 0000006a۔
——————————————————————
READ_MM: پتہ 4000010 = 00000000۔
——————————————————————
حتمی رپورٹ دکھائیں۔
——————————————————————
0 خرابی کا پتہ چلا
0 CRC24 غلطیوں کی اطلاع دی گئی۔
106 ایس او پیز منتقل
106 EOPs منتقل ہوئے۔
106 ایس او پیز موصول ہوئے۔
106 EOPs موصول ہوئے۔
——————————————————————
تخروپن کو ختم کریں۔
——————————————————————
ٹیسٹ پاس ہو گیا۔
——————————————————————
نوٹ: پیکٹوں کی تعداد (SOPs اور EOPs) انٹرلیکن لوکاسائیڈ ڈیزائن میں فی لین مختلف ہوتی ہےampلی تخروپن sampلی آؤٹ پٹ.
متعلقہ معلومات
ہارڈ ویئر ڈیزائن سابقampصفحہ 6 پر اجزاء
1.6 ڈیزائن کو مرتب کرنا اور ترتیب دینا Exampہارڈ ویئر میں le

شکل 9۔ طریقہ کارintel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - تصویر 9

ہارڈ ویئر سابق پر ایک مظاہرہ ٹیسٹ مرتب کرنے اور چلانے کے لیےampڈیزائن، ان اقدامات پر عمل کریں:

  1. ہارڈ ویئر سابق کو یقینی بنائیںampلی ڈیزائن جنریشن مکمل ہو گئی ہے۔
  2. Intel Quartus Prime Pro Edition سافٹ ویئر میں، Intel Quartus Prime پروجیکٹ کو کھولیں۔ample_installation_dir>/example_design/quartus/ example_design.qpf>۔
  3. پروسیسنگ مینو پر، تالیف شروع کریں پر کلک کریں۔
  4. کامیاب تالیف کے بعد، ایک .sof file آپ کی مخصوص ڈائریکٹری میں دستیاب ہے۔
    ہارڈ ویئر سابق کو پروگرام کرنے کے لیے ان اقدامات پر عمل کریں۔ampانٹیل Agilex ڈیوائس پر ڈیزائن:
  5. Intel Agilex F-Series Transceiver-SoC ڈویلپمنٹ کٹ کو میزبان کمپیوٹر سے مربوط کریں۔
    ب کلاک کنٹرول ایپلی کیشن لانچ کریں، جو کہ ڈیولپمنٹ کٹ کا حصہ ہے، اور ڈیزائن کے لیے نئی فریکوئنسی سیٹ کریںample ذیل میں کلاک کنٹرول ایپلی کیشن میں فریکوئنسی سیٹنگ ہے:
    • Si5338 (U37)، CLK1- 100 میگاہرٹز
    • Si5338 (U36)، CLK2- 153.6 میگاہرٹز
    Si549 (Y2)، OUT- اپنی ڈیزائن کی ضرورت کے مطابق pll_ref_clk (1) کی قدر پر سیٹ کریں۔
    c ٹولز مینو پر، پروگرامر پر کلک کریں۔
    d پروگرامر میں، ہارڈ ویئر سیٹ اپ پر کلک کریں۔
    e ایک پروگرامنگ ڈیوائس منتخب کریں۔
    f Intel Agilex F-Series Transceiver-SoC ڈویلپمنٹ کٹ کو منتخب کریں اور شامل کریں جس سے آپ کا Intel Quartus Prime سیشن منسلک ہو سکتا ہے۔
    جی یقینی بنائیں کہ موڈ J پر سیٹ ہے۔TAG.
    h Intel Agilex ڈیوائس کو منتخب کریں اور ڈیوائس شامل کریں پر کلک کریں۔ پروگرامر آپ کے بورڈ پر موجود آلات کے درمیان کنکشن کا ایک بلاک ڈایاگرام دکھاتا ہے۔
    میں. اپنے .sof کے ساتھ قطار میں، .sof کے لیے باکس کو نشان زد کریں۔
    جے پروگرام/کنفیگر کالم میں باکس کو چیک کریں۔
    ک اسٹارٹ پر کلک کریں۔

متعلقہ معلومات

1.7۔ ہارڈ ویئر ڈیزائن کی جانچample
انٹرلیکن (دوسری نسل) انٹیل ایف پی جی اے آئی پی کور ڈیزائن کو مرتب کرنے کے بعدample اور اپنے آلے کو ترتیب دیں، آپ IP کور اور اس کے ایمبیڈڈ Native PHY IP کور رجسٹروں کو پروگرام کرنے کے لیے سسٹم کنسول کا استعمال کر سکتے ہیں۔
سسٹم کنسول کو سامنے لانے اور ہارڈ ویئر ڈیزائن سابق کی جانچ کرنے کے لیے ان اقدامات پر عمل کریں۔ampلی:

  1. Intel Quartus Prime Pro Edition سافٹ ویئر میں، Tools مینو پر، System Debugging Tools ➤ System Console پر کلک کریں۔
  2. میں تبدیل کریں۔ample_installation_dir>example_design/ hwtest ڈائریکٹری۔
  3. جے سے کنکشن کھولنے کے لیےTAG ماسٹر، درج ذیل کمانڈ ٹائپ کریں: source sysconsole_testbench.tcl
  4. آپ درج ذیل ڈیزائن کے ساتھ اندرونی سیریل لوپ بیک موڈ کو آن کر سکتے ہیں۔ampلی کمانڈ:
    a stat: عام حیثیت کی معلومات پرنٹ کرتا ہے۔
    ب sys_reset: سسٹم کو ری سیٹ کرتا ہے۔
    c loop_on: اندرونی سیریل لوپ بیک کو آن کرتا ہے۔
    d run_example_design: ڈیزائن سابق چلاتا ہے۔ample
    نوٹ: آپ کو run_ex سے پہلے loop_on کمانڈ چلانا چاہیے۔ample_design کمانڈ۔
    رن_ایکسample_design مندرجہ ذیل کمانڈز کو ترتیب میں چلاتا ہے۔
    sys_reset->stat->gen_on->stat->gen_off۔
    نوٹ: جب آپ ایبل ایڈاپٹیشن لوڈ سافٹ آئی پی آپشن کو منتخب کرتے ہیں تو run_example_design کمانڈ run_load_PMA_configuration کمانڈ چلا کر RX کی طرف ابتدائی موافقت کیلیبریشن کرتی ہے۔
  5. آپ درج ذیل ڈیزائن کے ساتھ اندرونی سیریل لوپ بیک موڈ کو بند کر سکتے ہیں۔ample حکم:
    a لوپ_آف: اندرونی سیریل لوپ بیک کو آف کرتا ہے۔
  6. آپ آئی پی کور کو مندرجہ ذیل اضافی ڈیزائن کے ساتھ پروگرام کر سکتے ہیں۔ampلی کمانڈ:
    a gen_on: پیکٹ جنریٹر کو فعال کرتا ہے۔
    ب gen_off: پیکٹ جنریٹر کو غیر فعال کرتا ہے۔
    c run_test_loop: کے لیے ٹیسٹ چلاتا ہے۔ E-ٹائل NRZ اور PAM4 تغیرات کے لیے اوقات۔
    d clear_err: تمام چپچپا ایرر بٹس کو صاف کرتا ہے۔
    e سیٹ_ٹیسٹ_موڈ : مخصوص موڈ میں چلانے کے لیے ٹیسٹ سیٹ کرتا ہے۔
    f get_test_mode: موجودہ ٹیسٹ موڈ کو پرنٹ کرتا ہے۔
    جی سیٹ_برسٹ_سائز : برسٹ سائز بائٹس میں سیٹ کرتا ہے۔
    h get_burst_size: پرنٹس برسٹ سائز کی معلومات۔

کامیاب ٹیسٹ HW_TEST:PASS پیغام کو پرنٹ کرتا ہے۔ ذیل میں ٹیسٹ رن کے پاس ہونے کا معیار ہے:

  • CRC32، CRC24، اور چیکر کے لیے کوئی غلطی نہیں ہے۔
  • منتقل شدہ SOPs اور EOPs موصول ہونے سے مماثل ہونے چاہئیں۔

مندرجہ ذیل ایسampلی آؤٹ پٹ انٹرلیکن موڈ میں کامیاب ٹیسٹ رن کی وضاحت کرتا ہے:
INFO: INFO: پیکٹس بنانا بند کریں۔
==== اسٹیٹس رپورٹ ====
TX KHz : 402813
RX KHz : 402813
تعدد تالے: 0x0000ff
TX PLL لاک: 0x000001
سیدھ کریں: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
ورڈ لاک: 0x0000ff
مطابقت پذیری کا تالا: 0x0000ff
CRC32 غلطیاں: 0
CRC24 غلطیاں: 0
چیکر کی غلطیاں: 0
FIFO غلطی کے جھنڈے: 0x000000
ایس او پیز بھیجے گئے: 1087913770
EOPs منتقل کیا گیا: 1087913770
موصولہ ایس او پیز: 1087913770
EOPs موصول ہوئے: 1087913770
ECC درست کیا گیا: 0
ای سی سی کی خرابی: 0
پاور اپ کے بعد 161 سیکنڈ گزر گئے۔
HW_TEST : پاس
کامیاب ٹیسٹ HW_TEST : PASS پیغام کو پرنٹ کرتا ہے۔ ذیل میں ٹیسٹ رن کے پاس ہونے کا معیار ہے:

  • CRC32، CRC24، اور چیکر کے لیے کوئی غلطی نہیں ہے۔
  • منتقل شدہ SOPs اور EOPs موصول ہونے سے مماثل ہونے چاہئیں۔

مندرجہ ذیل ایسampلی آؤٹ پٹ انٹرلیکن لوکاسائیڈ موڈ میں کامیاب ٹیسٹ رن کی وضاحت کرتا ہے:
INFO: INFO: پیکٹس بنانا بند کریں۔
==== اسٹیٹس رپورٹ ====
TX KHz : 402813
RX KHz : 402812
تعدد تالے: 0x000fff
TX PLL لاک: 0x000001
سیدھ کریں: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
لفظ تالا: 0x000fff
مطابقت پذیری کا تالا: 0x000fff
CRC32 غلطیاں: 0
CRC24 غلطیاں: 0
چیکر کی غلطیاں: 0
ایس او پیز بھیجے گئے: 461
EOPs منتقل کیا گیا: 461
موصولہ ایس او پیز: 461
EOPs موصول ہوئے: 461
پاور اپ کے بعد 171 سیکنڈ گزر گئے۔
HW_TEST : پاس

ڈیزائن سابقampلی تفصیل

ڈیزائن سابقample انٹرلیکن آئی پی کور کی خصوصیات کو ظاہر کرتا ہے۔
متعلقہ معلومات
انٹرلیکن (دوسری نسل) ایف پی جی اے آئی پی یوزر گائیڈ
2.1. ڈیزائن سابقampلی رویہ
ہارڈ ویئر میں ڈیزائن کو جانچنے کے لیے، سسٹم کنسول میں درج ذیل کمانڈز ٹائپ کریں:

  1. سیٹ اپ کا ماخذ file:
    ٪ ذریعہample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
  2. ٹیسٹ چلائیں:
    % run_example_design
  3. انٹرلیکن (دوسری نسل) ہارڈویئر ڈیزائن سابقample مندرجہ ذیل مراحل کو مکمل کرتا ہے:
    a انٹرلیکن (دوسری نسل) آئی پی کو دوبارہ ترتیب دیتا ہے۔
    ب انٹرلیکن (دوسری جنریشن) آئی پی کو اندرونی لوپ بیک موڈ میں کنفیگر کرتا ہے۔
    c آئی پی کور کے TX صارف ڈیٹا ٹرانسفر انٹرفیس کو پے لوڈ میں پہلے سے طے شدہ ڈیٹا کے ساتھ انٹرلیکن پیکٹ کا ایک سلسلہ بھیجتا ہے۔
    d موصول شدہ پیکٹوں کو چیک کرتا ہے اور اسٹیٹس کی اطلاع دیتا ہے۔ ہارڈ ویئر ڈیزائن میں شامل پیکٹ چیکر سابقample مندرجہ ذیل بنیادی پیکٹ چیکنگ کی صلاحیتیں فراہم کرتا ہے:
    • چیک کرتا ہے کہ منتقل شدہ پیکٹ کی ترتیب درست ہے۔
    • جانچتا ہے کہ موصول ہونے والا ڈیٹا پیکٹ کے آغاز (SOP) اور پیکٹ کے اختتام (EOP) کے شمار دونوں کو یقینی بنا کر متوقع اقدار سے میل کھاتا ہے جب ڈیٹا منتقل اور وصول کیا جا رہا ہے۔

2.2۔ انٹرفیس سگنلز
جدول 5. ڈیزائن Exampلی انٹرفیس سگنلز

پورٹ کا نام سمت چوڑائی (بٹس) تفصیل
mgmt_clk ان پٹ 1 سسٹم کلاک ان پٹ۔ گھڑی کی فریکوئنسی 100 میگاہرٹز ہونی چاہیے۔
pll_ref_clk /pll_ref_clk [1:0] (2) ان پٹ 2-جنوری ٹرانسیور حوالہ گھڑی۔ RX CDR PLL چلاتا ہے۔
پورٹ کا نام سمت چوڑائی (بٹس) تفصیل
pll_ref_clk[1] صرف اس وقت دستیاب ہے جب آپ فعال کریں۔ غیر استعمال شدہ محفوظ کریں۔
نوٹ: PAM4 کے لیے ٹرانسیور چینلز ای ٹائل PAM4 موڈ IP مختلف حالتوں میں پیرامیٹر۔
rx_pin ان پٹ لین کی تعداد وصول کنندہ SERDES ڈیٹا پن۔
tx_pin آؤٹ پٹ لین کی تعداد SERDES ڈیٹا پن منتقل کریں۔
rx_pin_n ان پٹ لین کی تعداد وصول کنندہ SERDES ڈیٹا پن۔
یہ سگنل صرف E-tile PAM4 موڈ ڈیوائس کی مختلف حالتوں میں دستیاب ہے۔
tx_pin_n آؤٹ پٹ لین کی تعداد SERDES ڈیٹا پن منتقل کریں۔
یہ سگنل صرف E-tile PAM4 موڈ ڈیوائس کی مختلف حالتوں میں دستیاب ہے۔
mac_clk_pll_ref ان پٹ 1 اس سگنل کو PLL کے ذریعے چلایا جانا چاہیے اور اسی گھڑی کا ذریعہ استعمال کرنا چاہیے جو pll_ref_clk چلاتا ہے۔
یہ سگنل صرف E-tile PAM4 موڈ ڈیوائس کی مختلف حالتوں میں دستیاب ہے۔
usr_pb_reset_n ان پٹ 1 سسٹم ری سیٹ۔

متعلقہ معلومات
انٹرفیس سگنلز
2.3. نقشہ رجسٹر کریں۔
نوٹ:

  • ڈیزائن سابقample رجسٹر کا پتہ 0x20** سے شروع ہوتا ہے جبکہ انٹرلیکن IP کور رجسٹر ایڈریس 0x10** سے شروع ہوتا ہے۔
  • رسائی کوڈ: RO—صرف پڑھنے، اور RW—پڑھیں/لکھیں۔
  • سسٹم کنسول ڈیزائن کو پڑھتا ہے۔ample رجسٹر کرتا ہے اور اسکرین پر ٹیسٹ کی حیثیت کی اطلاع دیتا ہے۔

جدول 6. ڈیزائن Example رجسٹر نقشہ برائے انٹرلیکن ڈیزائن Example

آفسیٹ نام رسائی تفصیل
8'h00 محفوظ
8'h01 محفوظ
8'h02 سسٹم PLL ری سیٹ RO مندرجہ ذیل بٹس سسٹم PLL کو دوبارہ ترتیب دینے کی درخواست کی نشاندہی کرتے ہیں اور قدر کو فعال کرتے ہیں:
• بٹ [0] – sys_pll_rst_req
• بٹ [1] – sys_pll_rst_en
8'h03 RX لین کی موافقت RO RX لین کی سیدھ کی نشاندہی کرتا ہے۔
8'h04 WORD مقفل ہے۔ RO [NUM_LANES–1:0] – لفظ (بلاک) حدود کی شناخت۔

(2) جب آپ PAM4 پیرامیٹر کے لیے محفوظ غیر استعمال شدہ ٹرانسیور چینلز کو فعال کرتے ہیں، تو غیر استعمال شدہ PAM4 غلام چینل کو محفوظ رکھنے کے لیے ایک اضافی حوالہ کلاک پورٹ شامل کیا جاتا ہے۔

آفسیٹ نام رسائی تفصیل
8'h05 مطابقت پذیری مقفل ہے۔ RO [NUM_LANES–1:0] – میٹا فریم سنکرونائزیشن۔
8'h06 - 8'h09 CRC32 غلطی کی گنتی RO CRC32 غلطی کی گنتی کی نشاندہی کرتا ہے۔
8'h0A CRC24 غلطی کی گنتی RO CRC24 غلطی کی گنتی کی نشاندہی کرتا ہے۔
8'h0B اوور فلو/انڈر فلو سگنل RO مندرجہ ذیل بٹس اشارہ کرتے ہیں:
• بٹ [3] – TX انڈر فلو سگنل
• بٹ [2] – TX اوور فلو سگنل
• بٹ [1] – RX اوور فلو سگنل
8'h0C ایس او پی شمار RO SOP کی تعداد کی نشاندہی کرتا ہے۔
8'h0D EOP شمار RO EOP کی تعداد کی نشاندہی کرتا ہے۔
8'h0E غلطی کی گنتی RO درج ذیل غلطیوں کی تعداد کی نشاندہی کرتا ہے:
• لین کی سیدھ میں کمی
• غیر قانونی کنٹرول لفظ
• غیر قانونی فریمنگ پیٹرن
• SOP یا EOP اشارے غائب ہیں۔
8'h0F بھیجیں_ڈیٹا_mm_clk RW جنریٹر سگنل کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔
8'h10 چیکر کی غلطی چیکر کی غلطی کی نشاندہی کرتا ہے۔ (SOP ڈیٹا کی خرابی، چینل نمبر کی خرابی، اور PLD ڈیٹا کی خرابی)
8'h11 سسٹم PLL لاک RO بٹ [0] PLL لاک اشارے کی نشاندہی کرتا ہے۔
8'h14 TX SOP شمار RO پیکٹ جنریٹر کے ذریعہ تیار کردہ SOP کی تعداد کی نشاندہی کرتا ہے۔
8'h15 TX EOP شمار RO پیکٹ جنریٹر کے ذریعہ تیار کردہ EOP کی تعداد کی نشاندہی کرتا ہے۔
8'h16 مسلسل پیکٹ RW مسلسل پیکٹ کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔
8'h39 ECC غلطی کی گنتی RO ای سی سی کی غلطیوں کی تعداد کی نشاندہی کرتا ہے۔
8'h40 ECC نے غلطی کی گنتی کو درست کیا۔ RO درست کی گئی ECC کی غلطیوں کی تعداد کی نشاندہی کرتا ہے۔

جدول 7. ڈیزائن Exampلی رجسٹر نقشہ برائے انٹرلیکن لک-سائیڈ ڈیزائن ایکسample
اس رجسٹر کا نقشہ استعمال کریں جب آپ ڈیزائن ایکس تیار کریں۔ample کے ساتھ انٹرلیکن لک-سائیڈ موڈ پیرامیٹر کو آن کر دیا گیا ہے۔

آفسیٹ نام رسائی تفصیل
8'h00 محفوظ
8'h01 کاؤنٹر ری سیٹ RO TX اور RX کاؤنٹر برابر بٹ کو صاف کرنے کے لیے 1 سے بٹ [0] لکھیں۔
8'h02 سسٹم PLL ری سیٹ RO مندرجہ ذیل بٹس سسٹم PLL کو دوبارہ ترتیب دینے کی درخواست کی نشاندہی کرتے ہیں اور قدر کو فعال کرتے ہیں:
• بٹ [0] – sys_pll_rst_req
• بٹ [1] – sys_pll_rst_en
8'h03 RX لین کی موافقت RO RX لین کی سیدھ کی نشاندہی کرتا ہے۔
8'h04 WORD مقفل ہے۔ RO [NUM_LANES–1:0] – لفظ (بلاک) حدود کی شناخت۔
8'h05 مطابقت پذیری مقفل ہے۔ RO [NUM_LANES–1:0] – میٹا فریم سنکرونائزیشن۔
8'h06 - 8'h09 CRC32 غلطی کی گنتی RO CRC32 غلطی کی گنتی کی نشاندہی کرتا ہے۔
8'h0A CRC24 غلطی کی گنتی RO CRC24 غلطی کی گنتی کی نشاندہی کرتا ہے۔
آفسیٹ نام رسائی تفصیل
8'h0B محفوظ
8'h0C ایس او پی شمار RO SOP کی تعداد کی نشاندہی کرتا ہے۔
8'h0D EOP شمار RO EOP کی تعداد کی نشاندہی کرتا ہے۔
8'h0E غلطی کی گنتی RO درج ذیل غلطیوں کی تعداد کی نشاندہی کرتا ہے:
• لین کی سیدھ میں کمی
• غیر قانونی کنٹرول لفظ
• غیر قانونی فریمنگ پیٹرن
• SOP یا EOP اشارے غائب ہیں۔
8'h0F بھیجیں_ڈیٹا_mm_clk RW جنریٹر سگنل کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔
8'h10 چیکر کی غلطی RO چیکر کی غلطی کی نشاندہی کرتا ہے۔ (SOP ڈیٹا کی خرابی، چینل نمبر کی خرابی، اور PLD ڈیٹا کی خرابی)
8'h11 سسٹم PLL لاک RO بٹ [0] PLL لاک اشارے کی نشاندہی کرتا ہے۔
8'h13 تاخیر کا شمار RO تاخیر کی تعداد کی نشاندہی کرتا ہے۔
8'h14 TX SOP شمار RO پیکٹ جنریٹر کے ذریعہ تیار کردہ SOP کی تعداد کی نشاندہی کرتا ہے۔
8'h15 TX EOP شمار RO پیکٹ جنریٹر کے ذریعہ تیار کردہ EOP کی تعداد کی نشاندہی کرتا ہے۔
8'h16 مسلسل پیکٹ RO مسلسل پیکٹ کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔
8'h17 TX اور RX کاؤنٹر برابر RW اشارہ کرتا ہے کہ TX اور RX کاؤنٹر برابر ہیں۔
8'h23 تاخیر کو فعال کریں۔ WO تاخیر کی پیمائش کو فعال کرنے کے لیے 1 سے بٹ [0] لکھیں۔
8'h24 لیٹنسی تیار ہے۔ RO اشارہ کرتا ہے کہ تاخیر کی پیمائش تیار ہے۔

انٹرلیکن (دوسری نسل) Intel Agilex FPGA IP ڈیزائن Exampلی یوزر گائیڈ آرکائیوز

اس صارف گائیڈ کے تازہ ترین اور پچھلے ورژن کے لیے، سے رجوع کریں۔ انٹرلیکن (2nd جنریشن) Intel Agilex FPGA IP Design Exampلی یوزر گائیڈ HTML ورژن۔ ورژن منتخب کریں اور ڈاؤن لوڈ پر کلک کریں۔ اگر IP یا سافٹ ویئر ورژن درج نہیں ہے تو، پچھلے IP یا سافٹ ویئر ورژن کے لیے صارف گائیڈ لاگو ہوتا ہے۔
آئی پی ورژن وی 19.1 تک کے انٹیل کوارٹس پرائم ڈیزائن سویٹ سافٹ ویئر کے ورژن جیسے ہی ہیں۔ Intel Quartus Prime Design Suite سافٹ ویئر ورژن 19.2 یا اس کے بعد کے ورژن سے، IP cores میں ایک نئی IP ورژننگ اسکیم ہے۔

دستاویز کی نظرثانی کی تاریخ برائے انٹرلیکن (دوسری نسل) Intel Agilex FPGA IP Design Exampلی یوزر گائیڈ

دستاویز کا ورژن انٹیل کوارٹس پرائم ورژن IP ورژن تبدیلیاں
2022.08.03 21.3 20.0.1 Intel Agilex F-Series Transceiver-SoC ڈویلپمنٹ کٹ کے لیے ڈیوائس OPN کو درست کیا۔
2021.10.04 21.3 20.0.1 • QuestaSim سمیلیٹر کے لیے شامل کردہ تعاون۔
• NCSim سمیلیٹر کے لیے سپورٹ کو ہٹا دیا گیا۔
2021.02.24 20.4 20.0.1 سیکشن میں PAM4 کے لیے غیر استعمال شدہ ٹرانسیور چینل کو محفوظ کرنے کے بارے میں معلومات شامل کی گئی: ہارڈ ویئر ڈیزائن سابقampاجزاء.
• سیکشن میں pll_ref_clk[1] سگنل کی تفصیل شامل کی گئی: انٹرفیس سگنلز۔
2020.12.14 20.4 20.0.0 • اپ ڈیٹ کردہ sampلی ہارڈویئر ٹیسٹ آؤٹ پٹ برائے انٹرلیکن موڈ اور انٹرلیکن لُک سائیڈ موڈ سیکشن میں ہارڈ ویئر ڈیزائن ایکس ٹیسٹنگample
• انٹرلیکن کے لیے اپڈیٹ شدہ رجسٹر کا نقشہ نظر آنے والے ڈیزائن سابقample سیکشن میں رجسٹر کا نقشہ۔
• ہارڈ ویئر ڈیزائن ایکس ٹیسٹنگ سیکشن میں کامیاب ہارڈویئر ٹیسٹ کے لیے پاسنگ معیار شامل کیا گیا۔ample
2020.10.16 20.2 19.3.0 ہارڈ ویئر ڈیزائن سابق کی جانچ میں RX کی طرف ابتدائی موافقت کیلیبریشن چلانے کے لیے درست کمانڈampلی سیکشن.
2020.06.22 20.2 19.3.0 • ڈیزائن سابقample Interlaken Look-side mode کے لیے دستیاب ہے۔
• ڈیزائن سابق کی ہارڈ ویئر ٹیسٹنگample Intel Agilex ڈیوائس کی مختلف حالتوں کے لیے دستیاب ہے۔
• شامل کردہ تصویر: انٹرلیکن (دوسری نسل) ڈیزائن سابق کے لیے ہائی لیول بلاک ڈایاگرامample
• درج ذیل سیکشنز کو اپ ڈیٹ کیا گیا:
- ہارڈ ویئر اور سافٹ ویئر کی ضروریات
- ڈائریکٹری کا ڈھانچہ
• درج ذیل اعداد و شمار میں ترمیم کی گئی تاکہ انٹرلیکن نظر سے متعلق اپ ڈیٹ کو شامل کیا جا سکے۔
- تصویر: انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن Exampلی ہائی
ای ٹائل NRZ موڈ تغیرات کے لیے لیول بلاک ڈایاگرام
- تصویر: انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن Exampای ٹائل PAM4 موڈ کی مختلف حالتوں کے لیے ہائی لیول بلاک ڈایاگرام
تازہ کاری شدہ تصویر: IP پیرامیٹر ایڈیٹر۔
• سیکشن میں گھڑی کنٹرول ایپلی کیشن میں فریکوئنسی سیٹنگز کے بارے میں معلومات کو کمپائلنگ اینڈ کنفیگرنگ ڈیزائن ایکس میں شامل کیا گیا ہے۔ampہارڈ ویئر میں لی۔
دستاویز کا ورژن انٹیل کوارٹس پرائم ورژن IP ورژن تبدیلیاں

• درج ذیل حصوں میں انٹرلیکن لک کے لیے ٹیسٹ رن آؤٹ پٹ شامل کیے گئے:
- ڈیزائن کی تقلید سابقampلی ٹیسٹ بینچ
- ہارڈ ویئر ڈیزائن کی جانچample
• انٹرفیس سگنلز سیکشن میں درج ذیل نئے سگنلز شامل کیے گئے:
- mgmt_clk
- rx_pin_n
- tx_pin_n
- mac_clk_pll_ref
• انٹرلیکن کے لیے رجسٹر کا نقشہ شامل کر دیا گیا ہے۔ampسیکشن میں: رجسٹر نقشہ۔
2019.09.30 19.3 19.2.1

ہٹا دیا clk100. mgmt_clk مندرجہ ذیل میں IO PLL کے لیے ایک حوالہ گھڑی کے طور پر کام کرتا ہے:
• تصویر: انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن Exampe-ٹائل NRZ موڈ تغیرات کے لیے ہائی لیول بلاک ڈایاگرام۔
• تصویر: انٹرلیکن (دوسری نسل) ہارڈ ویئر ڈیزائن Exampe-ٹائل PAM4 موڈ تغیرات کے لیے ہائی لیول بلاک ڈایاگرام۔
2019.07.01 19.2 19.2 ابتدائی رہائی۔

انٹیل کارپوریشن۔ جملہ حقوق محفوظ ہیں. Intel، Intel لوگو، اور Intel کے دیگر نشانات Intel Corporation یا اس کے ذیلی اداروں کے ٹریڈ مارک ہیں۔ Intel اپنی FPGA اور سیمی کنڈکٹر مصنوعات کی کارکردگی کو Intel کی معیاری وارنٹی کے مطابق موجودہ تصریحات کی ضمانت دیتا ہے، لیکن بغیر اطلاع کے کسی بھی وقت کسی بھی مصنوعات اور خدمات میں تبدیلیاں کرنے کا حق محفوظ رکھتا ہے۔ Intel یہاں بیان کردہ کسی بھی معلومات، پروڈکٹ، یا سروس کے اطلاق یا استعمال سے پیدا ہونے والی کوئی ذمہ داری یا ذمہ داری قبول نہیں کرتا ہے سوائے اس کے کہ Intel کی طرف سے تحریری طور پر واضح طور پر اتفاق کیا گیا ہو۔ انٹیل کے صارفین کو مشورہ دیا جاتا ہے کہ وہ کسی بھی شائع شدہ معلومات پر بھروسہ کرنے سے پہلے اور مصنوعات یا خدمات کے آرڈر دینے سے پہلے ڈیوائس کی تفصیلات کا تازہ ترین ورژن حاصل کریں۔
*دیگر ناموں اور برانڈز پر دوسروں کی ملکیت کے طور پر دعویٰ کیا جا سکتا ہے۔
آئی ایس او
9001:2015
رجسٹرڈ
Interlaken (2nd Generation) Intel® Agilex™ FPGA IP ڈیزائن Exampلی یوزر گائیڈ

انٹیل لوگو

intel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - ICON 1 آن لائن ورژن
intel Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example - ICON 2 تاثرات بھیجیں۔
ID: 683800
یو جی 20239
ورژن: 2022.08.03

دستاویزات / وسائل

intel Interlaken (2nd جنریشن) Agilex FPGA IP ڈیزائن Example [پی ڈی ایف] یوزر گائیڈ
Interlaken 2nd جنریشن Agilex FPGA IP ڈیزائن Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example، Agilex FPGA IP ڈیزائن Exampلی، آئی پی ڈیزائن سابقample

حوالہ جات

متعلقہ پوسٹس

ایک تبصرہ چھوڑیں۔

آپ کا ای میل پتہ شائع نہیں کیا جائے گا۔ مطلوبہ فیلڈز نشان زد ہیں۔ *