Interlaken (generasi ka-2) Intel ®
Agilex™ FPGA IP Desain Example
Guide pamaké

Gancang Mimitian Guide

The Interlaken (Generasi 2nd) FPGA IP inti nyadiakeun testbench simulasi jeung ex design hardwareample nu ngarojong kompilasi sarta nguji hardware. Nalika anjeun ngahasilkeun desain example, editor parameter otomatis nyiptakeun files perlu simulate, compile, sarta nguji desain dina hardware. Desain example oge sadia pikeun fitur Interlaken Tingali-sisi.
The testbench jeung desain example ngarojong mode NRZ na PAM4 pikeun alat E-ubin. The Interlaken (Generasi 2nd) FPGA IP inti ngahasilkeun desain examples pikeun sakabéh kombinasi dirojong jumlah lajur jeung ongkos data.

Gambar 1. Léngkah Pangwangunan pikeun Desain Example

The Interlaken (Generasi ka-2) desain inti IP example ngadukung fitur ieu:

• TX internal pikeun RX mode loopback serial
• Otomatis ngahasilkeun pakét ukuran tetep
• Kamampuhan mariksa pakét dasar
• Kamampuhan ngagunakeun System Console pikeun ngareset desain pikeun tujuan uji ulang
• adaptasi PMA

Gambar 2. Diagram Blok tingkat luhur pikeun Desain Interlaken (Generasi 2) Example

Émbaran patali

• Interlaken (Generasi ka-2) Pituduh Pamaké IP FPGA
• Interlaken (Generasi 2) Intel FPGA IP Release Catetan

1.1. Hardware jeung Software Syarat
Pikeun nguji exampdesain, ngagunakeun hardware jeung software handap:

• Parangkat lunak Intel® Prime Pro Edition vérsi 21.3
• Konsol Sistim
• Simulator anu dirojong:
  — Siemens* EDA ModelSim* SE atawa QuestaSim*
  — Synopsys* VCS*
  — Irama* Xcelium*
• Kit Pangembangan Intel Agilex® Quartus™ F-Series Transceiver-SoC (AGFB014R24A2E2V)

Émbaran patali
Intel Agilex F-Series Transceiver-SoC Development Kit Guide Pamaké
1.2. Struktur Diréktori
The Interlaken (Generasi ka-2) desain inti IP example file directories ngandung handap dihasilkeun files pikeun desain example.
Gambar 3. Struktur Diréktori Generated Interlaken (Generasi 2) Example Desain

Konfigurasi hardware, simulasi, sareng uji files aya diample_installation_dir>/uflex_ilk_0_example_design.
meja 1. Interlaken (2. Generasi) IP Core Hardware Desain Example File Katerangan
Ieu files aya dinaample_installation_dir>/uflex_ilk_0_example_design / exampdiréktori le_design / quartus.

File Ngaran	Katerangan
example_design.qpf	Proyék Intel Quartus Prime file.
example_design.qsf	Setélan proyék Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Desain Konstrain file. Anjeun tiasa nyalin sareng ngarobih pikeun desain anjeun nyalira.
sysconsole_testbench.tcl	Utama file pikeun ngakses System Console

meja 2. Interlaken (2. Generasi) IP Core Testbench File Katerangan
Ieu file aya dinaample_installation_dir>/uflex_ilk_0_example_design / exampdiréktori le_design / rtl.

File Ngaran	Katerangan
top_tb.sv	Testbench tingkat luhur file.

meja 3. nterlaken (2. Generasi) IP Core Testbench Aksara
Ieu files aya dinaample_installation_dir>/uflex_ilk_0_example_design / example_design / diréktori testbench.

File Ngaran	Katerangan
vcstest.sh	Skrip VCS pikeun ngajalankeun testbench.
vlog_pro.do	Aksara ModelSim SE atanapi QuestaSim pikeun ngajalankeun testbench.
xcelium.sh	Skrip Xcelium pikeun ngajalankeun testbench.

1.3. Desain Hardware Example Komponén
Mantanample design nyambungkeun sistem jeung jam rujukan PLL sarta komponén desain diperlukeun. Mantanampdesain le ngonpigurasikeun inti IP dina modeu loopback internal tur dibangkitkeun pakét dina IP inti TX panganteur pamaké mindahkeun data. Inti IP ngirimkeun pakét ieu dina jalur loopback internal ngaliwatan transceiver.
Saatos panarima inti IP narima pakét dina jalur loopback, prosés Interlaken pakét sarta ngirimkeunana dina panganteur mindahkeun data pamaké RX. Mantanample design cék yén pakét narima tur dikirimkeun cocok.
Hardware exampdesain le ngawengku PLLs éksternal. Anjeun tiasa nalungtik téks jelas files ka view sampkode le nu implements salah sahiji metodeu mungkin pikeun nyambungkeun PLLs éksternal ka Interlaken (2nd Generation) FPGA IP.
Desain hardware Interlaken (Generasi ka-2) example ngawengku komponén handap:

1. Interlaken (generasi ka-2) FPGA IP
2. Packet Generator sareng Packet Checker
3. JTAG controller nu communicates kalawan System Console. Anjeun komunikasi sareng logika klien ngaliwatan System Console.

Gambar 4. Interlaken (Generasi 2) Desain Hardware Example High Level Blok Diagram pikeun E-ubin NRZ Mode Variasi

Desain hardware Interlaken (Generasi ka-2) example nu nargétkeun hiji E-ubin PAM4 variasi mode merlukeun jam tambahan mac_clkin yén IO PLL dibangkitkeun. PLL ieu kedah nganggo jam rujukan anu sami anu ngajalankeun pll_ref_clk.

Gambar 5. Interlaken (Generasi 2) Desain Hardware Example Tingkat Luhur
Blok Diagram pikeun E-ubin PAM4 Mode Variasi

Pikeun variasi modeu E-ubin PAM4, mun anjeun ngaktipkeun Preserve saluran transceiver henteu kapake pikeun parameter PAM4, ditambahkeun port jam rujukan tambahan (pll_ref_clk [1]). port ieu kudu disetir dina frékuénsi anu sarua sakumaha didefinisikeun dina IP editor parameter (Frékuénsi jam rujukan pikeun saluran dilestarikan). Preserve saluran transceiver henteu kapake pikeun PAM4 nyaeta pilihan. Pin sareng konstrain anu aya hubunganana anu ditugaskeun kana jam ieu katingali dina QSF nalika anjeun milih Intel Stratix® 10 atanapi kit pamekaran Intel Agilex pikeun generasi desain.
Pikeun desain exampsimulasi, testbench salawasna nangtukeun frékuénsi anu sarua pikeun pll_ref_clk [0] sarta pll_ref_clk [1].
Émbaran patali
Intel Agilex F-Series Transceiver-SoC Development Kit Guide Pamaké
1.4. Ngahasilkeun Desain

Gambar 6. Prosedur

Turutan léngkah ieu pikeun ngahasilkeun ex hardwareampdesain jeung testbench:

1. Dina parangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard pikeun nyieun proyék Intel Quartus Prime anyar, atawa klik File ➤ Open Project pikeun muka proyék Intel Quartus Prime anu tos aya. Wizard nyarankeun anjeun nangtukeun alat.
2. Sebutkeun kulawarga alat Agilex tur pilih alat pikeun desain Anjeun.
3. Dina Katalog IP, panggihan tur ganda-klik Interlaken (Generasi ka-2) Intel FPGA IP. Jandéla Varian IP Anyar nembongan.
4. Sebutkeun ngaran tingkat luhur pikeun variasi IP custom Anjeun. Editor parameter nyimpen setelan variasi IP dina a file ngaranna .ip.
5. Pencét OK. Editor parameter nembongan.
   Gambar 7. Kelample Desain Tab di Interlaken (2. Generasi) Intel FPGA IP Parameter Editor
6. Dina tab IP, tangtukeun parameter pikeun variasi inti IP anjeun.
7. Dina tab Adaptasi PMA, tangtukeun parameter adaptasi PMA upami anjeun badé nganggo adaptasi PMA pikeun variasi alat E-ubin anjeun.
   Léngkah ieu opsional:
   • Pilih Aktipkeun beban adaptasi pilihan IP lemes.
   Catetan: Anjeun kedah ngaktipkeun pilihan Native PHY Debug Master Endpoint (NPDME) dina tab IP nalika adaptasi PMA diaktipkeun.
   • Pilih prasetél adaptasi PMA pikeun parameter Pilih adaptasi PMA.
   • Klik PMA Adaptasi Preload pikeun muka parameter adaptasi awal jeung kontinyu.
   • Sebutkeun jumlah konfigurasi PMA pikeun ngarojong lamun sababaraha konfigurasi PMA diaktipkeun ngagunakeun Jumlah parameter konfigurasi PMA.
   • Pilih mana konfigurasi PMA pikeun muka atawa nyimpen ngagunakeun Pilih konfigurasi PMA pikeun muka atawa nyimpen.
   • Klik Beban adaptasi tina konfigurasi PMA dipilih pikeun muka setélan konfigurasi PMA dipilih.
   Kanggo inpo nu langkung lengkep ihwal parameter adaptasi PMA, tingal Panungtun Pamaké E-tile Transceiver PHY.
8. Dina Examptab Desain, pilih pilihan Simulasi pikeun ngahasilkeun testbench, tur pilih pilihan Sintésis pikeun ngahasilkeun ex hardwareamprarancang.
   Catetan: Anjeun kedah milih sahenteuna salah sahiji pilihan Simulasi atanapi Sintésis ngahasilkeun Example Desain Files.
9. Pikeun Format HDL dihasilkeun, ngan Verilog sadia.
10. Pikeun Target Development Kit pilih pilihan luyu.
    Catetan: Pilihan Intel Agilex F-Series Transceiver SoC Development Kit ngan sadia sawaktos proyek Anjeun nangtukeun ngaran alat Intel Agilex dimimitian ku AGFA012 atawa AGFA014. Lamun anjeun milih pilihan Development Kit, nu assignments pin diatur nurutkeun Intel Agilex Development Kit alat angka bagian AGFB014R24A2E2V sarta bisa jadi béda ti alat Anjeun dipilih. Lamun maksudna pikeun nguji desain dina hardware dina PCB béda, pilih Taya pilihan ngembangkeun kit sarta nyieun assignments pin luyu dina .qsf. file.
11. Klik Generate Exampjeung Desain. Pilih Example Desain Diréktori jandela mucunghul.
12. Upami anjeun hoyong ngarobih desain exampjalur diréktori atanapi nami tina standar anu ditampilkeun (uflex_ilk_0_example_design), kotektak ka jalur anyar jeung ngetik ex design anyarample ngaran diréktori.
13. Pencét OK.

Émbaran patali

• Intel Agilex F-Series Transceiver-SoC Development Kit Guide Pamaké
• E-ubin Transceiver PHY Guide pamaké

1.5. Simulating Desain Exampjeung Testbench
Tingal Interlaken (Generasi 2) Desain Hardware Example High Level Blok pikeun E-ubin NRZ Mode Variasi sarta Interlaken (2. Generasi) Desain Hardware Example High Level Blok pikeun E-ubin PAM4 Mode Variasi diagram blok tina testbench simulasi.

Gambar 8. Prosedur

Turutan léngkah ieu pikeun simulasi testbench:

1. Dina ajakan paréntah, ganti kana diréktori simulasi testbench. diréktori nyaétaample_installation_dir>/example_design / testbench pikeun alat Intel Agilex.
2. Jalankeun skrip simulasi pikeun simulator anu dirojong tina pilihan anjeun. Skrip compiles tur ngajalankeun testbench dina simulator nu. Naskah anjeun kedah pariksa yén SOP sareng EOP cacah cocog saatos simulasi réngsé. Tingal tabel Léngkah pikeun ngajalankeun simulasi.
   meja 4. Léngkah pikeun ngajalankeun simulasi

   Simulator	parentah
   ModelSim SE atanapi QuestaSim	Dina baris paréntah, ngetik -do vlog_pro.do. Upami anjeun langkung resep nyontokeun tanpa nganggo GUI ModelSim, ketik vsim -c -do vlog_pro.do
   VCS	Dina baris paréntah, ngetik sh vcstest.sh
   Xcelium	Dina baris paréntah, ngetik sh xcelium.sh

3. Nganalisis hasilna. Simulasi suksés ngirim sareng nampi pakét, sareng ningalikeun "Test LULUS".

The testbench pikeun desain example ngalengkepan tugas di handap ieu:

• Instantiates nu Interlaken (Generasi ka-2) Intel FPGA IP.
• Nyitak status PHY.
• Mariksa sinkronisasi metaframe (SYNC_LOCK) jeung wates kecap (Blok) (WORD_LOCK).
• Ngadagoan jalur individu dikonci sareng dijajarkeun.
• Mimitian ngirimkeun pakét.
• Pariksa statistik pakét:
  - Kasalahan CRC24
  - SOP
  - EOPs

Di handap ieu sampOutput nunjukkeun hasil uji simulasi anu suksés dina mode Interlaken:
*******************************************
INFO: Ngadagoan jalur dijajarkeun.
Sadaya jalur panarima dijajarkeun sareng siap nampi lalu lintas.
*****************************************************
*****************************************************
INFO: Mimitian ngirimkeun pakét
*****************************************************
*****************************************************
INFO: Eureun ngirimkeun pakét
*****************************************************
*****************************************************
INFO: Mariksa statistik pakét
*****************************************************
Kasalahan CRC 24 dilaporkeun: 0
SOP dikirimkeun: 100
EOPs dikirimkeun: 100
SOP nampi: 100
EOPs nampi: 100
Jumlah kasalahan ECC: 0
*****************************************************
INFO: Uji LULUS
*****************************************************
Catetan: Desain Interlaken example simulasi testbench ngirimkeun 100 pakét sareng nampi 100 pakét.
Di handap ieu sampOutput nunjukkeun hasil uji simulasi anu suksés dina modeu Interlaken Look-side:
Pariksa TX na RX Counter sarua atawa henteu.
———————————————————-
READ_MM: alamat 4000014 = 00000001.
———————————————————-
De-negeskeun Counter bit sarua.
———————————————————-
WRITE_MM: alamat 4000001 meunang 00000001.
WRITE_MM: alamat 4000001 meunang 00000000.
———————————————————-
RX_SOP COUNTER.
———————————————————-
READ_MM: alamat 400000c = 0000006a.
———————————————————-
RX_EOP COUNTER.
READ_MM: alamat 400000d = 0000006a.
———————————————————-
READ_MM: alamat 4000010 = 00000000.
———————————————————-
Témbongkeun Laporan Akhir.
———————————————————-
0 Kasalahan Dideteksi
0 Kasalahan CRC24 dilaporkeun
106 SOPs dikirimkeun
106 EOPs dikirimkeun
106 SOP nampi
106 EOPs nampi
———————————————————-
Rengse Simulasi
———————————————————-
TES LULUS
———————————————————-
Catetan: Jumlah pakét (SOP sareng EOP) béda-béda per jalur dina desain Interlaken Lookaside exampsimulasi sampkaluaran.
Émbaran patali
Desain Hardware Example Komponén dina kaca 6
1.6. Nyusun sareng Ngonpigurasikeun Desain Example di Hardware

Gambar 9. Prosedur

Pikeun compile tur ngajalankeun test demonstrasi dina ex hardwareampdesain, tuturkeun léngkah ieu:

1. Pastikeun hardware exampgenerasi desain le lengkep.
2. Dina parangkat lunak Intel Quartus Prime Pro Edition, buka proyék Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Dina menu Processing, klik Mimitian Kompilasi.
4. Saatos kompilasi suksés, a .sof file sayogi dina diréktori anu anjeun pikahoyong.
   Turutan lengkah ieu pikeun program ex hardwareampDesain dina alat Intel Agilex:
5. Sambungkeun Intel Agilex F-Series Transceiver-SoC Development Kit ka komputer host.
   b. Ngajalankeun aplikasi Clock Control, anu mangrupa bagian ti kit ngembangkeun, tur nyetel frékuénsi anyar pikeun ex designample. Di handap ieu setelan frékuénsi dina aplikasi Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Atur kana nilai pll_ref_clk (1) per sarat desain Anjeun.
   c. Dina menu Alat, klik Programmer.
   d. Dina Programmer, klik Setup Hardware.
   e. Pilih alat pamrograman.
   f. Pilih sareng tambahkeun Kit Pangembangan Intel Agilex F-Series Transceiver-SoC anu tiasa nyambungkeun sési Intel Quartus Prime anjeun.
   g. Pastikeun yén Mode disetel ka JTAG.
   h. Pilih alat Intel Agilex teras klik Tambahkeun Alat. Programmer mintonkeun diagram blok tina sambungan antara alat dina dewan Anjeun.
   abdi. Dina baris kalayan .sof anjeun, pariksa kotak pikeun .sof.
   j. Cék kotak dina kolom Program / Konpigurasikeun.
   k. Klik Mimitian.

Émbaran patali

• Programing Alat Intel FPGA dina kaca 0
• Nganalisis sareng Debugging Desain sareng Konsol Sistem
• Intel Agilex F-Series Transceiver-SoC Development Kit Guide Pamaké

1.7. Nguji Desain Hardware Example
Saatos Anjeun compile Interlaken (2nd Generation) Intel FPGA IP core design example jeung ngonpigurasikeun alat Anjeun, Anjeun tiasa make System Console pikeun program inti IP na embedded PHY IP inti registers na.
Turutan léngkah-léngkah ieu pikeun muka Konsol Sistem sareng nguji desain hardware example:

1. Dina parangkat lunak Intel Quartus Prime Pro Edition, dina menu Alat, klik System Debugging Tools ➤ System Console.
2. Ganti kanaample_installation_dir>exampdiréktori le_design / hwtest.
3. Pikeun muka sambungan ka JTAG master, ngetik paréntah di handap: sumber sysconsole_testbench.tcl
4. Anjeun tiasa ngaktipkeun mode loopback serial internal jeung ex design handapampparéntah le:
   a. stat: Prints inpo status umum.
   b. sys_reset: Ngareset sistem.
   c. loop_on: Ngahurungkeun loopback serial internal.
   d. run_example_design: Ngajalankeun desain example.
   Catetan: Anjeun kedah ngajalankeun paréntah loop_on sateuacan run_exampparéntah le_design.
   The run_example_design ngajalankeun paréntah di handap ieu dina urutan:
   sys_reset->stat->gen_on->stat->gen_off.
   Catetan: Lamun anjeun milih Aktipkeun adaptasi beban pilihan IP lemes, run_exampparéntah le_design ngalakukeun kalibrasi adaptasi awal di sisi RX ku ngajalankeun paréntah run_load_PMA_configuration.
5. Anjeun tiasa mareuman modeu loopback serial internal jeung ex design handapampparéntah:
   a. loop_off: Pareuman loopback serial internal.
6. Anjeun tiasa program inti IP kalawan ex design tambahan handapampparéntah le:
   a. gen_on: Aktipkeun generator pakét.
   b. gen_off: Nonaktipkeun generator pakét.
   c. run_test_loop: Ngajalankeun tés pikeun kali pikeun E-ubin NRZ na PAM4 variasi.
   d. clear_err: mupus sadaya bit kasalahan caket.
   e. set_test_mode : Nyetél test pikeun ngajalankeun dina modeu husus.
   f. get_test_mode: Nyitak modeu tés ayeuna.
   g. set_burst_size : Nyetél ukuran burst dina bait.
   h. get_burst_size: Prints informasi ukuran burst.

Tés anu suksés nyitak HW_TEST:PASS pesen. Di handap ieu kriteria lolos pikeun uji coba:

• Teu aya kasalahan pikeun CRC32, CRC24, sareng checker.
• SOP sareng EOP anu dikirimkeun kedah cocog sareng anu ditampi.

Di handap ieu sampOutput nunjukkeun hasil tés anu suksés dina modeu Interlaken:
INFO: INFO: Ngeureunkeun ngahasilkeun packtes
==== LAPORAN STATUS ====
TX KHz: 402813
RX KHz: 402813
Frékuénsi konci: 0x0000ff
Konci TX PLL: 0x000001
Ngajajar: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
konci kecap: 0x0000ff
konci singkronisasi: 0x0000ff
Kasalahan CRC32: 0
Kasalahan CRC24: 0
Kasalahan Checker: 0
Bandéra kasalahan FIFO: 0x000000
SOPs dikirimkeun: 1087913770
EOPs dikirimkeun: 1087913770
SOPs nampi: 1087913770
EOPs nampi: 1087913770
ECC dilereskeun: 0
Kasalahan ECC: 0
Ngaliwatan 161 detik ti mimiti powerup
HW_TEST : LULUS
Tes anu suksés nyitak HW_TEST: pesen LULUS. Di handap ieu kriteria lolos pikeun uji coba:

• Teu aya kasalahan pikeun CRC32, CRC24, sareng checker.
• SOP sareng EOP anu dikirimkeun kedah cocog sareng anu ditampi.

Di handap ieu sampOutput nunjukkeun hasil tés anu suksés dina mode Interlaken Lookaside:
INFO: INFO: Ngeureunkeun ngahasilkeun packtes
==== LAPORAN STATUS ====
TX KHz: 402813
RX KHz: 402812
Frékuénsi konci: 0x000fff
Konci TX PLL: 0x000001
Ngajajar: 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
konci kecap: 0x000fff
konci singkronisasi: 0x000fff
Kasalahan CRC32: 0
Kasalahan CRC24: 0
Kasalahan Checker: 0
SOPs dikirimkeun: 461
EOPs dikirimkeun: 461
SOPs nampi: 461
EOPs nampi: 461
Ngaliwatan 171 detik ti mimiti powerup
HW_TEST : LULUS

Desain Example Katerangan

Desain example nunjukkeun pungsionalitas inti Interlaken IP.
Émbaran patali
Interlaken (Generasi ka-2) Pituduh Pamaké IP FPGA
2.1. Desain Example Paripolah
Pikeun nguji desain dina hardware, ketik paréntah di handap ieu dina System Console::

1. Sumber setelan file:
   % sumberample>uflex_ilk_0_example_design / example_design/hwtest/sysconsole_testbench.tcl
2. Jalankeun tés:
   % run_example_design
3. Desain hardware Interlaken (Generasi ka-2) example ngalengkepan léngkah di handap ieu:
   a. Ngareset IP Interlaken (Generasi 2).
   b. Ngonpigurasikeun IP Interlaken (Generasi 2) dina modeu loopback internal.
   c. Ngirimkeun aliran pakét Interlaken sareng data anu tos siap dina payload ka antarmuka transfer data pangguna TX inti IP.
   d. Pariksa pakét anu ditampi sareng ngalaporkeun statusna. Checker pakét kalebet dina desain hardware example nyayogikeun kamampuan mariksa pakét dasar di handap ieu:
   • Cék yén runtuyan pakét dikirimkeun bener.
   • Cék yén data anu ditampi cocog sareng nilai anu dipiharep ku mastikeun duanana mimiti pakét (SOP) sareng tungtung pakét (EOP) diitung align nalika data dikirimkeun sareng ditampi.

2.2. Sinyal panganteur
Tabél 5. Desain Example Sinyal Interface

Ngaran Port	Arah	Lebar (Bit)	Katerangan
mgmt_clk	Input	1	Input jam Sistim. Frékuénsi jam kedah 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-Jan	Jam rujukan Transceiver. Ngajalankeun RX CDR PLL.

Ngaran Port	Arah	Lebar (Bit)	Katerangan
			pll_ref_clk [1] ngan sadia sawaktos Anjeun ngaktipkeun Ngajaga teu kapake Catetan: saluran transceiver pikeun PAM4 parameter dina E-ubin PAM4 mode IP variasi.
rx_pin	Input	Jumlah lajur	Panarima SERDES pin data.
tx_pin	Kaluaran	Jumlah lajur	Nepikeun PIN data SERDES.
rx_pin_n	Input	Jumlah lajur	Panarima SERDES pin data. Sinyal ieu ngan sadia dina variasi alat mode PAM4 E-tile.
tx_pin_n	Kaluaran	Jumlah lajur	Nepikeun PIN data SERDES. Sinyal ieu ngan sadia dina variasi alat mode PAM4 E-tile.
mac_clk_pll_ref	Input	1	Sinyal ieu kedah didorong ku PLL sareng kedah nganggo sumber jam anu sami anu ngajalankeun pll_ref_clk. Sinyal ieu ngan sadia dina variasi alat mode PAM4 E-tile.
usr_pb_reset_n	Input	1	Sistem ngareset.

Émbaran patali
Sinyal panganteur
2.3. Ngadaptar Peta
Catetan:

• Desain Example ngadaptar alamat dimimitian ku 0x20 ** bari Interlaken IP core alamat ngadaptar dimimitian ku 0x10 **.
• Kodeu aksés: RO—Baca Ngan, sareng RW—Baca/Tulis.
• Konsol Sistim maca ex designample registers sarta ngalaporkeun status test dina layar.

Tabél 6. Desain Example ngadaptar Peta pikeun Interlaken Desain Example

Ngimbangan	Ngaran	Aksés	Katerangan
8h00	Ditangtayungan
8h01	Ditangtayungan
8h02	Sistem PLL ngareset	RO	Bit di handap ieu nunjukkeun pamundut reset PLL sistem sareng aktipkeun nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	RX jalur dijajarkeun	RO	Nunjukkeun alignment jalur RX.
8h04	WORD dikonci	RO	[NUM_LANES–1: 0] - Kecap (blok) idéntifikasi wates.

(2) Lamun anjeun ngaktipkeun Preserve saluran transceiver henteu kapake pikeun parameter PAM4, tambahan port jam rujukan ditambahkeun pikeun ngawétkeun channel budak PAM4 henteu kapake.

Ngimbangan	Ngaran	Aksés	Katerangan
8h05	Singkronkeun dikonci	RO	[NUM_LANES–1:0] - Sinkronisasi Metaframe.
8'h06 - 8'h09	Jumlah kasalahan CRC32	RO	Nunjukkeun jumlah kasalahan CRC32.
8 h0a	Jumlah kasalahan CRC24	RO	Nunjukkeun jumlah kasalahan CRC24.
8 h0b	Ngabahekeun / sinyal Underflow	RO	Bit di handap ieu nunjukkeun: • Bit [3] - sinyal underflow TX • Bit [2] - sinyal ngabahekeun TX • Bit [1] - sinyal ngabahekeun RX
8'h0C	Jumlah SOP	RO	Nunjukkeun jumlah SOP.
8 h0d	Jumlah EOP	RO	Nunjukkeun jumlah EOP
8h0E	Jumlah kasalahan	RO	Nunjukkeun jumlah kasalahan di handap ieu: • Leungitna alignment jalur • Kecap kontrol ilegal • pola framing ilegal • Leungit indikator SOP atawa EOP
8'h0f	ngirim_data_mm_clk	RW	Tulis 1 ka bit [0] pikeun ngaktipkeun sinyal generator.
8h10	Kasalahan Checker		Nunjukkeun kasalahan checker. (Kasalahan data SOP, kasalahan nomer Saluran, jeung kasalahan data PLD)
8h11	Konci sistem PLL	RO	Bit [0] nunjukkeun indikasi konci PLL.
8h14	TX cacah SOP	RO	Nunjukkeun jumlah SOP dihasilkeun ku generator pakét.
8h15	TX EOP cacah	RO	Nunjukkeun jumlah EOP dihasilkeun ku generator pakét.
8h16	pakét kontinyu	RW	Tulis 1 ka bit [0] pikeun ngaktipkeun pakét kontinyu.
8h39	Jumlah kasalahan ECC	RO	Nunjukkeun jumlah kasalahan ECC.
8h40	ECC dilereskeun count kasalahan	RO	Nunjukkeun jumlah kasalahan ECC dilereskeun.

Tabél 7. Desain Example ngadaptar Peta pikeun Interlaken Tingali-sisi Desain Example
Paké peta register ieu mun anjeun ngahasilkeun ex designample kalawan Aktipkeun Interlaken Tingali-kumisan parameter mode dihurungkeun.

Ngimbangan	Ngaran	Aksés	Katerangan
8h00	Ditangtayungan
8h01	Counter ngareset	RO	Tulis 1 ka bit [0] pikeun mupus TX na RX counter bit sarua.
8h02	Sistem PLL ngareset	RO	Bit di handap ieu nunjukkeun pamundut reset PLL sistem sareng aktipkeun nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	RX jalur dijajarkeun	RO	Nunjukkeun alignment jalur RX.
8h04	WORD dikonci	RO	[NUM_LANES–1: 0] - Kecap (blok) idéntifikasi wates.
8h05	Singkronkeun dikonci	RO	[NUM_LANES–1:0] - Sinkronisasi Metaframe.
8'h06 - 8'h09	Jumlah kasalahan CRC32	RO	Nunjukkeun jumlah kasalahan CRC32.
8 h0a	Jumlah kasalahan CRC24	RO	Nunjukkeun jumlah kasalahan CRC24.

Ngimbangan	Ngaran	Aksés	Katerangan
8 h0b	Ditangtayungan
8'h0C	Jumlah SOP	RO	Nunjukkeun jumlah SOP.
8 h0d	Jumlah EOP	RO	Nunjukkeun jumlah EOP
8h0E	Jumlah kasalahan	RO	Nunjukkeun jumlah kasalahan di handap ieu: • Leungitna alignment jalur • Kecap kontrol ilegal • pola framing ilegal • Leungit indikator SOP atawa EOP
8'h0f	ngirim_data_mm_clk	RW	Tulis 1 ka bit [0] pikeun ngaktipkeun sinyal generator.
8h10	Kasalahan Checker	RO	Nunjukkeun kasalahan checker. (Kasalahan data SOP, kasalahan nomer Saluran, jeung kasalahan data PLD)
8h11	Konci sistem PLL	RO	Bit [0] nunjukkeun indikasi konci PLL.
8h13	Jumlah latén	RO	Nunjukkeun jumlah latency.
8h14	TX cacah SOP	RO	Nunjukkeun jumlah SOP dihasilkeun ku generator pakét.
8h15	TX EOP cacah	RO	Nunjukkeun jumlah EOP dihasilkeun ku generator pakét.
8h16	pakét kontinyu	RO	Tulis 1 ka bit [0] pikeun ngaktipkeun pakét kontinyu.
8h17	TX jeung RX counter sarua	RW	Nunjukkeun TX na RX counter sarua.
8h23	Aktipkeun latency	WO	Tulis 1 ka bit [0] pikeun ngaktipkeun pangukuran latensi.
8h24	Latency siap	RO	Nunjukkeun pangukuran latency tos siap.

Interlaken (2. Generasi) Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké

Pikeun vérsi panganyarna sareng sateuacana tina pituduh pangguna ieu, tingal Interlaken (2nd Generasi) Intel Agilex FPGA IP Design Example Guide pamaké Vérsi HTML. Pilih versi teras klik Unduh. Upami IP atanapi vérsi parangkat lunak teu didaptarkeun, pituduh pangguna pikeun IP atanapi vérsi parangkat lunak saacanna lumaku.
Vérsi IP sarua jeung versi software Intel Quartus Prime Design Suite nepi ka v19.1. Ti versi software Intel Quartus Prime Design Suite 19.2 atanapi engké, IP cores boga skéma versioning IP anyar.

Sajarah Révisi Dokumén pikeun Interlaken (Generasi 2) Intel Agilex FPGA IP Design Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2022.08.03	21.3	20.0.1	Ngalereskeun alat OPN pikeun Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• rojongan ditambahkeun pikeun QuestaSim simulator. • Dipiceun rojongan pikeun NCSim simulator.
2021.02.24	20.4	20.0.1	• informasi ditambahkeun ngeunaan preserving channel transceiver henteu kapake pikeun PAM4 di bagian: Hardware Desain Example Komponén. • Ditambahkeun pll_ref_clk [1] pedaran sinyal dina bagian: Sinyal Interface.
2020.12.14	20.4	20.0.0	• diropéa sampkaluaran uji hardware pikeun mode Interlaken sareng modeu Interlaken Tingali-kumisan dina bagian Nguji Desain Hardware Example. • peta register diropéa pikeun Interlaken Tingali-kumisan desain example dina bagian ngadaptar Peta. • Ditambahkeun kriteria lulus pikeun uji hardware suksés dijalankeun dina bagian Nguji Hardware Desain Example.
2020.10.16	20.2	19.3.0	Paréntah dilereskeun pikeun ngajalankeun kalibrasi adaptasi awal dina sisi RX dina Nguji Desain Hardware Exampbagian le.
2020.06.22	20.2	19.3.0	• Desain example sadia pikeun Interlaken Tingali- mode samping. • nguji Hardware tina ex designample sadia pikeun variasi alat Intel Agilex. • Gambar ditambahkeun: Diagram Blok-tingkat tinggi pikeun Interlaken (2nd Generation) Desain Example. • Diropéa bagian handap: - Syarat Hardware sareng Software - Struktur Diréktori • Ngarobah inohong di handap ieu kaasup Interlaken Look-side update patali: – Gambar: Interlaken (Generasi 2) Desain Hardware Example Luhur Tingkat Blok Diagram pikeun E- genteng NRZ Mode Variasi – Gambar: Interlaken (Generasi 2) Desain Hardware Example High Level Blok Diagram pikeun E-ubin PAM4 Mode Variasi • Gambar diropéa: IP Parameter Editor. • Katambah informasi ngeunaan setélan frékuénsi dina aplikasi kontrol jam dina bagian Compiling jeung Konfigurasi Desain Example di Hardware.

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
			• Katambah kaluaran uji coba pikeun Interlaken Look- kumisan dina bagian ieu: - Simulasi Desain Exampjeung Testbench – Nguji Desain Hardware Example • Ditambahkeun nuturkeun sinyal anyar dina bagian Sinyal Antarmuka: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Peta register ditambahkeun pikeun Interlaken Tingali-kumisan desain example di bagian: ngadaptar Peta.
2019.09.30	19.3	19.2.1	Dipiceun clk100. mgmt_clk fungsina salaku jam rujukan ka IO PLL di handap: • Gambar: Interlaken (2nd Generation) Desain Hardware Example High Level Blok Diagram pikeun E-ubin NRZ Mode Variasi. • Gambar: Interlaken (2nd Generation) Desain Hardware Example High Level Blok Diagram pikeun E-ubin PAM4 Mode Variasi.
2019.07.01	19.2	19.2	Pelepasan awal.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa.
*Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.
ISO
9001:2015
Kadaptar
Interlaken (Generasi ka-2) Intel® Agilex™ FPGA IP Design Example Guide pamaké

Vérsi online
Kirim Eupan Balik
ID: 683800
UG-20239
Vérsi: 2022.08.03

Dokumén / Sumberdaya

intel Interlaken (2. Generasi) Agilex FPGA IP Desain Example [pdf] Pituduh pamaké Interlaken 2nd Generasi Agilex FPGA IP Desain Example, Interlaken, 2nd Generasi Agilex FPGA IP Desain Example, Agilex FPGA IP Desain Example, Desain IP Example

Rujukan

• Manual pamaké