Interlaken (2-ро поколение) Intel®
Агилекс™ FPGA IP дизайн Прample
Ръководство за потребителя
Ръководство за бърз старт
IP ядрото Interlaken (2-ро поколение) FPGA осигурява симулационен тестов стенд и хардуерен дизайн напр.ampфайл, който поддържа компилация и хардуерно тестване. Когато генерирате дизайна напрample, редакторът на параметри автоматично създава fileе необходимо за симулиране, компилиране и тестване на дизайна в хардуера. Дизайнът прample е наличен и за функцията Interlaken Look-aside.
Тестовата стенда и дизайнът прample поддържа NRZ и PAM4 режим за E-tile устройства. IP ядрото Interlaken (2-ро поколение) FPGA генерира дизайн напрampфайлове за всички поддържани комбинации от брой ленти и скорости на данни.
Фигура 1. Стъпки на разработка за дизайна Example
Дизайнът на IP ядрото на Interlaken (2-ро поколение) напрample поддържа следните функции:
- Вътрешен TX към RX сериен режим на обратна връзка
- Автоматично генерира пакети с фиксиран размер
- Основни възможности за проверка на пакети
- Възможност за използване на системната конзола за нулиране на дизайна с цел повторно тестване
- PMA адаптация
Фигура 2. Блокова диаграма на високо ниво за дизайн на Interlaken (2-ро поколение) Прample
Свързана информация
- Interlaken (2-ро поколение) FPGA IP Ръководство за потребителя
- Interlaken (2-ро поколение) Бележки по изданието на Intel FPGA IP
1.1. Хардуерни и софтуерни изисквания
За да тествам бившияample design, използвайте следния хардуер и софтуер:
- Версия на софтуера Intel® Prime Pro Edition 21.3
- Системна конзола
- Поддържани симулатори:
— Siemens* EDA ModelSim* SE или QuestaSim*
— Синопсис* VCS*
— Cadence* Xcelium* - Intel Agilex® Quartus™ F-серия трансивър-SoC комплект за разработка (AGFB014R24A2E2V)
Свързана информация
Ръководство за потребителя на комплекта за разработка на Intel Agilex F-Series Transceiver-SoC
1.2. Структура на директорията
Дизайнът на IP ядрото на Interlaken (2-ро поколение) напрample file директории съдържат следното генерирано files за дизайна прampле.
Фигура 3. Структура на директорията на генерирания Interlaken (2-ро поколение) Прample Дизайн
Хардуерната конфигурация, симулация и тест files се намират вample_installation_dir>/uflex_ilk_0_example_design.
Таблица 1. Интерлакен (2-ро поколение) IP Core Хардуерен дизайн Прample File Описания
Тези files са вample_installation_dir>/uflex_ilk_0_example_design/ прample_design/quartus директория.
| File имена | Описание |
| example_design.qpf | Проект Intel Quartus Prime file. |
| example_design.qsf | Настройки на проекта Intel Quartus Prime file |
| example_design.sdc jtag_template_template.sdc | Ограничение на дизайна на Synopsys file. Можете да копирате и модифицирате за свой собствен дизайн. |
| sysconsole_testbench.tcl | Основен file за достъп до системната конзола |
Таблица 2. Interlaken (2-ро поколение) IP Core Testbench File Описание
това file е вample_installation_dir>/uflex_ilk_0_example_design/ прample_design/rtl директория.
| File Име | Описание |
| top_tb.sv | Тестова стенда от най-високо ниво file. |
Таблица 3. nterlaken (2-ро поколение) IP Core Testbench скриптове
Тези files са вample_installation_dir>/uflex_ilk_0_example_design/ прampдиректория le_design/testbench.
| File Име | Описание |
| vcstest.sh | VCS скриптът за стартиране на тестовата стенда. |
| vlog_pro.do | Скриптът ModelSim SE или QuestaSim за стартиране на тестовия стенд. |
| xcelium.sh | Скриптът Xcelium за стартиране на тестовия стенд. |
1.3. Хардуерен дизайн Прample Компоненти
БившиятampLe design свързва системата и PLL референтните часовници и необходимите компоненти на дизайна. Бившиятample design конфигурира IP ядрото във вътрешен режим на обратна връзка и генерира пакети на потребителския интерфейс за пренос на данни на IP ядрото TX. IP ядрото изпраща тези пакети по вътрешния обратен път през трансивъра.
След като приемникът на ядрото на IP получи пакетите по пътя за обратна връзка, той обработва пакетите Interlaken и ги предава на потребителския интерфейс за пренос на данни RX. Бившиятample design проверява дали получените и предадените пакети съвпадат.
Хардуерът прampДизайнът на файла включва външни PLL модули. Можете да разгледате чистия текст files към view sample код, който прилага един възможен метод за свързване на външни PLL към Interlaken (2-ро поколение) FPGA IP.
Хардуерният дизайн на Interlaken (2-ро поколение) напрampфайл включва следните компоненти:
- Interlaken (2-ро поколение) FPGA IP
- Генератор на пакети и проверка на пакети
- JTAG контролер, който комуникира със системната конзола. Вие комуникирате с логиката на клиента чрез системната конзола.
Фигура 4. Хардуерен дизайн на Interlaken (2-ро поколение) Прample Блокова диаграма на високо ниво за варианти на режим NRZ на E-плочки
Хардуерният дизайн на Interlaken (2-ро поколение) напрampфайл, който е насочен към вариации на режим PAM4 на E-плочка, изисква допълнителен часовник mac_clkin, който IO PLL генерира. Този PLL трябва да използва същия референтен часовник, който управлява pll_ref_clk.
Фигура 5. Хардуерен дизайн на Interlaken (2-ро поколение) Прampвисоко ниво
Блокова диаграма за варианти на режим PAM4 на E-tile
За варианти на режим PAM4 на E-плочка, когато активирате параметъра Запазване на неизползвани приемо-предавателни канали за PAM4, се добавя допълнителен порт за референтен часовник (pll_ref_clk [1]). Този порт трябва да се управлява на същата честота, както е дефинирана в редактора на IP параметри (референтна тактова честота за запазени канали). Запазването на неизползваните трансивърни канали за PAM4 не е задължително. Пинът и свързаните ограничения, присвоени на този часовник, се виждат в QSF, когато изберете Intel Stratix® 10 или комплект за разработка Intel Agilex за генериране на дизайн.
За дизайн прample симулация, testbench винаги дефинира една и съща честота за pll_ref_clk [0] и pll_ref_clk [1].
Свързана информация
Ръководство за потребителя на комплекта за разработка на Intel Agilex F-Series Transceiver-SoC
1.4. Генериране на дизайна
Фигура 6. Процедура
Следвайте тези стъпки, за да генерирате хардуерния примерample дизайн и стенд за тестване:
- В софтуера Intel Quartus Prime Pro Edition щракнете върху File ➤ Помощник за нов проект, за да създадете нов проект на Intel Quartus Prime, или щракнете File ➤ Open Project, за да отворите съществуващ проект на Intel Quartus Prime. Съветникът ви подканва да посочите устройство.
- Посочете фамилията устройства Agilex и изберете устройство за вашия дизайн.
- В IP каталога намерете и щракнете двукратно върху Interlaken (2-ро поколение) Intel FPGA IP. Появява се прозорецът New IP Variant.
- Посочете име от най-високо ниво за вашия персонализиран IP вариант. Редакторът на параметри записва настройките за вариация на IP в a file на име .ip.
- Натиснете OK. Появява се редакторът на параметрите.
Фигура 7. Прampраздел „Дизайн“ в Interlaken (2-ро поколение) редактор на IP параметри на FPGA на Intel
- В раздела IP посочете параметрите за вашия вариант на ядрото на IP.
- В раздела Адаптиране на PMA посочете параметрите за адаптиране на PMA, ако планирате да използвате адаптиране на PMA за вашите варианти на устройство E-tile.
Тази стъпка не е задължителна:
• Изберете опцията Enable adaptation load soft IP.
Забележка: Трябва да активирате опцията Enable Native PHY Debug Master Endpoint (NPDME) в раздела IP, когато PMA адаптацията е активирана.
• Изберете предварително зададена PMA адаптация за параметър за избор на PMA адаптация.
• Щракнете върху PMA Adaptation Preload, за да заредите първоначалните и непрекъснатите параметри на адаптация.
• Посочете броя на PMA конфигурациите, които да се поддържат, когато са активирани множество PMA конфигурации, като използвате параметъра за конфигуриране Number of PMA.
• Изберете коя PMA конфигурация да заредите или съхраните, като използвате Изберете PMA конфигурация за зареждане или съхраняване.
• Щракнете върху Зареждане на адаптация от избрана PMA конфигурация, за да заредите избраните PMA конфигурационни настройки.
За повече информация относно параметрите за адаптиране на PMA вижте Ръководството за потребителя на E-tile Transceiver PHY. - На ексampраздела Дизайн, изберете опцията Симулация, за да генерирате тестовия стенд, и изберете опцията Синтез, за да генерирате хардуерния примерampдизайн.
Забележка: Трябва да изберете поне една от опциите Симулация или Синтез, генериращи Example Дизайн Files. - За генериран HDL формат е наличен само Verilog.
- За Target Development Kit изберете подходящата опция.
Забележка: Опцията Intel Agilex F-Series Transceiver SoC Development Kit е налична само когато вашият проект посочва името на устройството Intel Agilex, започващо с AGFA012 или AGFA014. Когато изберете опцията Development Kit, назначенията на щифтовете се задават според номера на частта на устройството Intel Agilex Development Kit AGFB014R24A2E2V и може да се различават от вашето избрано устройство. Ако възнамерявате да тествате дизайна на хардуер на различна печатна платка, изберете опцията Без комплект за разработка и направете съответните присвоявания на щифтове в .qsf file. - Щракнете върху Generate Exampдизайн. Изборът Example Design Directory се появява прозорец.
- Ако искате да промените дизайна напрampпът на файлова директория или име от показаните по подразбиране (uflex_ilk_0_example_design), прегледайте новия път и въведете новия дизайн напрampиме на директория.
- Натиснете OK.
Свързана информация
- Ръководство за потребителя на комплекта за разработка на Intel Agilex F-Series Transceiver-SoC
- PHY Ръководство за потребителя на трансивър E-tile
1.5. Симулиране на дизайна Прample Testbench
Обърнете се към Interlaken (2-ро поколение) Хардуерен дизайн Example Блок на високо ниво за варианти на режим E-tile NRZ и хардуерен дизайн на Interlaken (2-ро поколение) Example Блок на високо ниво за E-tile PAM4 Вариации на режим Блокови диаграми на тестовия стенд за симулация.
Фигура 8. Процедура
Следвайте тези стъпки, за да симулирате тестовия стенд:
- В командния ред преминете към директорията за симулация на testbench. Директорията еample_installation_dir>/прample_design/ тестова стенда за устройства Intel Agilex.
- Стартирайте скрипта за симулация за поддържания симулатор по ваш избор. Скриптът компилира и изпълнява тестовия стенд в симулатора. Вашият скрипт трябва да провери дали броят на SOP и EOP съвпада след завършване на симулацията. Обърнете се към таблицата Стъпки за изпълнение на симулация.
Таблица 4. Стъпки за изпълнение на симулацияСимулатор Инструкции ModelSim SE или QuestaSim В командния ред въведете -do vlog_pro.do. Ако предпочитате да симулирате, без да отваряте GUI на ModelSim, напишете vsim -c -do vlog_pro.do VCS В командния ред въведете sh vcstest.sh Xcelium В командния ред въведете sh xcelium.sh - Анализирайте резултатите. Успешната симулация изпраща и получава пакети и показва „Test PASSED“.
Стендът за тестване на дизайна напрample изпълнява следните задачи:
- Инстанцира Interlaken (2-ро поколение) Intel FPGA IP.
- Отпечатва PHY статус.
- Проверява синхронизацията на метакадъра (SYNC_LOCK) и границите на думата (блока) (WORD_LOCK).
- Изчаква отделните ленти да бъдат заключени и подравнени.
- Започва предаване на пакети.
- Проверява статистиката на пакетите:
— CRC24 грешки
— СОП
— EOPs
Следните sampИзходът от файл илюстрира успешен тест за симулация в режим Interlaken:
*****************************************
ИНФО: Изчаква се подравняване на лентите.
Всички приемни ленти са подравнени и са готови за приемане на трафик.
***************************************************
***************************************************
ИНФО: Започнете да предавате пакети
***************************************************
***************************************************
ИНФО: Спрете предаването на пакети
***************************************************
***************************************************
ИНФО: Проверка на статистиката на пакетите
***************************************************
Отчетени грешки CRC 24: 0
Предадени SOP: 100
Предадени EOP: 100
Получени SOP: 100
Получени EOP: 100
ECC брой грешки: 0
***************************************************
ИНФОРМАЦИЯ: Тестът е УМЕТ
***************************************************
Забележка: Дизайнът на Interlaken example simulation testbench изпраща 100 пакета и получава 100 пакета.
Следните sampИзходът от файл илюстрира успешен тест за симулация в режим Interlaken Look-aside:
Проверете дали TX и RX броячът е равен или не.
———————————————————-
READ_MM: адрес 4000014 = 00000001.
———————————————————-
Деактивиране на брояч равен бит.
———————————————————-
WRITE_MM: адрес 4000001 получава 00000001.
WRITE_MM: адрес 4000001 получава 00000000.
———————————————————-
RX_SOP БРОЯЧ.
———————————————————-
READ_MM: адрес 400000c = 0000006a.
———————————————————-
RX_EOP БРОЯЧ.
READ_MM: адрес 400000d = 0000006a.
———————————————————-
READ_MM: адрес 4000010 = 00000000.
———————————————————-
Показване на окончателен отчет.
———————————————————-
0 Открита грешка
0 отчетени грешки CRC24
Предадени 106 SOP
Предадени 106 EOP
Получени са 106 СОП
Получени са 106 ЕЗП
———————————————————-
Завършете симулацията
———————————————————-
ТЕСТЪТ ПРЕМИНА
———————————————————-
Забележка: Броят на пакетите (SOP и EOP) варира за всяка лента в Interlaken Lookaside дизайн напр.ample симулация sample изход.
Свързана информация
Хардуерен дизайн Прample Компоненти на страница 6
1.6. Компилиране и конфигуриране на дизайна Прampв Хардуер
Фигура 9. Процедура
За компилиране и стартиране на демонстрационен тест на хардуера напрample design, следвайте тези стъпки:
- Осигурете хардуер напрampгенерирането на дизайн е завършено.
- В софтуера Intel Quartus Prime Pro Edition отворете проекта Intel Quartus Primeample_installation_dir>/прample_design/quartus/ прample_design.qpf>.
- В менюто Обработка щракнете върху Стартиране на компилация.
- След успешна компилация, .sof file е наличен в указаната от вас директория.
Следвайте тези стъпки, за да програмирате хардуера напрampдизайн на файл на устройството Intel Agilex: - Свържете Intel Agilex F-Series Transceiver-SoC Development Kit към хост компютъра.
b. Стартирайте приложението Clock Control, което е част от комплекта за разработка, и задайте нови честоти за дизайна наampле. По-долу е настройката на честотата в приложението Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Задайте стойността на pll_ref_clk (1) според вашите изисквания за дизайн.
° С. В менюто Инструменти щракнете върху Програмист.
д. В програмиста щракнете върху Настройка на хардуера.
д. Изберете устройство за програмиране.
f. Изберете и добавете Intel Agilex F-Series Transceiver-SoC Development Kit, към който вашата Intel Quartus Prime сесия може да се свърже.
ж. Уверете се, че режимът е зададен на JTAG.
ч. Изберете устройството Intel Agilex и щракнете върху Добавяне на устройство. Програматорът показва блокова диаграма на връзките между устройствата на вашата платка.
аз В реда с вашия .sof поставете отметка в квадратчето за .sof.
й. Поставете отметка в квадратчето в колоната Програмиране/Конфигуриране.
к. Щракнете върху Старт.
Свързана информация
- Програмиране на Intel FPGA устройства на страница 0
- Анализиране и отстраняване на грешки в проекти със системна конзола
- Ръководство за потребителя на комплекта за разработка на Intel Agilex F-Series Transceiver-SoC
1.7. Тестване на хардуерния дизайн Прample
След като компилирате дизайна на ядрото на Intel FPGA IP на Interlaken (2-ро поколение), напрampи конфигурирате вашето устройство, можете да използвате системната конзола, за да програмирате IP ядрото и неговите вградени Native PHY IP основни регистри.
Следвайте тези стъпки, за да изведете системната конзола и да тествате хардуерния дизайн, напрampле:
- В софтуера Intel Quartus Prime Pro Edition в менюто Tools щракнете върху System Debugging Tools ➤ System Console.
- Промяна наample_installation_dir>прample_design/ hwtest директория.
- За да отворите връзка с JTAG master, въведете следната команда: източник sysconsole_testbench.tcl
- Можете да включите вътрешен сериен режим на обратна връзка със следния дизайн, напрample команди:
а. stat: Отпечатва обща информация за състоянието.
b. sys_reset: Нулира системата.
° С. loop_on: Включва вътрешен сериен loopback.
д. run_example_design: Изпълнява дизайна прampле.
Забележка: Трябва да изпълните командата loop_on преди run_example_design команда.
Run_example_design изпълнява следните команди в последователност:
sys_reset->stat->gen_on->stat->gen_off.
Забележка: Когато изберете опцията Enable adaptation load soft IP, run_exampКомандата le_design извършва първоначалното калибриране на адаптацията от страна на RX чрез изпълнение на командата run_load_PMA_configuration. - Можете да изключите вътрешния сериен режим на обратна връзка със следния дизайн, напрample команда:
а. loop_off: Изключва вътрешния сериен loopback. - Можете да програмирате IP ядрото със следния допълнителен дизайн, напрample команди:
а. gen_on: Активира генератор на пакети.
b. gen_off: Деактивира генератора на пакети.
° С. run_test_loop: Изпълнява теста за пъти за вариациите на E-tile NRZ и PAM4.
д. clear_err: Изчиства всички залепващи битове за грешка.
д. set_test_mode : Настройва теста да се изпълнява в определен режим.
f. get_test_mode: Отпечатва текущия тестов режим.
ж. set_burst_size : Задава размера на пакета в байтове.
ч. get_burst_size: Отпечатва информация за размера на пакета.
Успешният тест отпечатва съобщение HW_TEST:PASS. По-долу са критериите за преминаване на теста:
- Няма грешки за CRC32, CRC24 и проверка.
- Предадените SOP и EOP трябва да съответстват на получените.
Следните sampизходът от файл илюстрира успешен тест в режим Interlaken:
ИНФО: ИНФО: Спрете генерирането на пакети
==== ОТЧЕТ ЗА СЪСТОЯНИЕТО ====
TX KHz: 402813
RX KHz: 402813
Заключване на честотата: 0x0000ff
TX PLL заключване: 0x000001
Подравняване: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
заключване на дума: 0x0000ff
заключване на синхронизирането: 0x0000ff
CRC32 грешки: 0
CRC24 грешки: 0
Грешки в проверката: 0
FIFO флагове за грешка: 0x000000
Предадени SOP: 1087913770
Предадени EOP: 1087913770
Получени SOP: 1087913770
Получени EOP: 1087913770
ECC коригиран: 0
ECC грешка: 0
Изминали 161 секунди от включването
HW_TEST : УДАРЕНО
Успешният тест отпечатва съобщение HW_TEST : PASS. По-долу са критериите за преминаване на теста:
- Няма грешки за CRC32, CRC24 и проверка.
- Предадените SOP и EOP трябва да съответстват на получените.
Следните sampИзходът от файл илюстрира успешен тест в режим Interlaken Lookaside:
ИНФО: ИНФО: Спрете генерирането на пакети
==== ОТЧЕТ ЗА СЪСТОЯНИЕТО ====
TX KHz: 402813
RX KHz: 402812
Заключване на честота: 0x000fff
TX PLL заключване: 0x000001
Подравняване: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
заключване на дума: 0x000fff
заключване на синхронизирането: 0x000fff
CRC32 грешки: 0
CRC24 грешки: 0
Грешки в проверката: 0
Предадени SOP: 461
Предадени EOP: 461
Получени SOP: 461
Получени EOP: 461
Изминали 171 секунди от включването
HW_TEST : УДАРЕНО
Дизайн Прample Описание
Дизайнът прample демонстрира функционалностите на IP ядрото на Interlaken.
Свързана информация
Interlaken (2-ро поколение) FPGA IP Ръководство за потребителя
2.1. Дизайн Прample Поведение
За да тествате дизайна в хардуера, въведете следните команди в системната конзола::
- Източник на настройката file:
% източникample>uflex_ilk_0_example_design/прample_design/hwtest/sysconsole_testbench.tcl - Изпълнете теста:
% run_example_design - Хардуерният дизайн на Interlaken (2-ро поколение) напрample изпълнява следните стъпки:
а. Нулира IP на Interlaken (2-ро поколение).
b. Конфигурира IP на Interlaken (2-ро поколение) във вътрешен режим на обратна връзка.
° С. Изпраща поток от Interlaken пакети с предварително дефинирани данни в полезния товар към TX потребителския интерфейс за пренос на данни на IP ядрото.
д. Проверява получените пакети и отчита статуса. Проверката на пакети, включена в хардуерния дизайн, напрample предоставя следните основни възможности за проверка на пакети:
• Проверява дали предаваната последователност от пакети е правилна.
• Проверява дали получените данни съответстват на очакваните стойности, като гарантира, че броят на началото на пакета (SOP) и края на пакета (EOP) са съгласувани, докато данните се предават и получават.
2.2. Интерфейсни сигнали
Таблица 5. Дизайн Прample интерфейсни сигнали
| Име на порт | Посока | Ширина (битове) | Описание |
| mgmt_clk | Вход | 1 | Вход на системния часовник. Тактовата честота трябва да бъде 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Вход | 2-януари | Референтен часовник на трансивъра. Задвижва RX CDR PLL. |
| Име на порт | Посока | Ширина (битове) | Описание |
| pll_ref_clk[1] е наличен само когато активирате Запазете неизползван Забележка: приемо-предавателни канали за PAM4 параметър в режим E-tile PAM4 IP вариации. |
|||
| rx_pin | Вход | Брой ленти | Пин за данни SERDES на приемника. |
| tx_pin | Изход | Брой ленти | Предаване на ПИН за данни на SERDES. |
| rx_pin_n | Вход | Брой ленти | Пин за данни SERDES на приемника. Този сигнал е наличен само във варианти на устройства с режим E-tile PAM4. |
| tx_pin_n | Изход | Брой ленти | Предаване на ПИН за данни на SERDES. Този сигнал е наличен само във варианти на устройства с режим E-tile PAM4. |
| mac_clk_pll_ref | Вход | 1 | Този сигнал трябва да се управлява от PLL и трябва да използва същия източник на часовник, който управлява pll_ref_clk. Този сигнал е наличен само във варианти на устройства с режим E-tile PAM4. |
| usr_pb_reset_n | Вход | 1 | Нулиране на системата. |
Свързана информация
Интерфейсни сигнали
2.3. Регистрирайте карта
Забележка:
- Дизайн Прampадресът на регистъра на le започва с 0x20**, докато адресът на основния регистър на IP на Interlaken започва с 0x10**.
- Код за достъп: RO—само за четене и RW—четене/запис.
- Системната конзола чете дизайна напрample регистрира и отчита състоянието на теста на екрана.
Таблица 6. Дизайн Прample Регистрирайте карта за Interlaken Design Example
| Офсет | Име | Достъп | Описание |
| 8'00 | Запазено | ||
| 8'01 | Запазено | ||
| 8'02 | Системно PLL нулиране | RO | Следните битове показват заявка за нулиране на PLL на системата и стойност за активиране: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | RX лентата е подравнена | RO | Показва подравняването на RX лентата. |
| 8'04 | WORD е заключен | RO | [NUM_LANES–1:0] – Идентификация на границите на думи (блокове). |
(2) Когато активирате Запазване на неизползвани трансивърни канали за параметър PAM4, се добавя допълнителен порт за референтен часовник, за да се запази неизползваният PAM4 подчинен канал.
| Офсет | Име | Достъп | Описание |
| 8'05 | Синхронизирането е заключено | RO | [NUM_LANES–1:0] – Синхронизация на метакадър. |
| 8'06 – 8'09 | CRC32 брой грешки | RO | Показва броя на грешките CRC32. |
| 8'h0A | CRC24 брой грешки | RO | Показва броя на грешките CRC24. |
| 8'h0B | Сигнал за преливане/подливане | RO | Следните битове показват: • Бит [3] – TX сигнал за недостатъчен поток • Бит [2] – TX сигнал за препълване • Бит [1] – RX сигнал за препълване |
| 8'h0C | Брой SOP | RO | Показва номера на SOP. |
| 8'h0D | EOP брой | RO | Показва броя на EOP |
| 8'h0E | Брой грешки | RO | Показва броя на следните грешки: • Загуба на подравняване на платното • Непозволена контролна дума • Незаконен модел на рамкиране • Липсващ SOP или EOP индикатор |
| 8'h0F | изпрати_данни_mm_clk | RW | Запишете 1 в бит [0], за да разрешите генераторния сигнал. |
| 8'10 | Грешка в проверката | Показва грешката на проверката. (Грешка в SOP данните, грешка в номера на канала и грешка в PLD данните) | |
| 8'11 | Системно PLL заключване | RO | Бит [0] показва индикация за заключване на PLL. |
| 8'14 | TX SOP брой | RO | Показва броя на SOP, генерирани от генератора на пакети. |
| 8'15 | TX EOP брой | RO | Показва броя на EOP, генерирани от генератора на пакети. |
| 8'16 | Непрекъснат пакет | RW | Запишете 1 в бит [0], за да разрешите непрекъснатия пакет. |
| 8'39 | ECC брой грешки | RO | Показва броя на ECC грешките. |
| 8'40 | ECC коригиран брой грешки | RO | Показва броя на коригираните ECC грешки. |
Таблица 7. Дизайн Прample Регистрирайте карта за Interlaken Look-aside Design Example
Използвайте тази регистрационна карта, когато генерирате дизайна напрampфайл с включен параметър Enable Interlaken Look-aside Mode.
| Офсет | Име | Достъп | Описание |
| 8'00 | Запазено | ||
| 8'01 | Нулиране на брояча | RO | Запишете 1 в бит [0], за да изчистите равния бит на TX и RX брояча. |
| 8'02 | Системно PLL нулиране | RO | Следните битове показват заявка за нулиране на PLL на системата и стойност за активиране: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | RX лентата е подравнена | RO | Показва подравняването на RX лентата. |
| 8'04 | WORD е заключен | RO | [NUM_LANES–1:0] – Идентификация на границите на думи (блокове). |
| 8'05 | Синхронизирането е заключено | RO | [NUM_LANES–1:0] – Синхронизация на метакадър. |
| 8'06 – 8'09 | CRC32 брой грешки | RO | Показва броя на грешките CRC32. |
| 8'h0A | CRC24 брой грешки | RO | Показва броя на грешките CRC24. |
| Офсет | Име | Достъп | Описание |
| 8'h0B | Запазено | ||
| 8'h0C | Брой SOP | RO | Показва номера на SOP. |
| 8'h0D | EOP брой | RO | Показва броя на EOP |
| 8'h0E | Брой грешки | RO | Показва броя на следните грешки: • Загуба на подравняване на платното • Непозволена контролна дума • Незаконен модел на рамкиране • Липсващ SOP или EOP индикатор |
| 8'h0F | изпрати_данни_mm_clk | RW | Запишете 1 в бит [0], за да разрешите генераторния сигнал. |
| 8'10 | Грешка в проверката | RO | Показва грешката на проверката. (Грешка в SOP данните, грешка в номера на канала и грешка в PLD данните) |
| 8'11 | Системно PLL заключване | RO | Бит [0] показва индикация за заключване на PLL. |
| 8'13 | Брой латентност | RO | Показва броя на латентността. |
| 8'14 | TX SOP брой | RO | Показва броя на SOP, генерирани от генератора на пакети. |
| 8'15 | TX EOP брой | RO | Показва броя на EOP, генерирани от генератора на пакети. |
| 8'16 | Непрекъснат пакет | RO | Запишете 1 в бит [0], за да разрешите непрекъснатия пакет. |
| 8'17 | TX и RX брояч е равен | RW | Показва, че TX и RX броячът са равни. |
| 8'23 | Активирайте латентността | WO | Запишете 1 в бит [0], за да активирате измерването на латентността. |
| 8'24 | Готов за латентност | RO | Показва, че измерването на латентността е готово. |
Interlaken (2-ро поколение) Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя
За най-новата и предишната версия на това ръководство за потребителя вижте Интерлакен (2-ри Generation) Intel Agilex FPGA IP Design Example Ръководство за потребителя HTML версия. Изберете версията и щракнете върху Изтегляне. Ако IP или версия на софтуера не е посочена, се прилага ръководството за потребителя за предишната версия на IP или софтуер.
IP версиите са същите като версиите на софтуера Intel Quartus Prime Design Suite до v19.1. От версия на софтуера Intel Quartus Prime Design Suite 19.2 или по-нова, IP ядрата имат нова схема за IP версии.
История на ревизиите на документа за Interlaken (2-ро поколение) Intel Agilex FPGA IP Design Example Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
| 2022.08.03 | 21.3 | 20.0.1 | Коригиран е OPN на устройството за комплекта за разработка Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Добавена е поддръжка за QuestaSim симулатор. • Премахната поддръжка за NCSim симулатор. |
| 2021.02.24 | 20.4 | 20.0.1 | • Добавена информация за запазване на неизползвания приемо-предавателен канал за PAM4 в раздел: Hardware Design Example Компоненти. • Добавено е описанието на сигнала pll_ref_clk[1] в раздел: Интерфейсни сигнали. |
| 2020.12.14 | 20.4 | 20.0.0 | • Актуализиран sample хардуерен тестов изход за режим Interlaken и режим Interlaken Look-aside в раздел Тестване на хардуерния дизайн Exampле. • Актуализирана карта на регистъра за Interlaken Look-aside design example в раздел Карта на регистъра. • Добавени са критерии за успешно преминаване на хардуерен тест в раздел Тестване на дизайна на хардуера Прampле. |
| 2020.10.16 | 20.2 | 19.3.0 | Коригирана команда за стартиране на първоначалното калибриране на адаптацията от страна на RX в Тестване на хардуерния дизайн Example раздел. |
| 2020.06.22 | 20.2 | 19.3.0 | • Дизайнът прample е наличен за режим Интерлакен Look-side. • Хардуерно тестване на дизайна напрample е наличен за вариации на устройства Intel Agilex. • Добавена фигура: Блокова диаграма на високо ниво за Interlaken (2-ро поколение) Design Exampле. • Актуализирани са следните раздели: – Хардуерни и софтуерни изисквания – Структура на директорията • Модифицирани са следните фигури, за да включват актуализация, свързана с Interlaken Look-aside: – Фигура: Interlaken (2-ро поколение) Хардуерен дизайн Example High Блокова диаграма на ниво за варианти на режима E-tile NRZ – Фигура: Interlaken (2-ро поколение) Хардуерен дизайн Example Блокова диаграма на високо ниво за варианти на режим E-tile PAM4 • Актуализирана фигура: Редактор на IP параметри. • Добавена е информация за честотните настройки в приложението за управление на часовника в раздел Компилиране и конфигуриране на Design Exampв Хардуер. |
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
|
• Добавени са резултати от тестово изпълнение за Interlaken Look-aside в следните раздели: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Премахнат clk100. Mgmt_clk служи като референтен часовник за IO PLL в следното: |
| 2019.07.01 | 19.2 | 19.2 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
*Други имена и марки могат да бъдат заявени като собственост на други.
ISO
9001:2015
Регистриран
Interlaken (2-ро поколение) Intel® Agilex™ FPGA IP Design Example Ръководство за потребителя
Онлайн версия
Изпратете обратна връзка
ID: 683800
УГ-20239г
Версия: 2022.08.03
Документи / Ресурси
 |
intel Interlaken (2-ро поколение) Agilex FPGA IP Design Example [pdf] Ръководство за потребителя Interlaken FPGA IP Design Ex от второ поколение Agilexampле, Интерлакен, 2-ро поколение Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP дизайн Прample |
