Interlaken (2-ші буын) Intel ®
Agilex™ FPGA IP дизайны, мысалыample
Пайдаланушы нұсқаулығы
Жылдам бастау нұсқаулығы
Interlaken (2-ші буын) FPGA IP ядросы симуляциялық тестілеу мен аппараттық дизайнды қамтамасыз етеді.ampкомпиляция мен аппараттық тестілеуді қолдайтын le. Дизайнды жасаған кезде бұрынғыample, параметр өңдегіші автоматты түрде жасайды fileдизайнды модельдеу, құрастыру және аппараттық құралда сынау үшін қажет. Дизайн бұрынғыample сонымен қатар Interlaken Look-side мүмкіндігі үшін қол жетімді.
Сынақ үстелі және дизайн бұрынғыample E-тақта құрылғылары үшін NRZ және PAM4 режимін қолдайды. Interlaken (2-ші буын) FPGA IP ядросы дизайнды жасайды, мысалыampжолақтар саны мен деректер жылдамдығының барлық қолдау көрсетілетін комбинациялары үшін.
Сурет 1. Дизайнды әзірлеу қадамдары Example
Interlaken (2-ші буын) IP негізгі дизайны, мысалыample келесі мүмкіндіктерді қолдайды:
- Ішкі TX - RX сериялық кері цикл режимі
- Белгіленген өлшемді пакеттерді автоматты түрде жасайды
- Пакеттерді тексерудің негізгі мүмкіндіктері
- Қайта тестілеу мақсатында дизайнды қалпына келтіру үшін Жүйе консолін пайдалану мүмкіндігі
- PMA бейімделуі
Сурет 2. Interlaken (2-ші буын) дизайнына арналған жоғары деңгейлі блок схемасы Example
Қатысты ақпарат
- Interlaken (2-ші буын) FPGA IP пайдаланушы нұсқаулығы
- Interlaken (2-ші буын) Intel FPGA IP шығарылымы туралы ескертпелер
1.1. Аппараттық және бағдарламалық қамтамасыз ету талаптары
Бұрынғыны сынау үшінampжобалау үшін келесі аппараттық және бағдарламалық құралды пайдаланыңыз:
- Intel® Prime Pro Edition бағдарламалық құралының 21.3 нұсқасы
- Жүйе консолі
- Қолдау көрсетілетін симуляторлар:
— Siemens* EDA ModelSim* SE немесе QuestaSim*
— Синопсис* VCS*
— Cadence* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC әзірлеу жинағы (AGFB014R24A2E2V)
Қатысты ақпарат
Intel Agilex F-Series Transceiver-SoC әзірлеу жинағы пайдаланушы нұсқаулығы
1.2. Каталог құрылымы
Interlaken (2-ші буын) IP негізгі дизайны, мысалыample file каталогтарда келесі жасалған files дизайн үшін бұрынғыampле.
Сурет 3. Жасалған Интерлакеннің каталог құрылымы (2-ші буын) Example Дизайн
Аппараттық құрал конфигурациясы, модельдеу және сынақ fileлар орналасқанample_installation_dir>/uflex_ilk_0_example_design.
Кесте 1. Interlaken (2-ші буын) IP негізгі аппараттық құралының дизайны Example File Сипаттамалар
Бұл fileлар ішіндеample_installation_dir>/uflex_ilk_0_example_design/ мысалыample_design/quartus каталогы.
| File Аттар | Сипаттама |
| example_design.qpf | Intel Quartus Prime жобасы file. |
| example_design.qsf | Intel Quartus Prime жобасының параметрлері file |
| example_design.sdc jtag_timing_template.sdc | Synopsys дизайн шектеуі file. Сіз өзіңіздің дизайныңыз үшін көшіріп, өзгерте аласыз. |
| sysconsole_testbench.tcl | Негізгі file Жүйе консоліне кіру үшін |
Кесте 2. Interlaken (2-ші ұрпақ) IP Core Testbench File Сипаттама
Бұл file ішінде орналасқанample_installation_dir>/uflex_ilk_0_example_design/ мысалыample_design/rtl каталогы.
| File Аты | Сипаттама |
| top_tb.sv | Жоғарғы деңгейдегі сынақ алаңы file. |
3-кесте. nterlaken (2-ші буын) IP Core Testbench сценарийлері
Бұл fileлар ішіндеample_installation_dir>/uflex_ilk_0_example_design/ мысалыample_design/testbench каталогы.
| File Аты | Сипаттама |
| vcstest.sh | Testbench іске қосу үшін VCS сценарийі. |
| vlog_pro.do | Testbench іске қосу үшін ModelSim SE немесе QuestaSim сценарийі. |
| xcelium.sh | Testbench іске қосу үшін Xcelium сценарийі. |
1.3. Аппараттық дизайн Example Құрамдас бөліктер
бұрынғыample дизайн жүйелік және PLL анықтамалық сағаттарын және қажетті дизайн құрамдастарын қосады. бұрынғыample дизайн IP ядросын ішкі кері цикл режимінде конфигурациялайды және IP ядросының TX пайдаланушы деректерін тасымалдау интерфейсінде пакеттерді жасайды. IP ядросы бұл пакеттерді трансивер арқылы ішкі кері айналым жолына жібереді.
IP ядросының қабылдағышы кері цикл жолында пакеттерді қабылдағаннан кейін ол Interlaken пакеттерін өңдейді және оларды RX пайдаланушы деректерін тасымалдау интерфейсінде жібереді. бұрынғыample дизайн қабылданған және жіберілген пакеттердің сәйкестігін тексереді.
Аппараттық құрал бұрынғыample дизайнға сыртқы PLL кіреді. Сіз анық мәтінді тексере аласыз files to view sample коды, ол сыртқы PLLлерді Interlaken (2-ші ұрпақ) FPGA IP-ге қосудың бір ықтимал әдісін жүзеге асырады.
Interlaken (2-ші ұрпақ) аппараттық дизайны, бұрынғыample келесі компоненттерді қамтиды:
- Interlaken (2-ші буын) FPGA IP
- Пакет генераторы және пакетті тексеруші
- JTAG Жүйе консолімен байланысатын контроллер. Жүйе консолі арқылы клиент логикасымен байланысасыз.
4-сурет. Interlaken (2-ші буын) аппараттық дизайны Example E-тақта NRZ режимінің вариацияларына арналған жоғары деңгейлі блок диаграммасы
Interlaken (2-ші ұрпақ) аппараттық дизайны, бұрынғыampE-tile PAM4 режимінің вариацияларына бағытталған le IO PLL жасайтын қосымша mac_clkin сағатын қажет етеді. Бұл PLL pll_ref_clk басқаратын бірдей анықтамалық сағатты пайдалануы керек.
5-сурет. Interlaken (2-ші буын) аппараттық дизайны ExampЖоғары деңгей
E-тақта PAM4 режимінің вариацияларына арналған блок диаграммасы
E-tile PAM4 режимінің нұсқалары үшін PAM4 үшін пайдаланылмаған қабылдағыш арналарын сақтау параметрін қосқанда, қосымша анықтамалық сағат порты қосылады (pll_ref_clk [1]). Бұл порт IP параметр өңдегішінде анықталған жиілікте (сақталған арналар үшін анықтамалық тактілік жиілікте) қозғалуы керек. PAM4 үшін пайдаланылмаған трансивер арналарын сақтау қосымша болып табылады. Дизайн жасау үшін Intel Stratix® 10 немесе Intel Agilex әзірлеу жинағын таңдағанда, осы сағатқа тағайындалған түйреуіш пен қатысты шектеулер QSF ішінде көрінеді.
Дизайн үшін, мысалыampМодельдеу кезінде, testbench әрқашан pll_ref_clk[0] және pll_ref_clk[1] үшін бірдей жиілікті анықтайды.
Қатысты ақпарат
Intel Agilex F-Series Transceiver-SoC әзірлеу жинағы пайдаланушы нұсқаулығы
1.4. Дизайнды құру
Сурет 6. Процедура
Аппараттық құралды жасау үшін мына қадамдарды орындаңызampдизайн және сынақ үстелі:
- Intel Quartus Prime Pro Edition бағдарламалық құралында түймесін басыңыз File ➤ Жаңа Intel Quartus Prime жобасын жасау үшін Жаңа жоба шебері немесе басыңыз File ➤ Бар Intel Quartus Prime жобасын ашу үшін жобаны ашыңыз. Шебер құрылғыны көрсетуді ұсынады.
- Agilex құрылғылар тобын көрсетіңіз және дизайныңыз үшін құрылғыны таңдаңыз.
- IP каталогында Interlaken (2-ші буын) Intel FPGA IP мекенжайын тауып, екі рет басыңыз. Жаңа IP нұсқасы терезесі пайда болады.
- Жоғарғы деңгейдегі атауды көрсетіңіз реттелетін IP нұсқасы үшін. Параметр өңдегіші IP вариациясының параметрлерін а ішінде сақтайды file аталды .ip.
- OK түймесін басыңыз. Параметр өңдегіші пайда болады.
Сурет 7. МысалыampInterlaken (2-ші буын) Intel FPGA IP параметрінің өңдегішіндегі Дизайн қойындысы
- IP қойындысында IP негізгі вариациясының параметрлерін көрсетіңіз.
- PMA бейімделу қойындысында E-tile құрылғысының нұсқалары үшін PMA бейімделуін пайдалануды жоспарласаңыз, PMA бейімделу параметрлерін көрсетіңіз.
Бұл қадам міндетті емес:
• Enable Adaptation load soft IP опциясын таңдаңыз.
Ескертпе: PMA бейімделуі қосылған кезде IP қойындысында Native PHY Debug Master Endpoint (NPDME) опциясын қосу керек.
• PMA бейімделуі үшін PMA бейімделуінің алдын ала орнатылған параметрін таңдаңыз. Параметрді таңдаңыз.
• Бастапқы және үздіксіз бейімделу параметрлерін жүктеу үшін PMA Adaptation Preload түймесін басыңыз.
• PMA конфигурациясының саны параметрі арқылы бірнеше PMA конфигурациялары қосылғанда қолдау көрсетілетін PMA конфигурацияларының санын көрсетіңіз.
• Жүктеу немесе сақтау үшін PMA конфигурациясын таңдау арқылы жүктелетін немесе сақталатын PMA конфигурациясын таңдаңыз.
• Таңдалған PMA конфигурациясының параметрлерін жүктеу үшін таңдалған PMA конфигурациясынан Load adaptation түймесін басыңыз.
PMA бейімдеу параметрлері туралы қосымша ақпаратты E-tile Transceiver PHY пайдаланушы нұсқаулығынан қараңыз. - БұрынғыampДизайн қойындысында сынақ үстелін жасау үшін «Симуляция» опциясын таңдаңыз және аппараттық құралды жасау үшін «Синтез» опциясын таңдаңыз.ample дизайн.
Ескертпе: Example Дизайн Files. - Жасалған HDL пішімі үшін тек Verilog қолжетімді.
- Target Development Kit үшін сәйкес опцияны таңдаңыз.
Ескертпе: Intel Agilex F-Series Transceiver SoC Development Kit опциясы жобаңыз AGFA012 немесе AGFA014 басталатын Intel Agilex құрылғысының атауын көрсеткенде ғана қолжетімді. Әзірлеу жинағы опциясын таңдаған кезде, түйреуіш тағайындаулары Intel Agilex Development Kit құрылғы бөлігінің AGFB014R24A2E2V нөміріне сәйкес орнатылады және таңдалған құрылғыдан өзгеше болуы мүмкін. Дизайнды басқа ПХД-де аппараттық құралда сынағыңыз келсе, No Development kit опциясын таңдап, .qsf файлында сәйкес түйреуіш тағайындауларын жасаңыз. file. - Жасау түймесін басыңызample Дизайн. Select Example Design Directory терезесі пайда болады.
- Егер дизайнды өзгерткіңіз келсе, бұрынғыample каталог жолы немесе көрсетілген әдепкі параметрлерден атауы (uflex_ilk_0_example_design), жаңа жолға өтіңіз және жаңа дизайнды теріңіз example каталог атауы.
- OK түймесін басыңыз.
Қатысты ақпарат
- Intel Agilex F-Series Transceiver-SoC әзірлеу жинағы пайдаланушы нұсқаулығы
- E-tile Transceiver PHY пайдаланушы нұсқаулығы
1.5. Дизайнды имитациялау Example Testbench
Interlaken (2-ші буын) аппараттық дизайнын қараңыз Example E-tile NRZ режимінің вариацияларына арналған жоғары деңгейлі блок және Interlaken (2-ші буын) аппараттық дизайнына арналған.ample E-tile PAM4 режиміне арналған жоғары деңгей блогы Модельдеу сынақ үстелінің құрылымдық диаграммалары.
Сурет 8. Процедура
Сынақ үстелін имитациялау үшін мына қадамдарды орындаңыз:
- Пәрмен жолында testbench модельдеу каталогына ауысыңыз. Анықтамалықample_installation_dir>/exampIntel Agilex құрылғыларына арналған le_design/ testbench.
- Таңдауыңыз бойынша қолдау көрсетілетін симулятор үшін модельдеу сценарийін іске қосыңыз. Сценарий симуляторда сынақ үстелін құрастырады және іске қосады. Сценарий модельдеу аяқталғаннан кейін SOP және EOP сандарының сәйкестігін тексеруі керек. Симуляцияны іске қосу қадамдары кестесін қараңыз.
Кесте 4. Симуляцияны іске қосу қадамдарыСимулятор Нұсқаулар ModelSim SE немесе QuestaSim Пәрмен жолында -do vlog_pro.do деп теріңіз. ModelSim GUI қолданбасын модельдеуді қаласаңыз, vsim -c -do vlog_pro.do теріңіз. VCS Пәрмен жолында sh vcstest.sh деп теріңіз Xcelium Пәрмен жолында sh xcelium.sh деп теріңіз - Нәтижелерді талдаңыз. Сәтті модельдеу пакеттерді жібереді және қабылдайды және «Тест тапсырылды» көрсетеді.
Дизайнға арналған сынақ үстелі, бұрынғыampкелесі тапсырмаларды орындайды:
- Interlaken (2-ші ұрпақ) Intel FPGA IP нұсқасын жасайды.
- PHY күйін басып шығарады.
- Метафрама синхрондауды (SYNC_LOCK) және сөз (блок) шекараларын (WORD_LOCK) тексереді.
- Жеке жолдардың құлыпталуын және туралануын күтеді.
- Пакеттерді жіберуді бастайды.
- Пакет статистикасын тексереді:
— CRC24 қателері
— SOPs
— EOPs
Келесі сample шығысы Interlaken режимінде сәтті имитациялық сынақты іске қосады:
*****************************************
АҚПАРАТ: жолақтардың туралануын күтуде.
Барлық қабылдағыш жолақтар реттелген және трафикті қабылдауға дайын.
************************************************* *
************************************************* *
INFO: пакеттерді жіберуді бастаңыз
************************************************* *
************************************************* *
INFO: пакеттерді жіберуді тоқтату
************************************************* *
************************************************* *
АҚПАРАТ: пакеттер статистикасын тексеру
************************************************* *
CRC 24 қателері хабарланды: 0
Берілген SOP: 100
Жіберілген EOP: 100
Алынған SOP: 100
Алынған EOP: 100
ECC қателерінің саны: 0
************************************************* *
АҚПАРАТ: Сынақ ӨТТІ
************************************************* *
Ескерту: Interlaken дизайны бұрынғыample simulation testbench 100 пакетті жібереді және 100 пакетті қабылдайды.
Келесі сample шығысы Interlaken қарау режимінде сәтті модельдеу сынағының іске қосылуын көрсетеді:
TX және RX Counter тең немесе жоқ екенін тексеріңіз.
—————————————————————
READ_MM: мекенжай 4000014 = 00000001.
—————————————————————
Де-ассерт Есептегіш тең бит.
—————————————————————
WRITE_MM: 4000001 мекенжайы 00000001 алады.
WRITE_MM: 4000001 мекенжайы 00000000 алады.
—————————————————————
RX_SOP COUNTER.
—————————————————————
READ_MM: мекенжай 400000c = 0000006a.
—————————————————————
RX_EOP COUNTER.
READ_MM: мекенжай 400000d = 0000006a.
—————————————————————
READ_MM: мекенжай 4000010 = 00000000.
—————————————————————
Қорытынды есепті көрсету.
—————————————————————
0 Анықталған қате
0 CRC24 қателері хабарланды
106 SOP жіберілді
106 EOP жіберілді
106 СОП алынды
106 EOP алынды
—————————————————————
Симуляцияны аяқтау
—————————————————————
СЫНАҚ ӨТТІ
—————————————————————
Ескерту: Пакеттердің саны (SOPs және EOPs) Interlaken Lookaside дизайнында әр жолақта өзгереді.ample simulation sample шығыс.
Қатысты ақпарат
Аппараттық дизайн Example Құрамдас бөліктер 6-бетте
1.6. Дизайнды құрастыру және конфигурациялау ExampАппараттық құралда
Сурет 9. Процедура
Аппараттық құралда демонстрациялық сынақты құрастыру және іске қосу үшінampжобалау үшін мына қадамдарды орындаңыз:
- Аппараттық құралдарды қамтамасыз етіңізampдизайн генерациясы аяқталды.
- Intel Quartus Prime Pro Edition бағдарламалық құралында Intel Quartus Prime жобасын ашыңызample_installation_dir>/example_design/quartus/ мысалыample_design.qpf>.
- Өңдеу мәзірінде Компиляцияны бастау түймешігін басыңыз.
- Сәтті құрастырудан кейін .sof file көрсетілген каталогта қол жетімді.
Аппараттық құралды бағдарламалау үшін мына қадамдарды орындаңызampIntel Agilex құрылғысындағы дизайн: - Intel Agilex F-Series Transceiver-SoC әзірлеу жинағын негізгі компьютерге қосыңыз.
б. Әзірлеу жинағының бөлігі болып табылатын Clock Control қолданбасын іске қосыңыз және бұрынғы дизайн үшін жаңа жиіліктерді орнатыңыз.ampле. Төменде Clock Control қолданбасындағы жиілік параметрі берілген:
• Si5338 (U37), CLK1- 100 МГц
• Si5338 (U36), CLK2- 153.6 МГц
• Si549 (Y2), OUT- Дизайн талабына сай pll_ref_clk (1) мәніне орнатыңыз.
в. Құралдар мәзірінде Бағдарламалаушы түймесін басыңыз.
d. Бағдарламалаушыда Аппараттық құралды орнату түймесін басыңыз.
e. Бағдарламалау құрылғысын таңдаңыз.
f. Intel Quartus Prime сеансы қосыла алатын Intel Agilex F-Series Transceiver-SoC әзірлеу жинағын таңдаңыз және қосыңыз.
g. Mode J күйіне орнатылғанына көз жеткізіңізTAG.
h. Intel Agilex құрылғысын таңдап, Add Device түймесін басыңыз. Бағдарламалаушы тақтадағы құрылғылар арасындағы қосылымдардың блок диаграммасын көрсетеді.
мен. .sof жолында .sof ұяшығына белгі қойыңыз.
j. Бағдарлама/конфигурация бағанындағы құсбелгіні қойыңыз.
к. Бастау түймесін басыңыз.
Қатысты ақпарат
- Intel FPGA құрылғыларын бағдарламалау 0-бетте
- Жүйе консолімен дизайнды талдау және жөндеу
- Intel Agilex F-Series Transceiver-SoC әзірлеу жинағы пайдаланушы нұсқаулығы
1.7. Аппараттық дизайнды сынау Мысалыample
Interlaken (2-ші буын) Intel FPGA IP негізгі дизайнын құрастырғаннан кейін, мысалыampҚұрылғыңызды конфигурациялау және конфигурациялау үшін жүйелік консолді IP өзегін және оның ендірілген Native PHY IP негізгі регистрлерін бағдарламалау үшін пайдалануға болады.
Жүйе консолін ашу және аппараттық құрал дизайнын тексеру үшін мына қадамдарды орындаңыз, мысалыampле:
- Intel Quartus Prime Pro Edition бағдарламалық құралында Құралдар мәзірінде Жүйені жөндеу құралдары ➤ Жүйе консолі тармағын таңдаңыз.
- деп өзгертіңізample_installation_dir>мысample_design/ hwtest каталогы.
- J қосылымын ашу үшінTAG master, келесі пәрменді теріңіз: source sysconsole_testbench.tcl
- Ішкі сериялық кері цикл режимін келесі дизайнмен қосуға болады, мысалыample командалары:
а. stat: жалпы күй туралы ақпаратты басып шығарады.
б. sys_reset: жүйені қалпына келтіреді.
в. loop_on: ішкі сериялық кері циклді қосады.
г. run_example_design: бұрынғы дизайнды іске қосадыampле.
Ескерту: run_ex алдында loop_on пәрменін орындау керекample_design командасы.
run_example_design келесі пәрмендерді ретімен іске қосады:
sys_reset->stat->gen_on->stat->gen_off.
Ескертпе: Enable Adaptation load soft IP опциясын таңдаған кезде, run_example_design пәрмені run_load_PMA_configuration пәрменін іске қосу арқылы RX жағында бастапқы бейімдеу калибрлеуін орындайды. - Ішкі сериялық кері цикл режимін келесі дизайнмен өшіруге болады, мысалыampпәрмен:
а. loop_off: ішкі сериялық кері циклды өшіреді. - IP өзегін келесі қосымша дизайнмен бағдарламалауға болады, мысалыample командалары:
а. gen_on: пакет генераторын қосады.
б. gen_off: пакет генераторын өшіреді.
в. run_test_loop: сынақты іске қосады E-tile NRZ және PAM4 нұсқалары үшін уақыт.
г. clear_err: барлық жабысқақ қате биттерін жояды.
e. сынақ_режимін орнату : Белгілі бір режимде іске қосу үшін сынақты орнатады.
f. get_test_mode: Ағымдағы сынақ режимін басып шығарады.
g. жарылыс_өлшемін орнату : жарылыс өлшемін байтпен орнатады.
h. get_burst_size: жарылыс өлшемі туралы ақпаратты басып шығарады.
Сәтті сынақ HW_TEST:PASS хабарламасын басып шығарады. Төменде сынақтан өту критерийлері берілген:
- CRC32, CRC24 және тексеруші үшін қателер жоқ.
- Жіберілген SOP және EOP алынғанмен сәйкес болуы керек.
Келесі сample шығысы Interlaken режиміндегі сәтті сынақты көрсетеді:
INFO: INFO: бумаларды жасауды тоқтатыңыз
==== МӘРТЕБЕСІ ЕСЕП ====
TX KHz: 402813
RX KHz: 402813
Жиілік құлыптары: 0x0000ff
TX PLL құлпы: 0x000001
Туралау: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
сөзді құлыптау: 0x0000ff
синхрондау құлпы: 0x0000ff
CRC32 қателері: 0
CRC24 қателері: 0
Тексеру қателері: 0
FIFO қате жалаулары: 0x000000
ЖЖЖ жіберілді: 1087913770
Жіберілген EOP: 1087913770
СОП алынды: 1087913770
Алынған ЭОП: 1087913770
ECC түзетілді: 0
ECC қатесі: 0
Қуат қосылғаннан бері 161 секунд өтті
HW_TEST: ӨТУ
Сәтті сынақ HW_TEST : PASS хабарламасын басып шығарады. Төменде сынақтан өту критерийлері берілген:
- CRC32, CRC24 және тексеруші үшін қателер жоқ.
- Жіберілген SOP және EOP алынғанмен сәйкес болуы керек.
Келесі сample шығысы Interlaken Lookaside режиміндегі сәтті сынақты көрсетеді:
INFO: INFO: бумаларды жасауды тоқтатыңыз
==== МӘРТЕБЕСІ ЕСЕП ====
TX KHz: 402813
RX KHz: 402812
Жиілік құлыптары: 0x000fff
TX PLL құлпы: 0x000001
Туралау: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
сөзді құлыптау: 0x000fff
синхрондау құлпы: 0x000fff
CRC32 қателері: 0
CRC24 қателері: 0
Тексеру қателері: 0
ЖЖЖ жіберілді: 461
Жіберілген EOP: 461
СОП алынды: 461
Алынған ЭОП: 461
Қуат қосылғаннан бері 171 секунд өтті
HW_TEST: ӨТУ
Дизайн Example Сипаттама
Дизайн бұрынғыample Interlaken IP ядросының функцияларын көрсетеді.
Қатысты ақпарат
Interlaken (2-ші буын) FPGA IP пайдаланушы нұсқаулығы
2.1. Дизайн Example мінез-құлық
Дизайнды аппараттық құралда тексеру үшін Жүйе консолінде келесі пәрмендерді теріңіз:
- Орнату көзі file:
% көзіample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Сынақты іске қосыңыз:
% run_example_design - Interlaken (2-ші ұрпақ) аппараттық дизайны, бұрынғыample келесі қадамдарды аяқтайды:
а. Interlaken (2-ші буын) IP мекенжайын қалпына келтіреді.
б. Ішкі кері цикл режимінде Interlaken (2-ші буын) IP конфигурациялайды.
в. Пайдалы жүктемеде алдын ала анықталған деректері бар Interlaken пакеттерінің ағынын IP ядросының TX пайдаланушы деректерін тасымалдау интерфейсіне жібереді.
г. Алынған пакеттерді тексеріп, күйін хабарлайды. Аппараттық құрал дизайнына енгізілген пакетті тексеру құралы, мысалыample келесі негізгі пакеттерді тексеру мүмкіндіктерін қамтамасыз етеді:
• Берілген пакеттер реттілігінің дұрыстығын тексереді.
• Деректерді жіберу және қабылдау кезінде пакеттің басы (SOP) және пакеттің соңы (EOP) санақтарының біркелкі болуын қамтамасыз ету арқылы алынған деректердің күтілетін мәндерге сәйкестігін тексереді.
2.2. Интерфейс сигналдары
Кесте 5. Дизайн Example Интерфейс сигналдары
| Порт атауы | Бағыт | Ені (бит) | Сипаттама |
| mgmt_clk | Енгізу | 1 | Жүйелік сағатты енгізу. Сағат жиілігі 100 МГц болуы керек. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Енгізу | 2-қаң | Трансивердің анықтамалық сағаты. RX CDR PLL дискісін басқарады. |
| Порт атауы | Бағыт | Ені (бит) | Сипаттама |
| pll_ref_clk[1] сіз қосқан кезде ғана қолжетімді Пайдаланылмағанын сақтаңыз Ескерту: PAM4 үшін трансивер арналары E-мақта PAM4 режиміндегі параметр IP вариациялары. |
|||
| rx_pin | Енгізу | Жолдар саны | Қабылдағыштың SERDES деректер коды. |
| tx_pin | Шығару | Жолдар саны | SERDES деректер пинін жіберу. |
| rx_pin_n | Енгізу | Жолдар саны | Қабылдағыштың SERDES деректер коды. Бұл сигнал тек E-tile PAM4 режиміндегі құрылғы нұсқаларында қол жетімді. |
| tx_pin_n | Шығару | Жолдар саны | SERDES деректер пинін жіберу. Бұл сигнал тек E-tile PAM4 режиміндегі құрылғы нұсқаларында қол жетімді. |
| mac_clk_pll_ref | Енгізу | 1 | Бұл сигнал PLL арқылы басқарылуы керек және pll_ref_clk басқаратын бірдей сағат көзін пайдалануы керек. Бұл сигнал тек E-tile PAM4 режиміндегі құрылғы нұсқаларында қол жетімді. |
| usr_pb_reset_n | Енгізу | 1 | Жүйені қалпына келтіру. |
Қатысты ақпарат
Интерфейс сигналдары
2.3. Тіркеу картасы
Ескерту:
- Дизайн Example регистр мекенжайы 0x20** басталады, ал Interlaken IP негізгі регистр мекенжайы 0x10** басталады.
- Қатынас коды: RO — Тек оқу және RW — оқу/жазу.
- Жүйе консолі дизайнды оқиды, мысалыample тіркеледі және экрандағы сынақ күйін хабарлайды.
Кесте 6. Дизайн Example Register картасы Interlaken Design Example
| Офсет | Аты | Қол жеткізу | Сипаттама |
| 8'00 | Резервтелген | ||
| 8'01 | Резервтелген | ||
| 8'02 | Жүйені PLL қалпына келтіру | RO | Келесі биттер жүйенің PLL қалпына келтіру сұрауын және қосу мәнін көрсетеді: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | RX жолағы реттелген | RO | RX жолағын туралауды көрсетеді. |
| 8'04 | WORD құлыптаулы | RO | [NUM_LANES–1:0] – Сөз (блок) шекараларын анықтау. |
(2) PAM4 параметрі үшін пайдаланылмаған қабылдағыш арналарын сақтау мүмкіндігін қосқанда, пайдаланылмаған PAM4 бағынышты арнасын сақтау үшін қосымша анықтамалық сағат порты қосылады.
| Офсет | Аты | Қол жеткізу | Сипаттама |
| 8'05 | Синхрондау құлыпталған | RO | [NUM_LANES–1:0] – Metaframe синхрондауы. |
| 8 – 06 | CRC32 қателерінің саны | RO | CRC32 қателер санын көрсетеді. |
| 8'сағ 0А | CRC24 қателерінің саны | RO | CRC24 қателер санын көрсетеді. |
| 8'h0B | Толып кету/Төмен кету сигналы | RO | Келесі биттер көрсетеді: • Бит [3] – TX төмендеу сигналы • Бит [2] – TX асып кету сигналы • Бит [1] – RX толып кету сигналы |
| 8'са 0C | SOP саны | RO | SOP санын көрсетеді. |
| 8'сағ | EOP саны | RO | EOP санын көрсетеді |
| 8'h0E | Қателер саны | RO | Келесі қателердің санын көрсетеді: • Жолақты туралауды жоғалту • Заңсыз басқару сөзі • Жақтаудың заңсыз үлгісі • SOP немесе EOP индикаторы жоқ |
| 8'сағ 0F | send_data_mm_clk | RW | Генератор сигналын қосу үшін 1-ден битке [0] дейін жазыңыз. |
| 8'10 | Тексеру қатесі | Тексеру қатесін көрсетеді. (SOP деректер қатесі, арна нөмірі қатесі және PLD деректер қатесі) | |
| 8'11 | Жүйенің PLL құлпы | RO | Бит [0] PLL құлпы индикациясын көрсетеді. |
| 8'14 | TX SOP саны | RO | Пакет генераторы жасаған SOP санын көрсетеді. |
| 8'15 | TX EOP саны | RO | Пакет генераторы жасаған EOP санын көрсетеді. |
| 8'16 | Үздіксіз пакет | RW | Үздіксіз пакетті қосу үшін 1-ден битке [0] дейін жазыңыз. |
| 8'39 | ECC қателерінің саны | RO | ECC қателерінің санын көрсетеді. |
| 8'40 | ECC түзетілген қателер саны | RO | Түзетілген ECC қателерінің санын көрсетеді. |
Кесте 7. Дизайн Example Register картасы Interlaken Look-side Design Example
Дизайнды жасау кезінде осы тіркеу картасын пайдаланыңызample Enable Interlaken Look-side режимі параметрі қосылған.
| Офсет | Аты | Қол жеткізу | Сипаттама |
| 8'00 | Резервтелген | ||
| 8'01 | Есептегішті қалпына келтіру | RO | TX және RX есептегіштерінің бірдей биттерін тазалау үшін 1-ден битке [0] дейін жазыңыз. |
| 8'02 | Жүйені PLL қалпына келтіру | RO | Келесі биттер жүйенің PLL қалпына келтіру сұрауын және қосу мәнін көрсетеді: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8'03 | RX жолағы реттелген | RO | RX жолағын туралауды көрсетеді. |
| 8'04 | WORD құлыптаулы | RO | [NUM_LANES–1:0] – Сөз (блок) шекараларын анықтау. |
| 8'05 | Синхрондау құлыпталған | RO | [NUM_LANES–1:0] – Metaframe синхрондауы. |
| 8 – 06 | CRC32 қателерінің саны | RO | CRC32 қателер санын көрсетеді. |
| 8'сағ 0А | CRC24 қателерінің саны | RO | CRC24 қателер санын көрсетеді. |
| Офсет | Аты | Қол жеткізу | Сипаттама |
| 8'h0B | Резервтелген | ||
| 8'са 0C | SOP саны | RO | SOP санын көрсетеді. |
| 8'сағ | EOP саны | RO | EOP санын көрсетеді |
| 8'h0E | Қателер саны | RO | Келесі қателердің санын көрсетеді: • Жолақты туралауды жоғалту • Заңсыз басқару сөзі • Жақтаудың заңсыз үлгісі • SOP немесе EOP индикаторы жоқ |
| 8'сағ 0F | send_data_mm_clk | RW | Генератор сигналын қосу үшін 1-ден битке [0] дейін жазыңыз. |
| 8'10 | Тексеру қатесі | RO | Тексеру қатесін көрсетеді. (SOP деректер қатесі, арна нөмірі қатесі және PLD деректер қатесі) |
| 8'11 | Жүйенің PLL құлпы | RO | Бит [0] PLL құлпы индикациясын көрсетеді. |
| 8'13 | Кідіріс саны | RO | Кідіріс санын көрсетеді. |
| 8'14 | TX SOP саны | RO | Пакет генераторы жасаған SOP санын көрсетеді. |
| 8'15 | TX EOP саны | RO | Пакет генераторы жасаған EOP санын көрсетеді. |
| 8'16 | Үздіксіз пакет | RO | Үздіксіз пакетті қосу үшін 1-ден битке [0] дейін жазыңыз. |
| 8'17 | TX және RX есептегіштері тең | RW | TX және RX есептегіштерінің тең екенін көрсетеді. |
| 8'23 | Кешіктіруді қосыңыз | WO | Кешігуді өлшеуді қосу үшін 1-ден битке [0] дейін жазыңыз. |
| 8'24 | Кідіріс дайын | RO | Кідіріс өлшеуінің дайын екенін көрсетеді. |
Interlaken (2-ші буын) Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығының мұрағаты
Осы пайдаланушы нұсқаулығының соңғы және алдыңғы нұсқаларын қараңыз Интерлакен (2-ші Буын) Intel Agilex FPGA IP Design ExampПайдаланушы нұсқаулығы HTML нұсқасы. Нұсқаны таңдап, Жүктеп алу түймесін басыңыз. Егер IP немесе бағдарламалық құрал нұсқасы тізімде болмаса, алдыңғы IP немесе бағдарламалық құрал нұсқасына арналған пайдаланушы нұсқаулығы қолданылады.
IP нұсқалары Intel Quartus Prime Design Suite бағдарламалық құралының v19.1 дейінгі нұсқаларымен бірдей. Intel Quartus Prime Design Suite бағдарламалық құралының 19.2 немесе одан кейінгі нұсқасынан бастап, IP ядроларында жаңа IP нұсқасының схемасы бар.
Interlaken (2-ші буын) Intel Agilex FPGA IP дизайны үшін құжатты қайта қарау тарихы ExampПайдаланушы нұсқаулығы
| Құжат нұсқасы | Intel Quartus Prime нұсқасы | IP нұсқасы | Өзгерістер |
| 2022.08.03 | 21.3 | 20.0.1 | Intel Agilex F-Series Transceiver-SoC Development Kit үшін құрылғының OPN түзетілді. |
| 2021.10.04 | 21.3 | 20.0.1 | • QuestaSim симуляторына қолдау қосылды. • NCSim симуляторы үшін қолдау жойылды. |
| 2021.02.24 | 20.4 | 20.0.1 | • PAM4 үшін пайдаланылмаған трансивер арнасын сақтау туралы ақпарат қосылды: Аппараттық құралды жобалау Ex.ample Құрамдас бөліктер. • «Интерфейс сигналдары» бөлімінде pll_ref_clk[1] сигнал сипаттамасы қосылды. |
| 2020.12.14 | 20.4 | 20.0.0 | • Жаңартылған сample Interlaken режимі және Interlaken қарау режимі үшін аппараттық құралды сынау шығысы Аппараттық құрал дизайнын сынау бөліміндегі Ex.ampле. • Interlaken Look-side Design үшін жаңартылған регистр картасы, мысалыampТіркеу картасы бөлімінде. • Аппараттық құрал дизайнын сынау Exampле. |
| 2020.10.16 | 20.2 | 19.3.0 | Аппараттық құрал дизайнын сынау Example бөлімі. |
| 2020.06.22 | 20.2 | 19.3.0 | • Дизайн, мысалыample Интерлакенге қарау режимі үшін қол жетімді. • Дизайнды аппараттық тестілеу, мысалыample Intel Agilex құрылғысының нұсқалары үшін қол жетімді. • Қосылған сурет: Interlaken (2-ші буын) дизайнына арналған жоғары деңгейлі блок-схема, мысалыampле. • Келесі бөлімдер жаңартылды: – Аппараттық және бағдарламалық қамтамасыз ету талаптары – Каталог құрылымы • Interlaken Look-side-ге қатысты жаңартуды қосу үшін келесі сандар өзгертілді: – Сурет: Interlaken (2-ші буын) Аппараттық дизайн Example Жоғары NRZ режимінің вариацияларына арналған деңгей блок диаграммасы – Сурет: Interlaken (2-ші буын) Аппараттық дизайн Example E-tile PAM4 режимінің вариацияларына арналған жоғары деңгейлі блок диаграммасы • Жаңартылған сурет: IP параметрінің өңдегіші. • Дизайнды құрастыру және конфигурациялау бөліміндегі сағатты басқару қолданбасындағы жиілік параметрлері туралы ақпарат қосылды ExampАппараттық құралда. |
| Құжат нұсқасы | Intel Quartus Prime нұсқасы | IP нұсқасы | Өзгерістер |
|
• Келесі бөлімдерде Interlaken Lookside үшін сынақты іске қосу нәтижелері қосылды: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Clk100 жойылды. mgmt_clk келесіде IO PLL-ге анықтамалық сағат ретінде қызмет етеді: |
| 2019.07.01 | 19.2 | 19.2 | Бастапқы шығарылым. |
Intel корпорациясы. Барлық құқықтар сақталған. Intel, Intel логотипі және басқа Intel белгілері Intel корпорациясының немесе оның еншілес компанияларының сауда белгілері болып табылады. Intel өзінің FPGA және жартылай өткізгіш өнімдерінің Intel стандартты кепілдігіне сәйкес ағымдағы техникалық сипаттамаларға сәйкес орындалуына кепілдік береді, бірақ кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Intel жазбаша түрде тікелей келіскен жағдайларды қоспағанда, Intel компаниясы осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілікті немесе жауапкершілікті өз мойнына алмайды. Intel тұтынушыларына кез келген жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады.
*Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.
ISO
9001:2015
Тіркелген
Interlaken (2-ші буын) Intel® Agilex™ FPGA IP дизайны ExampПайдаланушы нұсқаулығы
Онлайн нұсқасы
Кері байланыс жіберу
ID: 683800
УГ-20239
Нұсқа: 2022.08.03
Құжаттар / Ресурстар
 |
intel Interlaken (2-ші буын) Agilex FPGA IP Design Example [pdf] Пайдаланушы нұсқаулығы Interlaken 2-ші буын Agilex FPGA IP дизайны Example, Interlaken, 2-ші буын Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
