Interlaken (2nd Generation) Intel®
Agilex™ FPGA IP Design Example
Uputstvo za upotrebu

Vodič za brzi početak

Interlaken (2nd Generation) FPGA IP jezgro pruža simulacioni testni sto i hardverski dizajn npr.ampfajl koji podržava kompilaciju i testiranje hardvera. Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru. Dizajn example je također dostupan za Interlaken Look-aside funkciju.
Testna ploča i dizajn example podržava NRZ i PAM4 način rada za E-tile uređaje. Interlaken (2nd Generation) FPGA IP jezgro generiše dizajn examples za sve podržane kombinacije broja traka i brzina prenosa podataka.

Slika 1. Razvojni koraci za dizajn prample

Interlaken (2nd Generation) IP jezgro dizajn example podržava sljedeće karakteristike:

• Interni TX to RX način serijske petlje
• Automatski generira pakete fiksne veličine
• Osnovne mogućnosti provjere paketa
• Mogućnost korištenja sistemske konzole za resetiranje dizajna u svrhu ponovnog testiranja
• PMA adaptacija

Slika 2. Blok dijagram visokog nivoa za Interlaken (2. generacija) dizajn prample

Povezane informacije

• Interlaken (2nd Generation) FPGA IP korisnički priručnik
• Interlaken (2. generacija) Intel FPGA IP napomene o izdanju

1.1. Hardverski i softverski zahtjevi
Za testiranje bivšegampza dizajn, koristite sljedeći hardver i softver:

• Intel® Prime Pro Edition verzija softvera 21.3
• Sistemska konzola
• Podržani simulatori:
  — Siemens* EDA ModelSim* SE ili QuestaSim*
  — Synopsys* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC razvojni komplet (AGFB014R24A2E2V)

Povezane informacije
Korisnički vodič za razvojni komplet za razvojni komplet Intel Agilex F-serije primopredajnika-SoC
1.2. Struktura imenika
Interlaken (2nd Generation) IP jezgro dizajn example file direktoriji sadrže sljedeće generirane files za dizajn nprample.
Slika 3. Struktura imenika generisanog Interlakena (2. generacija) prample Design

Konfiguracija hardvera, simulacija i testiranje files se nalaze uample_installation_dir>/uflex_ilk_0_example_design.
Tabela 1. Interlaken (2. generacija) IP jezgro hardverskog dizajna prample File Opisi
Ove files su uample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus direktorij.

File Imena	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Postavke projekta Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Možete kopirati i modificirati za vlastiti dizajn.
sysconsole_testbench.tcl	Main file za pristup sistemskoj konzoli

Tabela 2. Interlaken (2. generacija) IP Core Testbench File Opis
Ovo file je uample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl direktorij.

File Ime	Opis
top_tb.sv	Testbench najvišeg nivoa file.

Tabela 3. nterlaken (2. generacija) IP Core Testbench skripte
Ove files su uample_installation_dir>/uflex_ilk_0_example_design/ exampdirektorij le_design/testbench.

File Ime	Opis
vcstest.sh	VCS skripta za pokretanje testbench-a.
vlog_pro.do	ModelSim SE ili QuestaSim skripta za pokretanje testbench-a.
xcelium.sh	Xcelium skripta za pokretanje testbench-a.

1.3. Dizajn hardvera Example Components
Bivšiample design povezuje sistemske i PLL referentne taktove i potrebne komponente dizajna. Bivšiample design konfiguriše IP jezgro u režimu interne petlje i generiše pakete na interfejsu za prenos korisničkih podataka IP jezgre TX. IP jezgro šalje ove pakete na internoj putanji povratne petlje kroz primopredajnik.
Nakon što prijemnik jezgre IP primi pakete na putu povratne petlje, on obrađuje Interlaken pakete i prenosi ih na RX interfejs za prijenos korisničkih podataka. Bivšiample design provjerava da li se primljeni i odaslani paketi podudaraju.
Hardver example dizajn uključuje eksterne PLL-ove. Možete pregledati jasan tekst files to view sample kod koji implementira jednu moguću metodu za povezivanje eksternih PLL-ova na Interlaken (2nd Generation) FPGA IP.
Dizajn hardvera Interlaken (2. generacije) prampsadrži sljedeće komponente:

1. Interlaken (2nd Generation) FPGA IP
2. Generator paketa i provjera paketa
3. JTAG kontroler koji komunicira sa sistemskom konzolom. Sa logikom klijenta komunicirate preko sistemske konzole.

Slika 4. Interlaken (druga generacija) dizajn hardvera prample Blok dijagram visokog nivoa za varijacije NRZ moda E-pločica

Dizajn hardvera Interlaken (2. generacije) prampdatoteka koja cilja na varijacije PAM4 moda E-tile zahtijeva dodatni sat mac_clkin koji IO PLL generiše. Ovaj PLL mora koristiti isti referentni sat koji pokreće pll_ref_clk.

Slika 5. Interlaken (druga generacija) dizajn hardvera prample High Level
Blok dijagram za varijacije načina PAM4 E-pločica

Za varijacije PAM4 načina rada E-tile, kada omogućite Očuvaj neiskorištene kanale primopredajnika za PAM4 parametar, dodaje se dodatni port referentnog takta (pll_ref_clk [1]). Ovaj port se mora pokretati na istoj frekvenciji kao što je definirano u uređivaču IP parametara (referentna frekvencija takta za očuvane kanale). Očuvanje neiskorištenih kanala primopredajnika za PAM4 je opciono. Pin i povezana ograničenja dodeljena ovom satu vidljivi su u QSF-u kada izaberete Intel Stratix® 10 ili Intel Agilex razvojni komplet za generisanje dizajna.
Za dizajn nprampU simulaciji, testbench uvijek definira istu frekvenciju za pll_ref_clk[0] i pll_ref_clk[1].
Povezane informacije
Korisnički vodič za razvojni komplet za razvojni komplet Intel Agilex F-serije primopredajnika-SoC
1.4. Generisanje dizajna

Slika 6. Procedura

Slijedite ove korake za generiranje hardvera nprample design and testbench:

1. U softveru Intel Quartus Prime Pro Edition kliknite File ➤ Čarobnjak za novi projekat za kreiranje novog Intel Quartus Prime projekta ili kliknite File ➤ Otvori projekat da otvorite postojeći Intel Quartus Prime projekat. Čarobnjak od vas traži da navedete uređaj.
2. Navedite porodicu uređaja Agilex i odaberite uređaj za svoj dizajn.
3. U IP katalogu pronađite i dvaput kliknite na Interlaken (2nd Generation) Intel FPGA IP. Pojavljuje se prozor Nova IP varijanta.
4. Odredite naziv najvišeg nivoa za vašu prilagođenu IP varijaciju. Editor parametara sprema postavke IP varijacije u a file imenovani .ip.
5. Kliknite OK. Pojavljuje se uređivač parametara.
   Slika 7. Primample Design Tab u Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. Na kartici IP navedite parametre za varijaciju vaše IP jezgre.
7. Na kartici PMA adaptacija navedite parametre prilagođavanja PMA ako planirate koristiti PMA adaptaciju za svoje varijacije uređaja E-tile.
   Ovaj korak nije obavezan:
   • Odaberite opciju Omogući meku IP adresu prilagođavanja.
   Napomena: Morate omogućiti opciju Enable Native PHY Debug Master Endpoint (NPDME) na kartici IP kada je omogućena PMA adaptacija.
   • Odaberite unaprijed postavljenu PMA adaptaciju za PMA adaptaciju Odaberite parametar.
   • Kliknite na PMA Adaptation Preload da učitate početne i kontinuirane parametre prilagođavanja.
   • Odredite broj PMA konfiguracija koje treba podržati kada je omogućeno više PMA konfiguracija koristeći konfiguracijski parametar Broj PMA.
   • Odaberite koju PMA konfiguraciju želite učitati ili pohraniti koristeći Odaberite PMA konfiguraciju za učitavanje ili pohranjivanje.
   • Kliknite Učitaj adaptaciju iz odabrane PMA konfiguracije da učitate odabrane postavke PMA konfiguracije.
   Za više informacija o parametrima prilagođavanja PMA, pogledajte E-tile primopredajnik PHY korisnički vodič.
8. Na Exampna kartici Dizajn, izaberite opciju Simulacija da biste generisali testnu ploču i izaberite opciju Sinteza da biste generisali hardverski exampdizajn.
   Napomena: Morate odabrati najmanje jednu od opcija Simulation ili Synthesis generirati Example Design Files.
9. Za generirani HDL format dostupan je samo Verilog.
10. Za Target Development Kit odaberite odgovarajuću opciju.
    Napomena: Intel Agilex F-Series Transceiver SoC Development Kit opcija je dostupna samo kada vaš projekat navodi naziv Intel Agilex uređaja koji počinje sa AGFA012 ili AGFA014. Kada odaberete opciju Development Kit, dodjela pinova se postavlja prema broju dijela uređaja Intel Agilex Development Kit AGFB014R24A2E2V i može se razlikovati od vašeg odabranog uređaja. Ako namjeravate testirati dizajn na hardveru na drugom PCB-u, odaberite opciju Bez razvojnog kompleta i izvršite odgovarajuće dodjele pinova u .qsf file.
11. Kliknite Generiraj prample Design. Odaberite ExampPojavljuje se prozor Direktorij dizajna.
12. Ako želite izmijeniti dizajn nprample staza ili naziv direktorija iz zadanih prikazanih (uflex_ilk_0_example_design), idite na novu putanju i upišite novi dizajn nprampime direktorija.
13. Kliknite OK.

Povezane informacije

• Korisnički vodič za razvojni komplet za razvojni komplet Intel Agilex F-serije primopredajnika-SoC
• E-tile primopredajnik PHY Uputstvo za upotrebu

1.5. Simulacija Design Example Testbench
Pogledajte Interlaken (2nd Generation) Hardware Design Example Blok visokog nivoa za varijacije načina rada E-pločica NRZ i Interlaken (2. generacija) hardverski dizajn Example Blok visokog nivoa za E-pločice PAM4 Mode Varijacije blok dijagrami simulacionog testnog stola.

Slika 8. Procedura

Slijedite ove korake da simulirate testni stol:

1. Na komandnoj liniji, promijenite u direktorij simulacije testbench-a. Imenik jeample_installation_dir>/example_design/ testbench za Intel Agilex uređaje.
2. Pokrenite skriptu za simulaciju za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testbench u simulatoru. Vaša skripta bi trebala provjeriti da li se SOP i EOP brojevi podudaraju nakon što se simulacija završi. Pogledajte tabelu Koraci za pokretanje simulacije.
   Tabela 4. Koraci za pokretanje simulacije

   Simulator	Uputstva
   ModelSim SE ili QuestaSim	U komandnoj liniji otkucajte -do vlog_pro.do. Ako više volite da simulirate bez pokretanja ModelSim GUI, upišite vsim -c -do vlog_pro.do
   VCS	U komandnoj liniji otkucajte sh vcstest.sh
   Xcelium	U komandnoj liniji upišite sh xcelium.sh

3. Analizirajte rezultate. Uspješna simulacija šalje i prima pakete i prikazuje “Test PASSED”.

Testna ploča za dizajn example ispunjava sljedeće zadatke:

• Instancira Interlaken (2nd Generation) Intel FPGA IP.
• Štampa PHY status.
• Provjerava sinhronizaciju metaframe (SYNC_LOCK) i granice riječi (bloka) (WORD_LOCK).
• Čeka da se pojedinačne trake zaključaju i poravnaju.
• Počinje sa slanjem paketa.
• Provjerava statistiku paketa:
  — CRC24 greške
  — SOP
  — EOPs

Sljedeće sampLe izlaz ilustruje uspješan simulacijski test u načinu rada Interlaken:
*******************************************
INFO: Čeka se da se trake poravnaju.
Sve prijemne trake su poravnate i spremne za prijem saobraćaja.
******************************************************* *
******************************************************* *
INFO: Počnite slati pakete
******************************************************* *
******************************************************* *
INFO: Zaustavite slanje paketa
******************************************************* *
******************************************************* *
INFO: Provjera statistike paketa
******************************************************* *
Prijavljene greške CRC 24: 0
Prenesenih SOP-ova: 100
EOP-ova prenesenih: 100
Primljenih SOP-ova: 100
Primljenih EOP-ova: 100
Broj ECC grešaka: 0
******************************************************* *
INFO: Test PROŠLO
******************************************************* *
Napomena: Interlaken dizajn example simulation testbench šalje 100 paketa i prima 100 paketa.
Sljedeće sampLe output ilustruje uspješnu simulaciju testa u Interlaken Look-aside modu:
Provjerite jesu li TX i RX Counter jednaki ili ne.
————————————————————
READ_MM: adresa 4000014 = 00000001.
————————————————————
De-assert Counter jednak bit.
————————————————————
WRITE_MM: adresa 4000001 dobija 00000001.
WRITE_MM: adresa 4000001 dobija 00000000.
————————————————————
RX_SOP COUNTER.
————————————————————
READ_MM: adresa 400000c = 0000006a.
————————————————————
RX_EOP COUNTER.
READ_MM: adresa 400000d = 0000006a.
————————————————————
READ_MM: adresa 4000010 = 00000000.
————————————————————
Prikaz konačnog izvještaja.
————————————————————
0 Otkrivena greška
0 CRC24 grešaka prijavljeno
Preneseno 106 SOP-ova
Preneseno 106 EOP-ova
Primljeno 106 SOP-ova
Primljeno 106 EOP-ova
————————————————————
Završi simulaciju
————————————————————
TEST PASSED
————————————————————
Napomena: Broj paketa (SOP i EOP) varira po traci u Interlaken Lookaside dizajnu example simulation sample output.
Povezane informacije
Dizajn hardvera Example Komponente na stranici 6
1.6. Kompajliranje i konfigurisanje dizajna prample u Hardveru

Slika 9. Procedura

Za kompajliranje i izvođenje demonstracionog testa na hardverskom exampza dizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneracija dizajna je završena.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekat Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. U meniju Obrada kliknite na Pokreni kompilaciju.
4. Nakon uspješne kompilacije, .sof file je dostupan u vašem navedenom direktoriju.
   Slijedite ove korake da programirate hardver nprample dizajn na Intel Agilex uređaju:
5. Povežite Intel Agilex F-Series Transceiver-SoC razvojni komplet na glavni računar.
   b. Pokrenite aplikaciju Clock Control, koja je dio razvojnog kompleta, i postavite nove frekvencije za dizajn example. Ispod je postavka frekvencije u aplikaciji Kontrola sata:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Postavite na vrijednost pll_ref_clk (1) prema vašim zahtjevima dizajna.
   c. U meniju Alati kliknite na Programer.
   d. U Programatoru kliknite na Podešavanje hardvera.
   e. Odaberite uređaj za programiranje.
   f. Odaberite i dodajte Intel Agilex F-Series Transceiver-SoC razvojni komplet na koji se vaša Intel Quartus Prime sesija može povezati.
   g. Uvjerite se da je Mode postavljen na JTAG.
   h. Odaberite Intel Agilex uređaj i kliknite na Dodaj uređaj. Programator prikazuje blok dijagram veza između uređaja na vašoj ploči.
   i. U redu sa vašim .sof označite polje za .sof.
   j. Označite polje u koloni Program/Konfiguriraj.
   k. Kliknite na Start.

Povezane informacije

• Programiranje Intel FPGA uređaja na strani 0
• Analiza i otklanjanje grešaka u dizajnu sa sistemskom konzolom
• Korisnički vodič za razvojni komplet za razvojni komplet Intel Agilex F-serije primopredajnika-SoC

1.7. Testiranje dizajna hardvera prample
Nakon što kompajlirate Interlaken (2nd Generation) Intel FPGA IP jezgro dizajn prampAko i konfigurišete svoj uređaj, možete koristiti sistemsku konzolu za programiranje IP jezgra i njegovih ugrađenih matičnih PHY IP jezgara.
Slijedite ove korake da biste otvorili sistemsku konzolu i testirali dizajn hardvera nprample:

1. U softveru Intel Quartus Prime Pro Edition, u meniju Alati, kliknite na System Debugging Tools ➤ System Console.
2. Promijenite naample_installation_dir>example_design/ hwtest direktorij.
3. Da biste otvorili vezu sa JTAG master, upišite sljedeću naredbu: source sysconsole_testbench.tcl
4. Možete uključiti interni serijski način povratne petlje sa sljedećim dizajnom nprample komande:
   a. stat: Štampa opšte informacije o statusu.
   b. sys_reset: Resetuje sistem.
   c. loop_on: Uključuje internu serijsku petlju.
   d. run_example_design: Pokreće dizajn example.
   Napomena: Morate pokrenuti naredbu loop_on prije run_example_design naredba.
   Run_example_design izvodi sljedeće naredbe u nizu:
   sys_reset->stat->gen_on->stat->gen_off.
   Napomena: Kada odaberete opciju Omogući meko IP učitavanje adaptacije, run_exampNaredba le_design izvodi početnu kalibraciju adaptacije na strani RX-a pokretanjem naredbe run_load_PMA_configuration.
5. Možete isključiti interni serijski način povratne petlje sa sljedećim dizajnom nprampnaredba:
   a. loop_off: Isključuje internu serijsku petlju.
6. IP jezgro možete programirati sa sljedećim dodatnim dizajnom nprample komande:
   a. gen_on: Omogućava generator paketa.
   b. gen_off: Onemogućuje generator paketa.
   c. run_test_loop: Pokreće test za puta za varijacije E-pločica NRZ i PAM4.
   d. clear_err: Briše sve ljepljive bitove greške.
   e. set_test_mode : Postavlja test za izvođenje u određenom načinu rada.
   f. get_test_mode: Štampa trenutni režim testiranja.
   g. set_burst_size : Postavlja veličinu bursta u bajtovima.
   h. get_burst_size: Štampa informacije o veličini burst-a.

Uspješan test ispisuje HW_TEST:PASS poruku. Ispod su kriterijumi prolaznosti za probnu vožnju:

• Nema grešaka za CRC32, CRC24 i checker.
• Preneseni SOP-ovi i EOP-ovi trebaju se podudarati s primljenim.

Sljedeće sample output ilustruje uspješan probni rad u Interlaken modu:
INFO: INFO: Zaustavite generisanje paketa
==== IZVJEŠTAJ O STANJU ====
TX KHz : 402813
RX KHz : 402813
Zaključavanje frekvencije: 0x0000ff
TX PLL zaključavanje: 0x000001
Poravnaj : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
zaključavanje riječi: 0x0000ff
zaključavanje sinhronizacije: 0x0000ff
CRC32 greške: 0
CRC24 greške: 0
Greške proverača: 0
FIFO zastavice greške: 0x000000
SOP-ovi preneseni: 1087913770
EOP-ovi poslani: 1087913770
Primljeni SOP-ovi: 1087913770
Primljeni EOP-ovi: 1087913770
ECC ispravljeno: 0
ECC greška: 0
Prošlo je 161 sek od uključivanja
HW_TEST : PROLAŽ
Uspješan test ispisuje HW_TEST : PASS poruku. Ispod su kriterijumi prolaznosti za probnu vožnju:

• Nema grešaka za CRC32, CRC24 i checker.
• Preneseni SOP-ovi i EOP-ovi trebaju se podudarati s primljenim.

Sljedeće sampLe izlaz ilustruje uspješno testiranje u Interlaken Lookaside modu:
INFO: INFO: Zaustavite generisanje paketa
==== IZVJEŠTAJ O STANJU ====
TX KHz : 402813
RX KHz : 402812
Zaključavanje frekvencije: 0x000fff
TX PLL zaključavanje: 0x000001
Poravnaj : 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
zaključavanje riječi: 0x000fff
zaključavanje sinhronizacije: 0x000fff
CRC32 greške: 0
CRC24 greške: 0
Greške proverača: 0
SOP-ovi preneseni: 461
EOP-ovi poslani: 461
Primljeni SOP-ovi: 461
Primljeni EOP-ovi: 461
Prošlo je 171 sek od uključivanja
HW_TEST : PROLAŽ

Design Example Description

Dizajn example demonstrira funkcionalnost Interlaken IP jezgra.
Povezane informacije
Interlaken (2nd Generation) FPGA IP korisnički priručnik
2.1. Dizajn prample Behavior
Da biste testirali dizajn u hardveru, unesite sljedeće naredbe u sistemsku konzolu:

1. Izvor podešavanja file:
   % izvorample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Pokreni test:
   % run_example_design
3. Dizajn hardvera Interlaken (2. generacije) prample završava sljedeće korake:
   a. Resetuje Interlaken (2nd Generation) IP.
   b. Konfiguriše IP Interlaken (druga generacija) u internom režimu povratne petlje.
   c. Šalje tok Interlaken paketa sa unapred definisanim podacima u korisnom učitavanju na TX interfejs za prenos korisničkih podataka IP jezgra.
   d. Provjerava primljene pakete i javlja status. Provjera paketa uključena u dizajn hardvera nprample pruža sljedeće osnovne mogućnosti provjere paketa:
   • Provjerava da li je sekvenca poslanih paketa ispravna.
   • Provjerava da li se primljeni podaci poklapaju s očekivanim vrijednostima osiguravajući da su i početak paketa (SOP) i kraj paketa (EOP) usklađeni dok se podaci prenose i primaju.

2.2. Signali interfejsa
Tabela 5. Dizajn prample Interface Signals

Port Name	Smjer	širina (bitovi)	Opis
mgmt_clk	Input	1	Ulaz sistemskog sata. Frekvencija takta mora biti 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Input	2-jan	Referentni sat primopredajnika. Pokreće RX CDR PLL.

Port Name	Smjer	širina (bitovi)	Opis
			pll_ref_clk[1] je dostupan samo kada omogućite Očuvati nekorišćeno Napomena: primopredajni kanali za PAM4 parametar u E-tile PAM4 modu IP varijacije.
rx_pin	Input	Broj traka	pin za podatke prijemnika SERDES.
tx_pin	Izlaz	Broj traka	Prenesite SERDES pin podataka.
rx_pin_n	Input	Broj traka	pin za podatke prijemnika SERDES. Ovaj signal je dostupan samo u varijantama uređaja E-tile PAM4 načina rada.
tx_pin_n	Izlaz	Broj traka	Prenesite SERDES pin podataka. Ovaj signal je dostupan samo u varijantama uređaja E-tile PAM4 načina rada.
mac_clk_pll_ref	Input	1	Ovaj signal mora biti pokretan PLL-om i mora koristiti isti izvor takta koji pokreće pll_ref_clk. Ovaj signal je dostupan samo u varijantama uređaja E-tile PAM4 načina rada.
usr_pb_reset_n	Input	1	Resetovanje sistema.

Povezane informacije
Interface Signals
2.3. Registrirajte se Karta
Napomena:

• Design Exampadresa registra počinje sa 0x20** dok Interlaken IP adresa jezgra registra počinje sa 0x10**.
• Pristupni kod: RO—Samo za čitanje i RW—Čitanje/pisanje.
• Sistemska konzola čita dizajn nprample registruje i prijavljuje status testa na ekranu.

Tabela 6. Dizajn prample Registrujte mapu za Interlaken Design Example

Offset	Ime	Pristup	Opis
8'h00	Rezervirano
8'h01	Rezervirano
8'h02	Sistem PLL reset	RO	Sljedeći bitovi označavaju zahtjev za resetiranje PLL sistema i vrijednost za omogućavanje: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX traka je poravnata	RO	Označava poravnanje RX trake.
8'h04	WORD zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (bloka).

(2) Kada omogućite Očuvaj neiskorištene kanale primopredajnika za PAM4 parametar, dodaje se dodatni port referentnog takta kako bi se sačuvao neiskorišteni PAM4 slave kanal.

Offset	Ime	Pristup	Opis
8'h05	Sinhronizacija zaključana	RO	[NUM_LANES–1:0] – Sinhronizacija metaframe.
8'h06 – 8'h09	CRC32 broj grešaka	RO	Označava broj grešaka CRC32.
8'h0A	CRC24 broj grešaka	RO	Označava broj grešaka CRC24.
8'h0B	Signal prelivanja/podlivanja	RO	Sljedeći bitovi označavaju: • Bit [3] – TX signal donjeg toka • Bit [2] – TX signal prelivanja • Bit [1] – RX signal prelivanja
8'h0C	SOP count	RO	Označava broj SOP-a.
8'h0D	EOP count	RO	Označava broj EOP-a
8'h0E	Broj grešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedozvoljena kontrolna riječ • Nedozvoljeni uzorak kadriranja • Nedostaje indikator SOP ili EOP
8'h0F	send_data_mm_clk	RW	Upišite 1 u bit [0] da biste omogućili signal generatora.
8'h10	Greška u provjeri		Ukazuje na grešku kontrolora. (Greška SOP podataka, greška broja kanala i greška podataka PLD)
8'h11	Sistem PLL zaključavanje	RO	Bit [0] označava indikaciju zaključavanja PLL-a.
8'h14	TX SOP count	RO	Označava broj SOP-a generiranih od strane generatora paketa.
8'h15	TX EOP count	RO	Označava broj EOP-a generiranih od strane generatora paketa.
8'h16	Kontinuirani paket	RW	Upišite 1 u bit [0] da biste omogućili kontinuirani paket.
8'h39	Broj ECC grešaka	RO	Označava broj ECC grešaka.
8'h40	ECC ispravljeni broj grešaka	RO	Označava broj ispravljenih ECC grešaka.

Tabela 7. Dizajn prample Registrujte mapu za Interlaken Look-aside Design Example
Koristite ovu mapu registra kada generišete dizajn nprample sa uključenim parametrom Enable Interlaken Look-aside mode.

Offset	Ime	Pristup	Opis
8'h00	Rezervirano
8'h01	Resetiranje brojača	RO	Upišite 1 u bit [0] da obrišete jednak bit brojača TX i RX.
8'h02	Sistem PLL reset	RO	Sljedeći bitovi označavaju zahtjev za resetiranje PLL sistema i vrijednost za omogućavanje: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX traka je poravnata	RO	Označava poravnanje RX trake.
8'h04	WORD zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (bloka).
8'h05	Sinhronizacija zaključana	RO	[NUM_LANES–1:0] – Sinhronizacija metaframe.
8'h06 – 8'h09	CRC32 broj grešaka	RO	Označava broj grešaka CRC32.
8'h0A	CRC24 broj grešaka	RO	Označava broj grešaka CRC24.

Offset	Ime	Pristup	Opis
8'h0B	Rezervirano
8'h0C	SOP count	RO	Označava broj SOP-a.
8'h0D	EOP count	RO	Označava broj EOP-a
8'h0E	Broj grešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedozvoljena kontrolna riječ • Nedozvoljeni uzorak kadriranja • Nedostaje indikator SOP ili EOP
8'h0F	send_data_mm_clk	RW	Upišite 1 u bit [0] da biste omogućili signal generatora.
8'h10	Greška u provjeri	RO	Ukazuje na grešku kontrolora. (Greška SOP podataka, greška broja kanala i greška podataka PLD)
8'h11	Sistem PLL zaključavanje	RO	Bit [0] označava indikaciju zaključavanja PLL-a.
8'h13	Broj kašnjenja	RO	Označava broj kašnjenja.
8'h14	TX SOP count	RO	Označava broj SOP-a generiranih od strane generatora paketa.
8'h15	TX EOP count	RO	Označava broj EOP-a generiranih od strane generatora paketa.
8'h16	Kontinuirani paket	RO	Upišite 1 u bit [0] da biste omogućili kontinuirani paket.
8'h17	TX i RX brojač jednaki	RW	Označava da su TX i RX brojač jednaki.
8'h23	Omogući kašnjenje	WO	Upišite 1 u bit [0] da biste omogućili mjerenje kašnjenja.
8'h24	Latencija spremna	RO	Označava da je mjerenje kašnjenja spremno.

Interlaken (2. generacija) Intel Agilex FPGA IP dizajn Example Korisnički vodič Arhiva

Za najnoviju i prethodnu verziju ovog korisničkog vodiča, pogledajte Interlaken (2 Generacija) Intel Agilex FPGA IP Design Example Korisničko uputstvo HTML verzija. Odaberite verziju i kliknite Preuzmi. Ako IP ili verzija softvera nisu navedeni, primjenjuje se korisnički vodič za prethodnu IP adresu ili verziju softvera.
IP verzije su iste kao verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu šemu IP verzija.

Istorija revizije dokumenta za Interlaken (2. generacija) Intel Agilex FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.08.03	21.3	20.0.1	Ispravljen je OPN uređaja za Intel Agilex F-Series Transceiver-SoC razvojni komplet.
2021.10.04	21.3	20.0.1	• Dodata podrška za QuestaSim simulator. • Uklonjena podrška za NCSim simulator.
2021.02.24	20.4	20.0.1	• Dodate informacije o očuvanju neiskorištenog kanala primopredajnika za PAM4 u odjeljku: Hardware Design Example Components. • Dodan opis signala pll_ref_clk[1] u odjeljku: Signali interfejsa.
2020.12.14	20.4	20.0.0	• Ažurirano sample hardverski testni izlaz za Interlaken mod i Interlaken Look-aside mod u odjeljku Testiranje dizajna hardvera Example. • Ažurirana mapa registara za Interlaken Look-aside dizajn example u sekciji Registracija Mapa. • Dodati kriterijumi prolaznosti za uspešno testiranje hardvera u odeljku Testiranje dizajna hardvera prample.
2020.10.16	20.2	19.3.0	Ispravljena naredba za pokretanje početne kalibracije adaptacije na strani RX-a u Testiranju dizajna hardvera, prample section.
2020.06.22	20.2	19.3.0	• Dizajn example je dostupno za Interlaken Lookaside mod. • Hardversko testiranje dizajna nprample je dostupan za varijacije Intel Agilex uređaja. • Dodata slika: Blok dijagram visokog nivoa za Interlaken (2. Generacija) dizajn Example. • Ažurirani sljedeći odjeljci: – Hardverski i softverski zahtjevi – Struktura imenika • Modificirao sljedeće brojke kako bi uključio ažuriranje vezano za Interlaken Look-aside: – Slika: Interlaken (2nd Generation) Hardware Design Example High Blok dijagram nivoa za varijacije načina rada E-tile NRZ – Slika: Interlaken (2nd Generation) Hardware Design Example Blok dijagram visokog nivoa za varijacije režima E-tile PAM4 • Ažurirana slika: uređivač IP parametara. • Dodate informacije o postavkama frekvencije u aplikaciji za kontrolu sata u odjeljku Kompajliranje i konfiguriranje dizajna prample u Hardveru.

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
			• Dodani rezultati probnog rada za Interlaken Lookaside u sljedećim odjeljcima: – Simulacija dizajna prample Testbench – Testiranje dizajna hardvera, prample • Dodani su sljedeći novi signali u odjeljku Interface Signals: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Dodata registarska karta za Interlaken Look-aside dizajn example u odjeljku: Registracija Mapa.
2019.09.30	19.3	19.2.1	Uklonjen clk100. mgmt_clk služi kao referentni sat za IO PLL u sljedećem: • Slika: Interlaken (2nd Generation) Hardware Design Example Blok dijagram visokog nivoa za varijacije NRZ moda E-pločica. • Slika: Interlaken (2nd Generation) Hardware Design Example Blok dijagram visokog nivoa za varijacije načina PAM4 E-pločica.
2019.07.01	19.2	19.2	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO
9001:2015
Registrovan
Interlaken (2. generacija) Intel® Agilex™ FPGA IP dizajn Example Korisničko uputstvo

Online verzija
Pošalji povratne informacije
ID: 683800
UG-20239
Verzija: 2022.08.03

Dokumenti / Resursi

intel Interlaken (2nd Generation) Agilex FPGA IP Design Example [pdf] Korisnički priručnik Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Reference

• Uputstvo za upotrebu