Interlaken (2. Nesil) Intel ®
Agilex™ FPGA IP Tasarımı Example
Kullanıcı Kılavuzu
Hızlı Başlangıç Kılavuzu
Interlaken (2. Nesil) FPGA IP çekirdeği, bir simülasyon test tezgahı ve bir donanım tasarımı sağlar.ampderleme ve donanım testini destekleyen dosya. Eski tasarımı oluşturduğunuzdaample, parametre düzenleyici otomatik olarak oluşturur fileTasarımı donanımda simüle etmek, derlemek ve test etmek gereklidir. Eski tasarımample, Interlaken Look-aside özelliği için de mevcuttur.
Test tezgahı ve tasarım eskiampdosya, E-kare aygıtları için NRZ ve PAM4 modunu destekler. Interlaken (2. Nesil) FPGA IP çekirdeği, eski tasarımı üretirampşerit sayısı ve veri hızlarının desteklenen tüm kombinasyonları için dosyalar.
Şekil 1. Tasarım Örneği için Geliştirme Adımlarıample
Interlaken (2. Nesil) IP çekirdek tasarımı eskiample aşağıdaki özellikleri destekler:
- Dahili TX - RX seri geri döngü modu
- Sabit boyutlu paketleri otomatik olarak oluşturur
- Temel paket kontrol yetenekleri
- Yeniden test etme amacıyla tasarımı sıfırlamak için Sistem Konsolunu kullanma yeteneği
- PMA uyarlaması
Şekil 2. Interlaken (2. Nesil) Tasarım Örneği için Yüksek Düzey Blok Diyagramample
İlgili Bilgiler
- Interlaken (2. Nesil) FPGA IP Kullanım Kılavuzu
- Interlaken (2. Nesil) Intel FPGA IP Sürüm Notları
1.1. Donanım ve Yazılım Gereksinimleri
Ex'i test etmek içinamptasarım için aşağıdaki donanım ve yazılımı kullanın:
- Intel® Prime Pro Sürümü yazılım sürümü 21.3
- Sistem Konsolu
- Desteklenen simülatörler:
— Siemens* EDA ModelSim* SE veya QuestaSim*
— Özet* VCS*
— Cadence* Xcelium* - Intel Agilex® Quartus™ F-Serisi Alıcı-Verici-SoC Geliştirme Kiti (AGFB014R24A2E2V)
İlgili Bilgiler
Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu
1.2. Dizin Yapısı
Interlaken (2. Nesil) IP çekirdek tasarımı eskiample file dizinler aşağıdakileri içerir files eski tasarım içinampley.
Şekil 3. Oluşturulan Interlaken (2. Nesil) Ex'in Dizin Yapısıample Tasarım
Donanım yapılandırması, simülasyonu ve testi files yer almaktadırample_installation_dir>/uflex_ilk_0_example_design.
Tablo 1. Interlaken (2. Nesil) IP Çekirdek Donanım Tasarımı Örneğiample File Açıklamalar
Bunlar files içindeample_installation_dir>/uflex_ilk_0_example_design/ eskiample_design/quartus dizini.
| File İsimler | Tanım |
| example_design.qpf | Intel Quartus Prime projesi file. |
| example_design.qsf | Intel Quartus Prime proje ayarları file |
| example_design.sdc jtag_timing_template.sdc | Özet Tasarım Kısıtlaması file. Kendi tasarımınız için kopyalayabilir ve değiştirebilirsiniz. |
| sysconsole_testbench.tcl | Ana file Sistem Konsoluna erişmek için |
Tablo 2. Interlaken (2. Nesil) IP Çekirdek Test Cihazı File Tanım
Bu file içindeample_installation_dir>/uflex_ilk_0_example_design/ eskiample_design/rtl dizini.
| File İsim | Tanım |
| top_tb.sv | Üst düzey test tezgahı file. |
Tablo 3. nterlaken (2. Nesil) IP Çekirdek Test Bench Komut Dosyaları
Bunlar files içindeample_installation_dir>/uflex_ilk_0_example_design/ eskiample_design/testbench dizini.
| File İsim | Tanım |
| vcstest.sh | Testbench'i çalıştırmak için VCS betiği. |
| vlog_pro.do | Testbench'i çalıştırmak için ModelSim SE veya QuestaSim betiği. |
| xcelium.sh | Testbench'i çalıştırmak için Xcelium betiği. |
1.3. Donanım Tasarımı Example Bileşenleri
Eski sevgiliampDosya tasarımı, sistem ile PLL referans saatlerini ve gerekli tasarım bileşenlerini birbirine bağlar. EskiampDosya tasarımı, IP çekirdeğini dahili geri döngü modunda yapılandırır ve IP çekirdeği TX kullanıcı verisi aktarım arabiriminde paketler oluşturur. IP çekirdeği, bu paketleri alıcı-verici aracılığıyla dahili geri döngü yolunda gönderir.
IP çekirdek alıcısı, geri döngü yolundaki paketleri aldıktan sonra Interlaken paketlerini işleyerek RX kullanıcı veri aktarım arayüzüne iletir. EskiampDosya tasarımı, alınan ve iletilen paketlerin eşleştiğini kontrol eder.
donanım eskiample tasarımı harici PLL'leri içerir. Net metni inceleyebilirsiniz files'ye kadar view sampharici PLL'leri Interlaken (2. Nesil) FPGA IP'ye bağlamak için olası bir yöntemi uygulayan kod.
Interlaken (2. Nesil) donanım tasarımı eskiample aşağıdaki bileşenleri içerir:
- Interlaken (2. Nesil) FPGA IP
- Paket Oluşturucu ve Paket Denetleyici
- JTAG Sistem Konsolu ile iletişim kuran denetleyici. İstemci mantığıyla Sistem Konsolu aracılığıyla iletişim kurarsınız.
Şekil 4. Interlaken (2. Nesil) Donanım Tasarımı Örneğiample E-kiremit NRZ Modu Varyasyonları için Yüksek Düzey Blok Şeması
Interlaken (2. Nesil) donanım tasarımı eskiampBir E-döşeme PAM4 modu varyasyonlarını hedefleyen dosya, IO PLL'nin ürettiği ek bir saat mac_clkin gerektirir. Bu PLL, pll_ref_clk'yi çalıştıran aynı referans saatini kullanmalıdır.
Şekil 5. Interlaken (2. Nesil) Donanım Tasarımı Örneğiample Yüksek Seviye
E-tile PAM4 Modu Değişiklikleri için Blok Diyagramı
E-tile PAM4 modu çeşitleri için, PAM4 için Kullanılmayan alıcı-verici kanallarını koru parametresini etkinleştirdiğinizde ek bir referans saat bağlantı noktası eklenir (pll_ref_clk [1]). Bu bağlantı noktası, IP parametre düzenleyicisinde (korunan kanallar için referans saat frekansı) tanımlananla aynı frekansta çalıştırılmalıdır. PAM4 için kullanılmayan alıcı-verici kanallarını koru seçeneği isteğe bağlıdır. Bu saate atanan pin ve ilgili kısıtlamalar, tasarım oluşturmak için Intel Stratix® 10 veya Intel Agilex geliştirme kitini seçtiğinizde QSF'de görünür.
eski tasarım içinampSimülasyonda, testbench her zaman pll_ref_clk[0] ve pll_ref_clk[1] için aynı frekansı tanımlar.
İlgili Bilgiler
Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu
1.4. Tasarımın Oluşturulması
Şekil 6. Prosedür
Ex donanımını oluşturmak için bu adımları izleyin.amptasarım ve test tezgahı:
- Intel Quartus Prime Pro Edition yazılımında, File ➤ Yeni bir Intel Quartus Prime projesi oluşturmak için Yeni Proje Sihirbazı veya tıklayın File ➤ Mevcut bir Intel Quartus Prime projesini açmak için Projeyi Aç. Sihirbaz sizden bir cihaz belirtmenizi ister.
- Agilex cihaz ailesini belirtin ve tasarımınız için cihazı seçin.
- IP Katalogunda, Interlaken (2. Nesil) Intel FPGA IP'yi bulun ve çift tıklayın. Yeni IP Varyantı penceresi görünür.
- Üst düzey bir ad belirtin özel IP varyasyonunuz için. Parametre düzenleyici, IP varyasyon ayarlarını bir file adlı .ip.
- Tamam'ı tıklayın. Parametre düzenleyici görünür.
Şekil 7. ÖrampInterlaken (2. Nesil) Intel FPGA IP Parametre Düzenleyicisindeki Tasarım Sekmesi
- IP sekmesinde, IP çekirdek varyasyonunuz için parametreleri belirtin.
- E-kutu cihaz çeşitleriniz için PMA uyarlamasını kullanmayı planlıyorsanız, PMA Uyarlaması sekmesinde PMA uyarlama parametrelerini belirtin.
Bu adım isteğe bağlıdır:
• Adaptasyon yükleme yazılım IP'sini etkinleştir seçeneğini seçin.
Not: PMA uyarlaması etkinleştirildiğinde IP sekmesinde Yerel PHY Hata Ayıklama Ana Uç Noktasını (NPDME) Etkinleştir seçeneğini etkinleştirmeniz gerekir.
• PMA adaptasyonu için bir PMA adaptasyon ön ayarı seçin. Parametreyi seçin.
• Başlangıç ve sürekli adaptasyon parametrelerini yüklemek için PMA Adaptasyon Ön Yüklemesi'ne tıklayın.
• PMA yapılandırma sayısı parametresi kullanılarak birden fazla PMA yapılandırması etkinleştirildiğinde desteklenecek PMA yapılandırmalarının sayısını belirtin.
• Yüklenecek veya saklanacak bir PMA yapılandırması seçin öğesini kullanarak hangi PMA yapılandırmasının yükleneceğini veya depolanacağını seçin.
• Seçilen PMA yapılandırma ayarlarını yüklemek için Seçilen PMA yapılandırmasından uyarlamayı yükle'ye tıklayın.
PMA adaptasyon parametreleri hakkında daha fazla bilgi için E-tile Alıcı-Verici PHY Kullanım Kılavuzuna bakın. - Ex'deample Tasarım sekmesinde, testbench'i oluşturmak için Simulation seçeneğini seçin ve eski donanımı oluşturmak için Synthesis seçeneğini seçin.amptasarım.
Not: Ex'i oluşturmak için Simülasyon veya Sentez seçeneklerinden en az birini seçmelisiniz.ample Tasarım Files. - Oluşturulan HDL Formatı için yalnızca Verilog kullanılabilir.
- Hedef Geliştirme Kiti için uygun seçeneği seçin.
Not: Intel Agilex F-Serisi Alıcı-Verici SoC Geliştirme Kiti seçeneği yalnızca projeniz AGFA012 veya AGFA014 ile başlayan Intel Agilex cihaz adını belirttiğinde kullanılabilir. Geliştirme Kiti seçeneğini seçtiğinizde pin atamaları, Intel Agilex Geliştirme Kiti aygıt parça numarası AGFB014R24A2E2V'ye göre ayarlanır ve seçtiğiniz aygıttan farklı olabilir. Tasarımı farklı bir PCB üzerindeki donanım üzerinde test etmek istiyorsanız Geliştirme kiti yok seçeneğini seçin ve .qsf dosyasında uygun pin atamalarını yapın. file. - Eski Oluştur'u tıklayınampTasarım. Seçilmiş Example Tasarım Dizini penceresi görünür.
- Eski tasarımı değiştirmek istersenizampGörüntülenen varsayılanlardan dosya dizini yolu veya adı (uflex_ilk_0_example_design), yeni yola göz atın ve eski yeni tasarımı yazınample dizin adı.
- Tamam’a tıklayın.
İlgili Bilgiler
- Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu
- E-kiremit Telsiz PHY Kullanım Kılavuzu
1.5. Design Ex'in Simülasyonuamptest tezgahı
Interlaken (2. Nesil) Donanım Tasarımı Örn.ample E-kiremit NRZ Modu Varyasyonları ve Interlaken (2. Nesil) Donanım Tasarımı Ex için Üst Düzey Blokample E-kiremit PAM4 Modu Varyasyonları için Yüksek Seviye Bloğu simülasyon test tezgahının blok diyagramları.
Şekil 8. Prosedür
Testbench'i simüle etmek için şu adımları izleyin:
- Komut isteminde, testbench simülasyon dizinine geçin. dizinample_installation_dir>/exampIntel Agilex cihazları için le_design/ testbench.
- Seçtiğiniz desteklenen simülatör için simülasyon komut dosyasını çalıştırın. Betik, simülatörde testbench'i derler ve çalıştırır. Komut dosyanız, simülasyon tamamlandıktan sonra SOP ve EOP sayılarının eşleştiğini kontrol etmelidir. Simülasyonu Çalıştırmak için Adımlar tablosuna bakın.
Tablo 4. Simülasyonu Çalıştırma AdımlarıSimülatör Talimatlar ModelSim SE veya QuestaSim Komut satırına -do vlog_pro.do yazın. ModelSim GUI'sini açmadan simülasyon yapmayı tercih ediyorsanız vsim -c -do vlog_pro.do yazın. VCS Komut satırına sh vcstest.sh yazın Xcelium Komut satırına sh xcelium.sh yazın - Sonuçları analiz edin. Başarılı bir simülasyon paketleri gönderir ve alır ve "Test PASSED" (Test GEÇTİ) ifadesini görüntüler.
Ex tasarımı için test tezgahıample aşağıdaki görevleri tamamlar:
- Interlaken (2. Nesil) Intel FPGA IP'sini somutlaştırır.
- PHY durumunu yazdırır.
- Meta çerçeve senkronizasyonunu (SYNC_LOCK) ve kelime (blok) sınırlarını (WORD_LOCK) kontrol eder.
- Bireysel şeritlerin kilitlenmesini ve hizalanmasını bekler.
- Paketleri iletmeye başlar.
- Paket istatistiklerini kontrol eder:
— CRC24 hataları
— SOP'lar
— EOP'ler
AşağıdakilerampDosya çıktısı, Interlaken modunda yürütülen başarılı bir simülasyon testini gösterir:
******************************************
BİLGİ: Şeritlerin hizalanması bekleniyor.
Alıcı şeritlerin tümü hizalanmıştır ve trafiği almaya hazırdır.
*******************************************************
*******************************************************
BİLGİ: Paketleri aktarmaya başlayın
*******************************************************
*******************************************************
BİLGİ: Paket aktarımını durdurun
*******************************************************
*******************************************************
BİLGİ: Paket istatistiklerini kontrol etme
*******************************************************
Bildirilen CRC 24 hataları: 0
İletilen SOP'lar: 100
İletilen EOP'ler: 100
Alınan SOP'lar: 100
Alınan EOP'ler: 100
ECC hata sayısı: 0
*******************************************************
BİLGİ: Test BAŞARILI
*******************************************************
Not: Interlaken tasarımı eskiampdosya simülasyon testbench'i 100 paket gönderir ve 100 paket alır.
AşağıdakilerampDosya çıktısı, Interlaken Look-aside modunda yürütülen başarılı bir simülasyon testini gösterir:
TX ve RX Sayacı'nın eşit olup olmadığını kontrol edin.
——————————————————-
READ_MM: adres 4000014 = 00000001.
——————————————————-
Sayaç eşit bitinin onayını kaldırın.
——————————————————-
WRITE_MM: 4000001 adresi 00000001 değerini alır.
WRITE_MM: 4000001 adresi 00000000 değerini alır.
——————————————————-
RX_SOP SAYACI.
——————————————————-
READ_MM: adres 400000c = 0000006a.
——————————————————-
RX_EOP SAYAÇ.
READ_MM: adres 400000d = 0000006a.
——————————————————-
READ_MM: adres 4000010 = 00000000.
——————————————————-
Nihai Raporu Görüntüle.
——————————————————-
0 Algılanan Hata
0 CRC24 hatası bildirildi
106 SOP iletildi
106 EOP iletildi
106 SOP alındı
106 EOP alındı
——————————————————-
Simülasyonu Bitir
——————————————————-
TEST GEÇİLDİ
——————————————————-
Not: Paket sayısı (SOP'lar ve EOP'ler) Interlaken Lookaside tasarımında şerit başına değişir.ampsimülasyon sampçıktı.
İlgili Bilgiler
Donanım Tasarımı Örn.ample Bileşenler sayfa 6
1.6. Design Ex'i Derleme ve Yapılandırmaampdonanım dosyası
Şekil 9. Prosedür
Eski donanım üzerinde bir gösteri testi derlemek ve çalıştırmak içinample tasarım, şu adımları izleyin:
- Donanım eski olduğundan emin olunample tasarım üretimi tamamlandı.
- Intel Quartus Prime Pro Edition yazılımında Intel Quartus Prime projesini açınample_installation_dir>/example_design/quartus/ eskiample_design.qpf>.
- İşleme menüsünde Derlemeyi Başlat'a tıklayın.
- Başarılı derlemeden sonra bir .sof file belirttiğiniz dizinde mevcuttur.
Donanımı programlamak için şu adımları izleyinampIntel Agilex cihazındaki dosya tasarımı: - Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kitini ana bilgisayara bağlayın.
b. Geliştirme kitinin bir parçası olan Saat Kontrolü uygulamasını başlatın ve eski tasarım için yeni frekanslar ayarlayın.ample. Saat Kontrolü uygulamasındaki frekans ayarı aşağıdadır:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Tasarım gereksiniminize göre pll_ref_clk (1) değerine ayarlayın.
c. Araçlar menüsünde Programcı'yı tıklayın.
d. Programlayıcı'da Donanım Kurulumu'na tıklayın.
e. Bir programlama cihazı seçin.
F. Intel Quartus Prime oturumunuzun bağlanabileceği Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kitini seçin ve ekleyin.
g. Modun J olarak ayarlandığından emin olunTAG.
H. Intel Agilex cihazını seçin ve Cihaz Ekle'ye tıklayın. Programcı, kartınızdaki cihazlar arasındaki bağlantıların blok diyagramını görüntüler.
i. .sof dosyanızın olduğu satırda .sof kutusunu işaretleyin.
j. Programla/Yapılandır sütunundaki kutuyu işaretleyin.
k. Başlat'ı tıklayın.
İlgili Bilgiler
- Intel FPGA Aygıtlarını Programlama 0. sayfada
- Sistem Konsolu ile Tasarımları Analiz Etme ve Hata Ayıklama
- Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu
1.7. Donanım Tasarımı Ex'in Test Edilmesiample
Interlaken (2. Nesil) Intel FPGA IP çekirdek tasarımını derledikten sonraampDosyayı indirin ve cihazınızı yapılandırın, IP çekirdeğini ve yerleşik Yerel PHY IP çekirdek kayıtlarını programlamak için Sistem Konsolunu kullanabilirsiniz.
Sistem Konsolunu açmak ve eski donanım tasarımını test etmek için bu adımları izleyin.amptarih:
- Intel Quartus Prime Pro Edition yazılımında, Araçlar menüsünde Sistem Hata Ayıklama Araçları ➤ Sistem Konsolu'na tıklayın.
- Şuna değiştir:ample_installation_dir>eskiample_design/ hwtest dizini.
- J ile bir bağlantı açmak içinTAG usta, şu komutu yazın: source sysconsole_testbench.tcl
- Dahili seri geri döngü modunu aşağıdaki tasarımla açabilirsiniz örn.ampkomutlar:
a. stat: Genel durum bilgilerini yazdırır.
b. sys_reset: Sistemi sıfırlar.
c. loop_on: Dahili seri geri döngüyü açar.
D. run_example_design: Eski tasarımı çalıştırırampley.
Not: run_ex'ten önce loop_on komutunu çalıştırmalısınız.ample_design komutu.
run_example_design aşağıdaki komutları sırayla çalıştırır:
sys_reset->stat->gen_on->stat->gen_off.
Not: Uyarlama yükünü etkinleştir yumuşak IP seçeneğini seçtiğinizde run_example_design komutu, run_load_PMA_configuration komutunu çalıştırarak RX tarafında ilk adaptasyon kalibrasyonunu gerçekleştirir. - Dahili seri geri döngü modunu aşağıdaki tasarımla kapatabilirsiniz.ampkomut:
a. loop_off: Dahili seri geri döngüyü kapatır. - IP çekirdeğini aşağıdaki ek tasarımla programlayabilirsiniz:ampkomutlar:
a. gen_on: Paket oluşturucuyu etkinleştirir.
b. gen_off: Paket oluşturucuyu devre dışı bırakır.
c. run_test_loop: Şunun için testi çalıştırır: E-kutusu NRZ ve PAM4 varyasyonları için zamanlar.
d. clear_err: Tüm yapışkan hata bitlerini temizler.
e. set_test_mode : Testi belirli bir modda çalışacak şekilde ayarlar.
f. get_test_mode: Geçerli test modunu yazdırır.
g. set_burst_size : Veri bloğu boyutunu bayt cinsinden ayarlar.
h. get_burst_size: Patlama boyutu bilgisini yazdırır.
Başarılı test, HW_TEST:PASS mesajını yazdırır. Bir test çalıştırması için geçme kriterleri aşağıdadır:
- CRC32, CRC24 ve denetleyici için hata yok.
- İletilen SOP'ler ve EOP'ler alınanlarla eşleşmelidir.
AşağıdakilerampDosya çıktısı, Interlaken modunda başarılı bir test çalıştırmasını gösterir:
BİLGİ: BİLGİ: Paket oluşturmayı durdur
==== DURUM RAPORU ====
TXKHz : 402813
RXKHz: 402813
Frekans kilitleri: 0x0000ff
TX PLL kilidi: 0x000001
Hizala: 0x00c10f
Rx LOA'sı: 0x000000
Tx LOA: 0x000000
Kelime kilidi: 0x0000ff
senkronizasyon kilidi: 0x0000ff
CRC32 hataları : 0
CRC24 hataları : 0
Denetleyici hataları : 0
FIFO hata bayrakları: 0x000000
İletilen SOP'ler: 1087913770
İletilen EOP'ler: 1087913770
Alınan SOP'lar: 1087913770
Alınan EOP'ler: 1087913770
ECC düzeltildi : 0
ECC hatası : 0
Açılıştan bu yana 161 saniye geçti
HW_TEST : GEÇTİ
Başarılı test HW_TEST : PASS mesajını yazdırır. Bir test çalıştırması için geçme kriterleri aşağıdadır:
- CRC32, CRC24 ve denetleyici için hata yok.
- İletilen SOP'ler ve EOP'ler alınanlarla eşleşmelidir.
AşağıdakilerampDosya çıktısı, Interlaken Lookaside modunda başarılı bir test çalıştırmasını gösterir:
BİLGİ: BİLGİ: Paket oluşturmayı durdur
==== DURUM RAPORU ====
TXKHz : 402813
RXKHz: 402812
Frekans kilitleri: 0x000fff
TX PLL kilidi: 0x000001
Hizala: 0x00c10f
Rx LOA'sı: 0x000000
Tx LOA: 0x000000
kelime kilidi: 0x000fff
senkronizasyon kilidi: 0x000fff
CRC32 hataları : 0
CRC24 hataları : 0
Denetleyici hataları : 0
İletilen SOP'ler: 461
İletilen EOP'ler: 461
Alınan SOP'lar: 461
Alınan EOP'ler: 461
Açılıştan bu yana 171 saniye geçti
HW_TEST : GEÇTİ
Tasarım EskiampAçıklama
tasarım eskiample, Interlaken IP çekirdeğinin işlevlerini gösterir.
İlgili Bilgiler
Interlaken (2. Nesil) FPGA IP Kullanım Kılavuzu
2.1. Tasarım Exampdavranış
Tasarımı donanımda test etmek için Sistem Konsolunda aşağıdaki komutları yazın:
- kurulumun kaynağı file:
% kaynakample>uflex_ilk_0_example_design/eskiample_design/hwtest/sysconsole_testbench.tcl - Testi çalıştırın:
% run_example_design - Interlaken (2. Nesil) donanım tasarımı eskiample aşağıdaki adımları tamamlar:
a. Interlaken (2. Nesil) IP'yi sıfırlar.
b. Interlaken (2. Nesil) IP'yi dahili geri döngü modunda yapılandırır.
c. IP çekirdeğinin TX kullanıcı veri aktarım arayüzüne yükte önceden tanımlanmış verilerle bir Interlaken paketleri akışı gönderir.
d. Alınan paketleri kontrol eder ve durumu bildirir. Donanım tasarımına dahil edilen paket denetleyicisiample aşağıdaki temel paket kontrol yeteneklerini sağlar:
• İletilen paket sırasının doğru olup olmadığını kontrol eder.
• Veri iletilirken ve alınırken hem paket başlangıcı (SOP) hem de paket sonu (EOP) sayımlarının hizalanmasını sağlayarak alınan verilerin beklenen değerlerle eşleşip eşleşmediğini kontrol eder.
2.2. Arayüz Sinyalleri
Tablo 5. Tasarım Örn.ample Arayüz Sinyalleri
| Liman Adı | Yön | Genişlik (Bit) | Tanım |
| mgmt_clk | Giriş | 1 | Sistem saati girişi. Saat frekansı 100 MHz olmalıdır. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Giriş | 2-Ocak | Alıcı-verici referans saati. RX CDR PLL'yi çalıştırır. |
| Liman Adı | Yön | Genişlik (Bit) | Tanım |
| pll_ref_clk[1] yalnızca etkinleştirdiğinizde kullanılabilir Kullanılmayanları koru Not: PAM4 için alıcı-verici kanalları E-döşeme PAM4 modu IP varyasyonlarında parametre. |
|||
| rx_pin | Giriş | Şerit sayısı | Alıcı SERDES veri pini. |
| tx_pin | Çıktı | Şerit sayısı | SERDES veri pinini iletin. |
| rx_pin_n | Giriş | Şerit sayısı | Alıcı SERDES veri pini. Bu sinyal yalnızca E-döşeme PAM4 modu cihaz varyasyonlarında mevcuttur. |
| tx_pin_n | Çıktı | Şerit sayısı | SERDES veri pinini iletin. Bu sinyal yalnızca E-döşeme PAM4 modu cihaz varyasyonlarında mevcuttur. |
| mac_clk_pll_ref | Giriş | 1 | Bu sinyal bir PLL tarafından sürülmeli ve pll_ref_clk'yi çalıştıran aynı saat kaynağını kullanmalıdır. Bu sinyal yalnızca E-döşeme PAM4 modu cihaz varyasyonlarında mevcuttur. |
| usr_pb_reset_n | Giriş | 1 | Sistem sıfırlama. |
İlgili Bilgiler
Arayüz Sinyalleri
2.3. Haritayı Kaydedin
Not:
- Tasarım Eskiampdosya kayıt adresi 0x20** ile başlarken, Interlaken IP çekirdek kayıt adresi 0x10** ile başlar.
- Erişim kodu: RO—Salt Okunur ve RW—Oku/Yaz.
- Sistem konsolu eski tasarımı okurample, test durumunu ekranda kaydeder ve raporlar.
Tablo 6. Tasarım Örn.ampInterlaken Design Ex için Kayıt Haritasıample
| Telafi etmek | İsim | Erişim | Tanım |
| 8'h00 | Rezerve | ||
| 8'h01 | Rezerve | ||
| 8'h02 | Sistem PLL sıfırlama | RO | Aşağıdaki bitler sistem PLL sıfırlama isteğini ve etkinleştirme değerini gösterir: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | RX şeridi hizalanmış | RO | RX şerit hizalamasını gösterir. |
| 8'h04 | KELİME kilitli | RO | [NUM_LANES–1:0] – Word (blok) sınırlarının tanımlanması. |
(2) PAM4 parametresi için Kullanılmayan alıcı-verici kanallarını koru seçeneğini etkinleştirdiğinizde, kullanılmayan PAM4 bağımlı kanalını korumak için ek bir referans saat bağlantı noktası eklenir.
| Telafi etmek | İsim | Erişim | Tanım |
| 8'h05 | Senkronizasyon kilitlendi | RO | [NUM_LANES–1:0] – Meta çerçeve senkronizasyonu. |
| 8'h06 – 8'h09 | CRC32 hata sayısı | RO | CRC32 hata sayısını gösterir. |
| 8'h0A | CRC24 hata sayısı | RO | CRC24 hata sayısını gösterir. |
| 8'h0B | Taşma/Düşük akış sinyali | RO | Aşağıdaki bitler şunları gösterir: • Bit [3] – TX yetersiz akış sinyali • Bit [2] – TX taşma sinyali • Bit [1] – RX taşma sinyali |
| 8'h0C | SOP sayısı | RO | SOP sayısını gösterir. |
| 8'h0D | EOP sayısı | RO | EOP sayısını gösterir |
| 8'h0E | Hata sayısı | RO | Aşağıdaki hataların sayısını gösterir: • Şerit hizalaması kaybı • Yasa dışı kontrol sözcüğü • Yasadışı çerçeveleme modeli • Eksik SOP veya EOP göstergesi |
| 8'h0F | send_data_mm_clk | RW | Jeneratör sinyalini etkinleştirmek için bit [1]'a 0 yazın. |
| 8'h10 | Denetleyici hatası | Denetleyici hatasını gösterir. (SOP veri hatası, Kanal numarası hatası ve PLD veri hatası) | |
| 8'h11 | Sistem PLL kilidi | RO | Bit [0], PLL kilit göstergesini gösterir. |
| 8'h14 | TX SOP sayısı | RO | Paket oluşturucu tarafından üretilen SOP sayısını gösterir. |
| 8'h15 | TX EOP sayısı | RO | Paket üreteci tarafından üretilen EOP sayısını gösterir. |
| 8'h16 | sürekli paket | RW | Sürekli paketi etkinleştirmek için bit [1]'a 0 yazın. |
| 8'h39 | ECC hata sayısı | RO | ECC hatalarının sayısını gösterir. |
| 8'h40 | ECC düzeltilmiş hata sayısı | RO | Düzeltilen ECC hatalarının sayısını gösterir. |
Tablo 7. Tasarım Örn.ampInterlaken Look-aside Design Ex için Kayıt Haritasıample
Ex tasarımını oluşturduğunuzda bu kayıt haritasını kullanın.ampInterlaken Look-aside modunu etkinleştir parametresi açık olan dosya.
| Telafi etmek | İsim | Erişim | Tanım |
| 8'h00 | Rezerve | ||
| 8'h01 | Sayaç sıfırlama | RO | TX ve RX sayacı eşit biti temizlemek için [1] bitine 0 yazın. |
| 8'h02 | Sistem PLL sıfırlama | RO | Aşağıdaki bitler sistem PLL sıfırlama isteğini ve etkinleştirme değerini gösterir: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8'h03 | RX şeridi hizalanmış | RO | RX şerit hizalamasını gösterir. |
| 8'h04 | KELİME kilitli | RO | [NUM_LANES–1:0] – Word (blok) sınırlarının tanımlanması. |
| 8'h05 | Senkronizasyon kilitlendi | RO | [NUM_LANES–1:0] – Meta çerçeve senkronizasyonu. |
| 8'h06 – 8'h09 | CRC32 hata sayısı | RO | CRC32 hata sayısını gösterir. |
| 8'h0A | CRC24 hata sayısı | RO | CRC24 hata sayısını gösterir. |
| Telafi etmek | İsim | Erişim | Tanım |
| 8'h0B | Rezerve | ||
| 8'h0C | SOP sayısı | RO | SOP sayısını gösterir. |
| 8'h0D | EOP sayısı | RO | EOP sayısını gösterir |
| 8'h0E | Hata sayısı | RO | Aşağıdaki hataların sayısını gösterir: • Şerit hizalaması kaybı • Yasa dışı kontrol sözcüğü • Yasadışı çerçeveleme modeli • Eksik SOP veya EOP göstergesi |
| 8'h0F | send_data_mm_clk | RW | Jeneratör sinyalini etkinleştirmek için bit [1]'a 0 yazın. |
| 8'h10 | Denetleyici hatası | RO | Denetleyici hatasını gösterir. (SOP veri hatası, Kanal numarası hatası ve PLD veri hatası) |
| 8'h11 | Sistem PLL kilidi | RO | Bit [0], PLL kilit göstergesini gösterir. |
| 8'h13 | gecikme sayısı | RO | Gecikme sayısını gösterir. |
| 8'h14 | TX SOP sayısı | RO | Paket oluşturucu tarafından üretilen SOP sayısını gösterir. |
| 8'h15 | TX EOP sayısı | RO | Paket üreteci tarafından üretilen EOP sayısını gösterir. |
| 8'h16 | sürekli paket | RO | Sürekli paketi etkinleştirmek için bit [1]'a 0 yazın. |
| 8'h17 | TX ve RX sayacı eşittir | RW | TX ve RX sayacının eşit olduğunu gösterir. |
| 8'h23 | Gecikmeyi etkinleştir | WO | Gecikme ölçümünü etkinleştirmek için [1] bitine 0 yazın. |
| 8'h24 | Gecikme hazır | RO | Gecikme ölçümünün hazır olduğunu gösterir. |
Interlaken (2. Nesil) Intel Agilex FPGA IP Tasarım ExampKullanıcı Kılavuzu Arşivleri
Bu kullanım kılavuzunun en son ve önceki sürümleri için bkz. Interlaken (2. Nesil) Intel Agilex FPGA IP Tasarım ExampKullanıcı Kılavuzu HTML sürümü. Sürümü seçin ve İndir'e tıklayın. Bir IP veya yazılım sürümü listelenmiyorsa, önceki IP veya yazılım sürümünün kullanım kılavuzu geçerli olur.
IP sürümleri, v19.1'e kadar Intel Quartus Prime Design Suite yazılım sürümleriyle aynıdır. Intel Quartus Prime Design Suite yazılım sürümü 19.2 veya üzeri, IP çekirdeklerinin yeni bir IP sürüm şeması vardır.
Interlaken (2. Nesil) Intel Agilex FPGA IP Design Ex için Belge Revizyon GeçmişiampKullanıcı Kılavuzu
| Belge Sürümü | Intel Quartus Prime Sürümü | IP Sürümü | Değişiklikler |
| 2022.08.03 | 21.3 | 20.0.1 | Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kiti için cihaz OPN'si düzeltildi. |
| 2021.10.04 | 21.3 | 20.0.1 | • QuestaSim simülatörü için destek eklendi. • NCSim simülatörüne yönelik destek kaldırıldı. |
| 2021.02.24 | 20.4 | 20.0.1 | • Donanım Tasarımı Ex bölümüne PAM4 için kullanılmayan alıcı-verici kanalının korunması hakkında bilgi eklendiample Bileşenler. • pll_ref_clk[1] sinyal açıklaması şu bölüme eklendi: Arayüz Sinyalleri. |
| 2020.12.14 | 20.4 | 20.0.0 | • Güncellenmiş e-postalarampDonanım Tasarımını Test Etme bölümünde Interlaken modu ve Interlaken Look-aside modu için dosya donanım test çıktısıampley. • Interlaken Look-aside tasarımı için güncellenmiş kayıt haritasıampKayıt Haritası bölümündeki dosya. • Donanım Tasarımını Test Etme bölümüne başarılı bir donanım testi çalıştırması için bir geçme kriteri eklendiampley. |
| 2020.10.16 | 20.2 | 19.3.0 | Donanım Tasarımını Test Etme bölümünde RX tarafında ilk uyarlama kalibrasyonunu çalıştırma komutu düzeltildiampbölüm. |
| 2020.06.22 | 20.2 | 19.3.0 | • Eski tasarımample, Interlaken Look-side modu için kullanılabilir. • Tasarımın donanım testiample, Intel Agilex cihaz varyasyonları için kullanılabilir. • Eklenen Şekil: Interlaken (2. Nesil) Tasarım Örneği için Yüksek Düzey Blok Diyagramıampley. • Aşağıdaki bölümler güncellendi: – Donanım ve Yazılım Gereksinimleri – Dizin Yapısı • Aşağıdaki şekiller Interlaken Look-aside ile ilgili güncellemeyi içerecek şekilde değiştirildi: – Şekil: Interlaken (2. Nesil) Donanım Tasarımı Örneğiample Yüksek E-tile NRZ Modu Değişimleri için Seviye Blok Diyagramı – Şekil: Interlaken (2. Nesil) Donanım Tasarımı Örneğiample E-kiremit PAM4 Modu Varyasyonları için Yüksek Düzey Blok Şeması • Güncellenmiş Şekil: IP Parametre Düzenleyicisi. • Design Ex'in Derlenmesi ve Yapılandırılması bölümüne saat kontrol uygulamasındaki frekans ayarları hakkında bilgi eklendiampDonanım dosyası. |
| Belge Sürümü | Intel Quartus Prime Sürümü | IP Sürümü | Değişiklikler |
|
• Aşağıdaki bölümlere Interlaken Lookside için test çalıştırması çıktıları eklendi: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
clk100 kaldırıldı. mgmt_clk, aşağıda IO PLL'ye bir referans saat olarak hizmet eder: |
| 2019.07.01 | 19.2 | 19.2 | İlk sürüm. |
Intel Kurumu. Her hakkı saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin performansını Intel'in standart garantisine uygun olarak mevcut spesifikasyonlara göre garanti eder, ancak herhangi bir zamanda önceden haber vermeksizin herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, Intel tarafından yazılı olarak açıkça kabul edilmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerine, yayınlanan herhangi bir bilgiye güvenmeden ve ürün ya da hizmet siparişi vermeden önce aygıt özelliklerinin en son sürümünü edinmeleri önerilir.
*Diğer isimler ve markalar başkalarının mülkiyetinde olabilir.
ISO
9001:2015
Kayıtlı
Interlaken (2. Nesil) Intel® Agilex™ FPGA IP Tasarım ExampKullanıcı Kılavuzu
Çevrimiçi sürüm
Geri bildirim gönder
Kimlik: 683800
UG-20239
Sürüm: 2022.08.03
Belgeler / Kaynaklar
 |
intel Interlaken (2. Nesil) Agilex FPGA IP Tasarım Example [pdf] Kullanıcı Kılavuzu Interlaken 2. Nesil Agilex FPGA IP Tasarım Örneğiample, Interlaken, 2. Nesil Agilex FPGA IP Tasarım Örn.ample, Agilex FPGA IP Design Example, IP Tasarım Example |
