Interlaken (2-avlod) Intel ®
Agilex™ FPGA IP dizayni Example
Foydalanuvchi uchun qoʻllanma

Tez boshlash uchun qo'llanma

Interlaken (2-avlod) FPGA IP yadrosi simulyatsiya test stoli va apparat dizaynini taqdim etadi.ampkompilyatsiya va apparat sinovini qo'llab-quvvatlaydi. Dizaynni yaratganingizda example, parametr muharriri avtomatik ravishda yaratadi files dizaynni simulyatsiya qilish, kompilyatsiya qilish va apparatda sinab ko'rish uchun zarur. Dizayn sobiqample shuningdek, Interlaken Look-side funksiyasi uchun ham mavjud.
Test dastgohi va dizayn sobiqample E-plitka qurilmalari uchun NRZ va PAM4 rejimini qo'llab-quvvatlaydi. Interlaken (2-avlod) FPGA IP yadrosi dizaynni ishlab chiqaradiampqatorlar soni va ma'lumot uzatish tezligining barcha qo'llab-quvvatlanadigan kombinatsiyalari uchun les.

Shakl 1. Dizaynni ishlab chiqish bosqichlari Example

Interlaken (2-avlod) IP-yadrosi dizayni, masalanample quyidagi xususiyatlarni qo'llab-quvvatlaydi:

• Ichki TX dan RX ga ketma-ket orqaga qaytish rejimi
• Ruxsat etilgan o'lchamdagi paketlarni avtomatik ravishda yaratadi
• Paketlarni tekshirishning asosiy imkoniyatlari
• Qayta sinovdan o'tkazish maqsadida dizaynni qayta o'rnatish uchun tizim konsolidan foydalanish imkoniyati
• PMA moslashuvi

Shakl 2. Interlaken (2-avlod) dizayni uchun yuqori darajadagi blok diagrammasi Example

Tegishli ma'lumotlar

• Interlaken (2-avlod) FPGA IP foydalanuvchi qo'llanmasi
• Interlaken (2-avlod) Intel FPGA IP relizlar haqida eslatma

1.1. Uskuna va dasturiy ta'minotga qo'yiladigan talablar
Sobiqni sinab ko'rish uchunampdizayn uchun quyidagi apparat va dasturiy ta'minotdan foydalaning:

• Intel® Prime Pro Edition dasturiy ta'minot versiyasi 21.3
• Tizim konsoli
• Qo'llab-quvvatlanadigan simulyatorlar:
  — Siemens* EDA ModelSim* SE yoki QuestaSim*
  — Synopsys* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC ishlab chiqish to'plami (AGFB014R24A2E2V)

Tegishli ma'lumotlar
Intel Agilex F-Series Transceiver-SoC Development Kit foydalanuvchi uchun qo'llanma
1.2. Katalog tuzilmasi
Interlaken (2-avlod) IP-yadrosi dizayni, masalanample file kataloglarda quyidagi yaratilgan files dizayn uchun example.
Shakl 3. Yaratilgan Interlaken (2-avlod) katalogining tuzilishi Exampdizayn

Uskuna konfiguratsiyasi, simulyatsiya va sinov filelar joylashganample_installation_dir>/uflex_ilk_0_example_dizayn.
1-jadval. Interlaken (2-avlod) IP asosiy apparat dizayni Example File Tavsiflar
Bular filelar ichidaample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus katalogi.

File Ismlar	Tavsif
example_design.qpf	Intel Quartus Prime loyihasi file.
example_design.qsf	Intel Quartus Prime loyihasi sozlamalari file
example_design.sdc jtag_timing_template.sdc	Synopsys dizayn cheklovi file. Siz o'zingizning dizayningiz uchun nusxa ko'chirishingiz va o'zgartirishingiz mumkin.
sysconsole_testbench.tcl	Asosiy file tizim konsoliga kirish uchun

Jadval 2. Interlaken (2-avlod) IP Core Testbench File Tavsif
Bu file ichida joylashganample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl katalogi.

File Ism	Tavsif
top_tb.sv	Yuqori darajadagi sinov dastgohi file.

Jadval 3. nterlaken (2-avlod) IP Core Testbench skriptlari
Bular filelar ichidaample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench katalogi.

File Ism	Tavsif
vcstest.sh	Testbenchni ishga tushirish uchun VCS skripti.
vlog_pro.do	Testbenchni ishga tushirish uchun ModelSim SE yoki QuestaSim skripti.
xcelium.sh	Testbenchni ishga tushirish uchun Xcelium skripti.

1.3. Uskuna dizayni Example Komponentlar
sobiqample dizayn tizim va PLL mos yozuvlar soatlarini va kerakli dizayn komponentlarini bog'laydi. sobiqample dizayn IP yadrosini ichki qayta ishlash rejimida sozlaydi va IP yadrosi TX foydalanuvchi ma'lumotlar uzatish interfeysida paketlarni yaratadi. IP yadrosi ushbu paketlarni qabul qiluvchi orqali ichki orqaga qaytish yo'liga yuboradi.
IP-yadro qabul qiluvchisi qayta aylanish yo'lida paketlarni qabul qilgandan so'ng, u Interlaken paketlarini qayta ishlaydi va ularni RX foydalanuvchi ma'lumotlarini uzatish interfeysida uzatadi. sobiqample dizayn qabul qilingan va uzatilgan paketlarning mos kelishini tekshiradi.
Uskuna sobiqample dizayn tashqi PLLlarni o'z ichiga oladi. Siz aniq matnni tekshirishingiz mumkin files to view samptashqi PLL-larni Interlaken (2-avlod) FPGA IP-ga ulashning mumkin bo'lgan bir usulini amalga oshiradigan kod.
Interlaken (2-avlod) apparat dizayni, example quyidagi komponentlarni o'z ichiga oladi:

1. Interlaken (2-avlod) FPGA IP
2. Paket generatori va paket tekshiruvi
3. JTAG Tizim konsoli bilan aloqa o'rnatadigan kontroller. Siz tizim konsoli orqali mijoz mantig'i bilan bog'lanasiz.

4-rasm. Interlaken (2-avlod) apparat dizayni Example E-plitka NRZ rejimining o'zgarishi uchun yuqori darajadagi blok diagrammasi

Interlaken (2-avlod) apparat dizayni, exampE-plitka PAM4 rejimini o'zgartirishga qaratilgan le, IO PLL yaratadigan qo'shimcha mac_clkin soatini talab qiladi. Ushbu PLL pll_ref_clk ni boshqaradigan bir xil mos yozuvlar soatidan foydalanishi kerak.

5-rasm. Interlaken (2-avlod) apparat dizayni ExampYuqori daraja
E-plitka PAM4 rejimining o'zgarishi uchun blok diagrammasi

E-tile PAM4 rejimi oʻzgarishlari uchun PAM4 parametri uchun foydalanilmagan qabul qiluvchi kanallarni saqlash funksiyasini yoqsangiz, qoʻshimcha mos yozuvlar soat porti qoʻshiladi (pll_ref_clk [1]). Ushbu port IP parametr muharririda belgilangan chastotada (saqlangan kanallar uchun mos yozuvlar chastotasi) boshqarilishi kerak. PAM4 uchun foydalanilmagan qabul qiluvchi kanallarni saqlash ixtiyoriy. Dizayn yaratish uchun Intel Stratix® 10 yoki Intel Agilex ishlab chiqish to'plamini tanlaganingizda, ushbu soatga tayinlangan pin va tegishli cheklovlar QSFda ko'rinadi.
Dizayn uchun, masalanampSimulyatsiya paytida testbench har doim pll_ref_clk[0] va pll_ref_clk[1] uchun bir xil chastotani belgilaydi.
Tegishli ma'lumotlar
Intel Agilex F-Series Transceiver-SoC Development Kit foydalanuvchi uchun qo'llanma
1.4. Dizayn yaratish

6-rasm. Jarayon

Uskunani yaratish uchun quyidagi amallarni bajaringampdizayn va sinov stoli:

1. Intel Quartus Prime Pro Edition dasturida ni bosing File ➤ Yangi Intel Quartus Prime loyihasini yaratish uchun yangi loyiha ustasi yoki bosing File ➤ Mavjud Intel Quartus Prime loyihasini ochish uchun loyihani oching. Sehrgar sizga qurilmani ko'rsatishni taklif qiladi.
2. Agilex qurilmalar oilasini belgilang va dizayningiz uchun qurilmani tanlang.
3. IP-katalogida Interlaken (2-avlod) Intel FPGA IP manzilini toping va ikki marta bosing. Yangi IP varianti oynasi paydo bo'ladi.
4. Yuqori darajali nomni belgilang sizning shaxsiy IP-variantingiz uchun. Parametr muharriri IP o'zgarishi sozlamalarini a ichida saqlaydi file nomli .ip.
5. OK tugmasini bosing. Parametr muharriri paydo bo'ladi.
   7 -rasm. MasalanampInterlaken (2-avlod) Intel FPGA IP parametr muharriridagi Dizayn yorlig'i
6. IP yorlig'ida IP yadro o'zgarishi uchun parametrlarni belgilang.
7. PMA moslashuvi yorlig'ida, agar siz E-plitka qurilmangiz o'zgarishlari uchun PMA moslashuvidan foydalanishni rejalashtirmoqchi bo'lsangiz, PMA moslashuv parametrlarini belgilang.
   Bu qadam ixtiyoriy:
   • Enable Adaptation load soft IP opsiyasini tanlang.
   Eslatma: PMA moslashuvi yoqilganda, IP yorlig'ida Native PHY Debug Master Endpoint (NPDME) ni yoqishingiz kerak.
   • PMA moslashuvi uchun oldindan o'rnatilgan PMA moslashuvini tanlang Parametrni tanlang.
   • Dastlabki va doimiy moslashish parametrlarini yuklash uchun PMA Adaptation Preload tugmasini bosing.
   • Number of PMA konfiguratsiya parametri yordamida bir nechta PMA konfiguratsiyasi yoqilganda qo‘llab-quvvatlanadigan PMA konfiguratsiyalar sonini belgilang.
   • Qaysi PMA konfiguratsiyasini yuklash yoki saqlashni tanlang. Yuklash yoki saqlash uchun PMA konfiguratsiyasini tanlang.
   • Tanlangan PMA konfiguratsiya sozlamalarini yuklash uchun tanlangan PMA konfiguratsiyasidan moslashuvni yuklash tugmasini bosing.
   PMA moslashuv parametrlari haqida ko'proq ma'lumot olish uchun E-tile Transceiver PHY foydalanuvchi qo'llanmasiga qarang.
8. Ex bo'yichaamp"Dizayn" yorlig'ida test stolini yaratish uchun Simulyatsiya opsiyasini tanlang va uskunani yaratish uchun Sintez opsiyasini tanlang.ampdizayn.
   Eslatma: Ex.ni yaratish uchun Simulyatsiya yoki Sintez opsiyalaridan kamida bittasini tanlashingiz kerakampdizayn Files.
9. Yaratilgan HDL formati uchun faqat Verilog mavjud.
10. Target Development Kit uchun mos variantni tanlang.
    Eslatma: Intel Agilex F-Series Transceiver SoC Development Kit opsiyasi faqat sizning loyihangiz AGFA012 yoki AGFA014 bilan boshlanadigan Intel Agilex qurilma nomini ko'rsatsa mavjud bo'ladi. Rivojlanish to'plami opsiyasini tanlaganingizda, pin tayinlashlari Intel Agilex Development Kit qurilma qismi raqami AGFB014R24A2E2V bo'yicha o'rnatiladi va siz tanlagan qurilmangizdan farq qilishi mumkin. Agar siz dizaynni boshqa PCBda apparatda sinab ko‘rmoqchi bo‘lsangiz, “No Development kit” opsiyasini tanlang va .qsf da tegishli pin tayinlarini bajaring. file.
11. Ex Generate tugmasini bosingample Dizayn. Tanlash Example Design Directory oynasi paydo bo'ladi.
12. Agar siz dizaynni o'zgartirmoqchi bo'lsangiz, oldingiample katalog yo'li yoki nomi ko'rsatilgan standartlardan (uflex_ilk_0_example_design), yangi yo'lga o'ting va yangi dizaynni yozing example katalog nomi.
13. OK tugmasini bosing.

Tegishli ma'lumotlar

• Intel Agilex F-Series Transceiver-SoC Development Kit foydalanuvchi uchun qo'llanma
• E-tile Transceiver PHY foydalanuvchi qo'llanmasi

1.5. Dizaynni simulyatsiya qilish Example Testbench
Interlaken (2-avlod) Hardware Design Example E-plitka NRZ rejimining o'zgarishi va Interlaken (2-avlod) apparat dizayni uchun yuqori darajali blok.ample E-tile PAM4 Mode Variations uchun yuqori darajali blok simulyatsiya test dastgohining blok diagrammalari.

8-rasm. Jarayon

Test dastgohini simulyatsiya qilish uchun quyidagi amallarni bajaring:

1. Buyruqning satrida testbench simulyatsiyasi katalogiga o'ting. Katalog shundayample_installation_dir>/exampIntel Agilex qurilmalari uchun le_design/ testbench.
2. Siz tanlagan qo'llab-quvvatlanadigan simulyator uchun simulyatsiya skriptini ishga tushiring. Skript simulyatorda testbenchni kompilyatsiya qiladi va boshqaradi. Skriptingiz simulyatsiya tugagandan so'ng SOP va EOP hisoblari mos kelishini tekshirishi kerak. Simulyatsiyani ishga tushirish bosqichlari jadvaliga qarang.
   4-jadval. Simulyatsiyani ishga tushirish bosqichlari

   Simulyator	Ko'rsatmalar
   ModelSim SE yoki QuestaSim	Buyruqlar qatoriga -do vlog_pro.do yozing. Agar siz ModelSim GUI-ni ochmasdan simulyatsiya qilishni xohlasangiz, vsim -c -do vlog_pro.do yozing.
   VCS	Buyruqlar qatoriga sh vcstest.sh yozing
   Xcelium	Buyruqlar qatoriga sh xcelium.sh yozing

3. Natijalarni tahlil qiling. Muvaffaqiyatli simulyatsiya paketlarni yuboradi va qabul qiladi va “TEST PASSED” xabarini ko'rsatadi.

Dizayn uchun sinov stoli sobiqample quyidagi vazifalarni bajaradi:

• Interlaken (2-avlod) Intel FPGA IP-ni ishga tushiradi.
• PHY holatini chop etadi.
• Metafram sinxronizatsiyasini (SYNC_LOCK) va so'z (blok) chegaralarini (WORD_LOCK) tekshiradi.
• Alohida bo'laklarning qulflanishi va hizalanishini kutadi.
• Paketlarni uzatishni boshlaydi.
• Paket statistikasini tekshiradi:
  - CRC24 xatolar
  - SOPlar
  - EOPlar

Quyidagi sample chiqishi Interlaken rejimida muvaffaqiyatli simulyatsiya sinovini ko'rsatadi:
*********************************************
MA'LUMOT: Yo'laklarning tekislanishi kutilmoqda.
Barcha qabul qiluvchi yo'laklar tekislangan va trafikni qabul qilishga tayyor.
********************************************************
********************************************************
INFO: Paketlarni uzatishni boshlang
********************************************************
********************************************************
MA'LUMOT: Paketlarni uzatishni to'xtating
********************************************************
********************************************************
INFO: Paketlar statistikasini tekshirish
********************************************************
CRC 24 xatolari haqida xabar berildi: 0
O'tkazilgan SOPlar: 100
O'tkazilgan EOP: 100
Qabul qilingan SOP: 100
Qabul qilingan EOP: 100
ECC xatolar soni: 0
********************************************************
MA'LUMOT: Sinovdan O'TGAN
********************************************************
Eslatma: Interlaken dizayni sobiqample simulation testbench 100 ta paketni yuboradi va 100 ta paketni oladi.
Quyidagi sample chiqishi Interlaken Look-sides rejimida muvaffaqiyatli simulyatsiya sinovini ko'rsatadi:
TX va RX Counter teng yoki yo'qligini tekshiring.
————————————————————
READ_MM: manzil 4000014 = 00000001.
————————————————————
De-assert Counter teng bit.
————————————————————
WRITE_MM: 4000001 manzili 00000001ni oladi.
WRITE_MM: 4000001 manzili 00000000ni oladi.
————————————————————
RX_SOP COUNTER.
————————————————————
READ_MM: manzil 400000c = 0000006a.
————————————————————
RX_EOP COUNTER.
READ_MM: manzil 400000d = 0000006a.
————————————————————
READ_MM: manzil 4000010 = 00000000.
————————————————————
Yakuniy hisobotni ko'rsatish.
————————————————————
0 Aniqlangan xato
0 CRC24 xatosi haqida xabar berildi
106 ta SOP uzatildi
106 ta EOP uzatildi
106 ta SOP qabul qilindi
106 EOP qabul qilindi
————————————————————
Simulyatsiyani tugatish
————————————————————
TEST O'TDI
————————————————————
Eslatma: Interlaken Lookaside dizaynida paketlar soni (SOP va EOP) har bir qatorda farq qiladi.ample simulyatsiya sample chiqish.
Tegishli ma'lumotlar
Uskuna dizayni Example Komponentlar 6-sahifada
1.6. Dizaynni kompilyatsiya qilish va sozlash ExampUskunada

9-rasm. Jarayon

Uskunada ko'rgazma testini kompilyatsiya qilish va ishga tushirish uchunampdizayn uchun quyidagi amallarni bajaring:

1. Uskunaning mavjudligiga ishonch hosil qilingampdizayn yaratish tugallandi.
2. Intel Quartus Prime Pro Edition dasturida Intel Quartus Prime loyihasini ochingample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Qayta ishlash menyusida Kompilyatsiyani boshlash-ni bosing.
4. Muvaffaqiyatli kompilyatsiyadan so'ng, a .sof file belgilangan katalogingizda mavjud.
   Uskunani dasturlash uchun quyidagi amallarni bajaringampIntel Agilex qurilmasida dizayn:
5. Intel Agilex F-Series Transceiver-SoC Development Kit-ni asosiy kompyuterga ulang.
   b. Ishlab chiqish to'plamining bir qismi bo'lgan Clock Control ilovasini ishga tushiring va eski dizayn uchun yangi chastotalarni o'rnating.ample. Quyida Clock Control ilovasida chastota sozlamalari keltirilgan:
   • Si5338 (U37), CLK1- 100 MGts
   • Si5338 (U36), CLK2- 153.6 MGts
   • Si549 (Y2), OUT- Dizayn talabingiz bo'yicha pll_ref_clk (1) qiymatini o'rnating.
   c. Asboblar menyusida Dasturchi-ni bosing.
   d. Dasturchi oynasida Hardware Setup-ni bosing.
   e. Dasturlash qurilmasini tanlang.
   f. Intel Quartus Prime seansingiz ulanishi mumkin bo'lgan Intel Agilex F-Series Transceiver-SoC Development Kit-ni tanlang va qo'shing.
   g. Mode J ga o'rnatilganligiga ishonch hosil qilingTAG.
   h. Intel Agilex qurilmasini tanlang va Device qo'shish-ni bosing. Dasturchi sizning platangizdagi qurilmalar orasidagi ulanishlarning blok diagrammasini ko'rsatadi.
   i. .sof bilan qatorda .sof uchun katakchani belgilang.
   j. Dastur/Sozlash ustunidagi katakchani belgilang.
   k. Start tugmasini bosing.

Tegishli ma'lumotlar

• Intel FPGA qurilmalarini dasturlash 0-sahifada
• Tizim konsoli yordamida dizaynlarni tahlil qilish va disk raskadrovka qilish
• Intel Agilex F-Series Transceiver-SoC Development Kit foydalanuvchi uchun qo'llanma

1.7. Uskuna dizaynini sinovdan o'tkazish Example
Interlaken (2-avlod) Intel FPGA IP yadro dizaynini tuzganingizdan so'ng, exampQurilmangizni sozlang va tizim konsolidan IP yadrosi va uning o‘rnatilgan Native PHY IP yadro registrlarini dasturlash uchun foydalanishingiz mumkin.
Tizim konsolini ochish va apparat dizaynini sinab ko'rish uchun quyidagi amallarni bajaringampga:

1. Intel Quartus Prime Pro Edition dasturida Asboblar menyusida Tizim disk raskadrovka vositalari ➤ Tizim konsoli-ni bosing.
2. ga o'zgartiringample_installation_dir>masalanample_design/ hwtest katalogi.
3. J.ga ulanishni ochish uchunTAG master, quyidagi buyruqni kiriting: source sysconsole_testbench.tcl
4. Quyidagi dizayn bilan ichki ketma-ket orqaga qaytish rejimini yoqishingiz mumkinampbuyruqlar:
   a. stat: Umumiy holat ma'lumotlarini chop etadi.
   b. sys_reset: tizimni qayta tiklaydi.
   c. loop_on: Ichki ketma-ket orqaga qaytishni yoqadi.
   d. run_example_design: Eski dizaynni ishga tushiradiample.
   Eslatma: run_ex dan oldin loop_on buyrug'ini bajarishingiz kerakample_design buyrug'i.
   run_example_design quyidagi buyruqlarni ketma-ketlikda bajaradi:
   sys_reset->stat->gen_on->stat->gen_off.
   Eslatma: Moslashuv yukini yumshoq IP-ni yoqish opsiyasini tanlaganingizda, run_example_design buyrug'i run_load_PMA_configuration buyrug'ini ishga tushirish orqali RX tomonida dastlabki moslashuv kalibrlashni amalga oshiradi.
5. Quyidagi dizayn bilan ichki ketma-ket orqaga qaytish rejimini o'chirib qo'yishingiz mumkinampbuyruq:
   a. loop_off: Ichki ketma-ket aylanishni o'chiradi.
6. Siz IP yadrosini quyidagi qo'shimcha dizayn bilan dasturlashingiz mumkin exampbuyruqlar:
   a. gen_on: Paket generatorini yoqadi.
   b. gen_off: Paket generatorini o'chiradi.
   c. run_test_loop: testni ishga tushiradi E-plitka NRZ va PAM4 o'zgarishlari uchun vaqt.
   d. clear_err: Barcha yopishqoq xato bitlarini tozalaydi.
   e. sinov_rejimini sozlash : Muayyan rejimda ishlash uchun testni sozlaydi.
   f. get_test_mode: Joriy test rejimini chop etadi.
   g. o'rnatish_burst_size : baytlarda portlash hajmini o'rnatadi.
   h. get_burst_size: portlash hajmi haqidagi ma'lumotlarni chop etadi.

Muvaffaqiyatli sinov HW_TEST:PASS xabarini chop etadi. Quyida test sinovidan o'tish mezonlari keltirilgan:

• CRC32, CRC24 va tekshiruvchi uchun xatolik yo'q.
• O'tkazilgan SOP va EOP qabul qilingan bilan mos kelishi kerak.

Quyidagi sample chiqish Interlaken rejimida muvaffaqiyatli sinov ishini ko'rsatadi:
INFO: INFO: Paketlarni yaratishni to'xtating
==== STATUS HESOBOT ====
TX KHz: 402813
RX KHz: 402813
Chastotali blokirovkalar: 0x0000ff
TX PLL blokirovkasi: 0x000001
Hizalash: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
so'z blokirovkasi: 0x0000ff
sinxronlash blokirovkasi: 0x0000ff
CRC32 xatolari: 0
CRC24 xatolari: 0
Tekshiruvchi xatolar: 0
FIFO xatosi belgilari: 0x000000
Yuborilgan SOPlar: 1087913770
O'tkazilgan EOPlar: 1087913770
Qabul qilingan SOPlar: 1087913770
Qabul qilingan EOPlar: 1087913770
ECC tuzatildi: 0
ECC xatosi: 0
Quvvat yoqilgandan beri 161 soniya o'tdi
HW_TEST: O'TGAN
Muvaffaqiyatli sinov HW_TEST : PASS xabarini chop etadi. Quyida test sinovidan o'tish mezonlari keltirilgan:

• CRC32, CRC24 va tekshiruvchi uchun xatolik yo'q.
• O'tkazilgan SOP va EOP qabul qilingan bilan mos kelishi kerak.

Quyidagi sample chiqish Interlaken Lookaside rejimida muvaffaqiyatli sinov ishini ko'rsatadi:
INFO: INFO: Paketlarni yaratishni to'xtating
==== STATUS HESOBOT ====
TX KHz: 402813
RX KHz: 402812
Chastotali blokirovkalar: 0x000fff
TX PLL blokirovkasi: 0x000001
Hizalash: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
so'z blokirovkasi: 0x000fff
sinxronlash blokirovkasi: 0x000fff
CRC32 xatolari: 0
CRC24 xatolari: 0
Tekshiruvchi xatolar: 0
Yuborilgan SOPlar: 461
O'tkazilgan EOPlar: 461
Qabul qilingan SOPlar: 461
Qabul qilingan EOPlar: 461
Quvvat yoqilgandan beri 171 soniya o'tdi
HW_TEST: O'TGAN

Dizayn Example Tavsif

Dizayn sobiqample Interlaken IP yadrosining funksiyalarini namoyish etadi.
Tegishli ma'lumotlar
Interlaken (2-avlod) FPGA IP foydalanuvchi qo'llanmasi
2.1. Dizayn Example Behavior
Dizaynni apparatda sinab ko'rish uchun tizim konsolida quyidagi buyruqlarni kiriting:

1. O'rnatish manbasi file:
   % manbaample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Sinovni bajaring:
   % run_example_dizayn
3. Interlaken (2-avlod) apparat dizayni, example quyidagi bosqichlarni bajaradi:
   a. Interlaken (2-avlod) IP-ni tiklaydi.
   b. Interlaken (2-avlod) IP-ni ichki orqaga qaytarish rejimida sozlaydi.
   c. IP yadrosining TX foydalanuvchi ma'lumotlarini uzatish interfeysiga foydali yukda oldindan belgilangan ma'lumotlarga ega Interlaken paketlari oqimini yuboradi.
   d. Qabul qilingan paketlarni tekshiradi va holati haqida xabar beradi. Uskuna dizayniga kiritilgan paket tekshiruvi example quyidagi asosiy paketlarni tekshirish imkoniyatlarini taqdim etadi:
   • Uzatilgan paketlar ketma-ketligi to'g'riligini tekshiradi.
   • Ma'lumot uzatilayotgan va qabul qilinayotganda paket boshlanishi (SOP) va paket oxiri (EOP) hisoblari mos kelishini ta'minlash orqali qabul qilingan ma'lumotlar kutilgan qiymatlarga mos kelishini tekshiradi.

2.2. Interfeys signallari
Jadval 5. Dizayn Example Interfeys signallari

Port nomi	Yo'nalish	Kenglik (bit)	Tavsif
mgmt_clk	Kirish	1	Tizim soatini kiritish. Soat chastotasi 100 MGts bo'lishi kerak.
pll_ref_clk /pll_ref_clk[1:0] (2)	Kirish	2-yanvar	Transceiver mos yozuvlar soati. RX CDR PLL ni boshqaradi.

Port nomi	Yo'nalish	Kenglik (bit)	Tavsif
			pll_ref_clk[1] faqat siz yoqilganda mavjud Ishlatilmagan holda saqlang Eslatma: PAM4 uchun qabul qiluvchi kanallar E-plitka PAM4 rejimidagi parametr IP o'zgarishlari.
rx_pin	Kirish	Bo'laklar soni	Qabul qiluvchining SERDES ma'lumotlar pin.
tx_pin	Chiqish	Bo'laklar soni	SERDES ma'lumotlar pinini uzatish.
rx_pin_n	Kirish	Bo'laklar soni	Qabul qiluvchining SERDES ma'lumotlar pin. Bu signal faqat E-tile PAM4 rejimidagi qurilma o'zgarishlarida mavjud.
tx_pin_n	Chiqish	Bo'laklar soni	SERDES ma'lumotlar pinini uzatish. Bu signal faqat E-tile PAM4 rejimidagi qurilma o'zgarishlarida mavjud.
mac_clk_pll_ref	Kirish	1	Ushbu signal PLL tomonidan boshqarilishi kerak va pll_ref_clk ni boshqaradigan bir xil soat manbasidan foydalanishi kerak. Bu signal faqat E-tile PAM4 rejimidagi qurilma o'zgarishlarida mavjud.
usr_pb_reset_n	Kirish	1	Tizimni tiklash.

Tegishli ma'lumotlar
Interfeys signallari
2.3. Ro'yxatdan o'tish xaritasi
Eslatma:

• Dizayn Example registr manzili 0x20** bilan boshlanadi, Interlaken IP asosiy registr manzili esa 0x10** bilan boshlanadi.
• Kirish kodi: RO—Faqat oʻqish va RW—Oʻqish/Yozish.
• Tizim konsoli eski dizaynni o'qiydiample ro'yxatdan o'tkazadi va ekranda test holati haqida xabar beradi.

Jadval 6. Dizayn Example Ro'yxatdan o'tish xaritasi Interlaken Design Example

Ofset	Ism	Kirish	Tavsif
8:00	Zaxiralangan
8:01	Zaxiralangan
8:02	Tizim PLL qayta o'rnatildi	RO	Quyidagi bitlar tizimning PLL sozlamalarini tiklash so'rovini va qiymatini yoqishni ko'rsatadi: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	RX qatori tekislangan	RO	RX chizig'ining hizalanishini ko'rsatadi.
8:04	WORD qulflangan	RO	[NUM_LANES–1:0] – So‘z (blok) chegaralarini aniqlash.

(2) PAM4 parametri uchun foydalanilmagan qabul qiluvchi kanallarni saqlash funksiyasini yoqsangiz, foydalanilmagan PAM4 qul kanalini saqlab qolish uchun qo'shimcha mos yozuvlar soat porti qo'shiladi.

Ofset	Ism	Kirish	Tavsif
8:05	Sinxronlash qulflangan	RO	[NUM_LANES–1:0] – Metaframe sinxronizatsiyasi.
8:06 - 8:09	CRC32 xatolar soni	RO	CRC32 xatolik sonini bildiradi.
8'h0A	CRC24 xatolar soni	RO	CRC24 xatolik sonini bildiradi.
8'h0B	Haddan tashqari oqim signali	RO	Quyidagi bitlar quyidagilarni bildiradi: • Bit [3] – TX past oqim signali • Bit [2] – TX to‘lib ketish signali • Bit [1] – RX toshib ketish signali
8'h0C	SOP soni	RO	SOP sonini bildiradi.
8'h0D	EOP soni	RO	EOP sonini bildiradi
8'h0E	Xatolar soni	RO	Quyidagi xatolar sonini ko'rsatadi: • Chiziqlarni tekislashning yo'qolishi • Noqonuniy nazorat so'zi • Noqonuniy ramka naqshlari • SOP yoki EOP ko'rsatkichi yo'q
8'h0F	send_data_mm_clk	RW	Jeneratör signalini yoqish uchun 1 dan bitgacha [0] ga yozing.
8:10	Tekshiruvchi xato		Tekshirish xatosini ko'rsatadi. (SOP ma'lumotlar xatosi, kanal raqami xatosi va PLD ma'lumotlar xatosi)
8:11	Tizim PLL blokirovkasi	RO	Bit [0] PLL blokirovkasini bildiradi.
8:14	TX SOP soni	RO	Paket generatori tomonidan yaratilgan SOP sonini ko'rsatadi.
8:15	TX EOP soni	RO	Paket generatori tomonidan yaratilgan EOP sonini ko'rsatadi.
8:16	Uzluksiz paket	RW	Uzluksiz paketni yoqish uchun 1 dan bitgacha [0] ga yozing.
8:39	ECC xatolar soni	RO	ECC xatolar sonini ko'rsatadi.
8:40	ECC tuzatilgan xatolar soni	RO	Tuzatilgan ECC xatolar sonini ko'rsatadi.

Jadval 7. Dizayn Example Register Map for Interlaken Look-side Design Example
Eski dizaynni yaratishda ushbu registr xaritasidan foydalaningample Enable Interlaken Look-sidere rejimi parametri yoqilgan.

Ofset	Ism	Kirish	Tavsif
8:00	Zaxiralangan
8:01	Hisoblagichni tiklash	RO	TX va RX hisoblagichlarini teng bitni tozalash uchun 1 dan bitgacha [0] ga yozing.
8:02	Tizim PLL qayta o'rnatildi	RO	Quyidagi bitlar tizimning PLL sozlamalarini tiklash so'rovini va qiymatini yoqishni ko'rsatadi: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	RX qatori tekislangan	RO	RX chizig'ining hizalanishini ko'rsatadi.
8:04	WORD qulflangan	RO	[NUM_LANES–1:0] – So‘z (blok) chegaralarini aniqlash.
8:05	Sinxronlash qulflangan	RO	[NUM_LANES–1:0] – Metaframe sinxronizatsiyasi.
8:06 - 8:09	CRC32 xatolar soni	RO	CRC32 xatolik sonini bildiradi.
8'h0A	CRC24 xatolar soni	RO	CRC24 xatolik sonini bildiradi.

Ofset	Ism	Kirish	Tavsif
8'h0B	Zaxiralangan
8'h0C	SOP soni	RO	SOP sonini bildiradi.
8'h0D	EOP soni	RO	EOP sonini bildiradi
8'h0E	Xatolar soni	RO	Quyidagi xatolar sonini ko'rsatadi: • Chiziqlarni tekislashning yo'qolishi • Noqonuniy nazorat so'zi • Noqonuniy ramka naqshlari • SOP yoki EOP ko'rsatkichi yo'q
8'h0F	send_data_mm_clk	RW	Jeneratör signalini yoqish uchun 1 dan bitgacha [0] ga yozing.
8:10	Tekshiruvchi xato	RO	Tekshirish xatosini ko'rsatadi. (SOP ma'lumotlar xatosi, kanal raqami xatosi va PLD ma'lumotlar xatosi)
8:11	Tizim PLL blokirovkasi	RO	Bit [0] PLL blokirovkasini bildiradi.
8:13	Kechikish vaqti	RO	Kechikishlar sonini bildiradi.
8:14	TX SOP soni	RO	Paket generatori tomonidan yaratilgan SOP sonini ko'rsatadi.
8:15	TX EOP soni	RO	Paket generatori tomonidan yaratilgan EOP sonini ko'rsatadi.
8:16	Uzluksiz paket	RO	Uzluksiz paketni yoqish uchun 1 dan bitgacha [0] ga yozing.
8:17	TX va RX hisoblagichlari teng	RW	TX va RX hisoblagichlari teng ekanligini bildiradi.
8:23	Kechikishni yoqish	WO	Kechikishni o'lchashni yoqish uchun 1 dan bitgacha [0] ga yozing.
8:24	Kechikish tayyor	RO	Kechikish o'lchovi tayyorligini bildiradi.

Interlaken (2-avlod) Intel Agilex FPGA IP Design ExampFoydalanuvchi uchun qo'llanma arxivlari

Ushbu foydalanuvchi qo'llanmasining so'nggi va oldingi versiyalari uchun qarang Interlaken (2 Avlod) Intel Agilex FPGA IP Design ExampFoydalanuvchi uchun qo'llanma HTML versiyasi. Versiyani tanlang va Yuklab olish tugmasini bosing. Agar IP yoki dasturiy ta'minot versiyasi ro'yxatda bo'lmasa, avvalgi IP yoki dasturiy ta'minot versiyasi uchun foydalanuvchi qo'llanmasi qo'llaniladi.
IP versiyalari Intel Quartus Prime Design Suite dasturiy ta'minotining v19.1 gacha bo'lgan versiyalari bilan bir xil. Intel Quartus Prime Design Suite dasturiy ta'minotining 19.2 yoki undan keyingi versiyalaridan boshlab, IP yadrolari yangi IP-versiyalash sxemasiga ega.

Interlaken (2-avlod) Intel Agilex FPGA IP dizayni uchun hujjatlarni qayta ko'rib chiqish tarixi ExampFoydalanuvchi uchun qo'llanma

Hujjat versiyasi	Intel Quartus Prime versiyasi	IP versiyasi	O'zgarishlar
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC Development Kit uchun OPN qurilmasi tuzatildi.
2021.10.04	21.3	20.0.1	• QuestaSim simulyatorini qo‘llab-quvvatlash qo‘shildi. • NCSim simulyatori uchun yordam olib tashlandi.
2021.02.24	20.4	20.0.1	• PAM4 uchun foydalanilmagan qabul qiluvchi kanalni saqlab qolish haqida ma'lumot qo'shildi: Hardware Design Ex bo'limiample Komponentlar. • Pll_ref_clk[1] signal tavsifi bo'limiga qo'shildi: Interfeys signallari.
2020.12.14	20.4	20.0.0	• Yangilangan sampInterlaken rejimi va Interlaken chetga qarash rejimi uchun apparat sinovi natijasi, Uskuna dizaynini sinab ko'rish Ex bo'limidaample. • Interlaken uchun yangilangan registr xaritasi Look-side dizayn exampRo'yxatdan o'tish xaritasi bo'limida. • Uskuna dizaynini sinovdan o'tkazish Ex bo'limida apparat sinovini muvaffaqiyatli o'tkazish uchun o'tish mezonlari qo'shildiample.
2020.10.16	20.2	19.3.0	Uskuna dizaynini sinovdan o'tkazish Example bo'limi.
2020.06.22	20.2	19.3.0	• Dizayn oldingiample Interlaken chetga qarash rejimi uchun mavjud. • Dizaynning apparat sinovi example Intel Agilex qurilma o'zgarishlari uchun mavjud. • Qo'shilgan rasm: Interlaken (2-avlod) dizayni uchun yuqori darajadagi blok diagrammasi Example. • Quyidagi bo'limlar yangilandi: - Uskuna va dasturiy ta'minotga qo'yiladigan talablar - Katalog tuzilmasi • Interlaken Look-side-ga tegishli yangilanishni kiritish uchun quyidagi raqamlar o'zgartirildi: – Rasm: Interlaken (2-avlod) Hardware Design Example Oliy Elektron plitka NRZ rejimining o'zgarishi uchun daraja blok diagrammasi – Rasm: Interlaken (2-avlod) Hardware Design Example Elektron PAM4 rejimining o'zgarishi uchun yuqori darajadagi blok diagrammasi • Yangilangan rasm: IP parametr muharriri. • Dizaynni kompilyatsiya qilish va sozlash bo'limida soatni boshqarish ilovasiga chastota sozlamalari haqida ma'lumot qo'shilgan ExampUskunada.

Hujjat versiyasi	Intel Quartus Prime versiyasi	IP versiyasi	O'zgarishlar
			• Quyidagi bo'limlarda Interlaken Lookside uchun sinov natijalari qo'shildi: – Dizaynni taqlid qilish Example Testbench - Uskuna dizaynini sinovdan o'tkazish Example • Interfeys signallari bo'limiga quyidagi yangi signallar qo'shildi: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Interlaken Look-side dizayn uchun qo'shilgan registr xaritasi example bo'limida: Ro'yxatdan o'tish xaritasi.
2019.09.30	19.3	19.2.1	Clk100 olib tashlandi. mgmt_clk quyidagi hollarda IO PLL ga mos yozuvlar soati sifatida xizmat qiladi: • Rasm: Interlaken (2-avlod) Hardware Design Example E-plitka NRZ rejimining o'zgarishi uchun yuqori darajadagi blok diagrammasi. • Rasm: Interlaken (2-avlod) Hardware Design Example E-plitka PAM4 rejimining o'zgarishi uchun yuqori darajadagi blok diagrammasi.
2019.07.01	19.2	19.2	Dastlabki nashr.

Intel korporatsiyasi. Barcha huquqlar himoyalangan. Intel, Intel logotipi va boshqa Intel belgilari Intel korporatsiyasi yoki uning sho'ba korxonalarining savdo belgilaridir. Intel o'zining FPGA va yarimo'tkazgich mahsulotlarining Intel standart kafolatiga muvofiq joriy spetsifikatsiyalarga muvofiq ishlashiga kafolat beradi, lekin istalgan vaqtda ogohlantirmasdan istalgan mahsulot va xizmatlarga o'zgartirish kiritish huquqini o'zida saqlab qoladi. Intel tomonidan yozma ravishda kelishilgan hollar bundan mustasno, bu erda tasvirlangan har qanday ma'lumot, mahsulot yoki xizmatdan foydalanish yoki qo'llash natijasida kelib chiqadigan hech qanday javobgarlik yoki javobgarlikni o'z zimmasiga olmaydi. Intel mijozlariga har qanday nashr etilgan ma'lumotlarga tayanishdan va mahsulot yoki xizmatlarga buyurtma berishdan oldin qurilma texnik xususiyatlarining so'nggi versiyasini olish tavsiya etiladi.
*Boshqa nomlar va brendlar boshqalarning mulki sifatida da'vo qilinishi mumkin.
ISO
9001:2015
Roʻyxatdan oʻtgan
Interlaken (2-avlod) Intel® Agilex™ FPGA IP dizayni ExampFoydalanuvchi uchun qo'llanma

Onlayn versiya
Fikr-mulohaza yuborish
ID: 683800
UG-20239
Versiya: 2022.08.03

Hujjatlar / manbalar

intel Interlaken (2-avlod) Agilex FPGA IP dizayni Example [pdf] Foydalanuvchi uchun qoʻllanma Interlaken 2-avlod Agilex FPGA IP dizayni Example, Interlaken, 2-avlod Agilex FPGA IP dizayni Example, Agilex FPGA IP Design Example, IP Design Example

Ma'lumotnomalar

• Foydalanuvchi uchun qo'llanma