इंटरलेकन (दूसरी पीढ़ी) इंटेल ®
एजाइलेक्स™ FPGA आईपी डिजाइन एक्सample
उपयोगकर्ता गाइड

तुरत प्रारम्भ निर्देशिका

इंटरलेकन (दूसरी पीढ़ी) FPGA आईपी कोर एक सिमुलेशन टेस्टबेंच और एक हार्डवेयर डिज़ाइन अनुभव प्रदान करता हैample जो संकलन और हार्डवेयर परीक्षण का समर्थन करता है। जब आप डिज़ाइन पूर्व उत्पन्न करते हैंampले, पैरामीटर संपादक स्वचालित रूप से बनाता है fileहार्डवेयर में डिज़ाइन का अनुकरण, संकलन और परीक्षण करना आवश्यक है। डिज़ाइन का उपयोगample इंटरलेकन लुक-साइड सुविधा के लिए भी उपलब्ध है।
टेस्टबेंच और डिजाइन पूर्वampयह ई-टाइल डिवाइस के लिए NRZ और PAM4 मोड का समर्थन करता है। इंटरलेकन (दूसरी पीढ़ी) FPGA IP कोर डिज़ाइन अनुभव उत्पन्न करता हैampलेनों की संख्या और डेटा दरों के सभी समर्थित संयोजनों के लिए लेस।

चित्रा 1. डिजाइन पूर्व के लिए विकास कदमample

इंटरलेकन (दूसरी पीढ़ी) आईपी कोर डिजाइनampले निम्नलिखित सुविधाओं का समर्थन करता है:

• आंतरिक TX से RX सीरियल लूपबैक मोड
• स्वचालित रूप से निश्चित आकार के पैकेट उत्पन्न करता है
• बुनियादी पैकेट जाँच क्षमताएँ
• पुन: परीक्षण उद्देश्य के लिए डिज़ाइन को रीसेट करने के लिए सिस्टम कंसोल का उपयोग करने की क्षमता
• पीएमए अनुकूलन

चित्र 2. इंटरलेकन (दूसरी पीढ़ी) डिज़ाइन उदाहरण के लिए उच्च-स्तरीय ब्लॉक आरेखample

संबंधित जानकारी

• इंटरलेकन (दूसरी पीढ़ी) एफपीजीए आईपी यूजर गाइड
• इंटरलेकन (दूसरी पीढ़ी) इंटेल FPGA IP रिलीज़ नोट्स

1.1। हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ
पूर्व का परीक्षण करने के लिएampले डिजाइन, निम्नलिखित हार्डवेयर और सॉफ्टवेयर का उपयोग करें:

• इंटेल® प्राइम प्रो संस्करण सॉफ्टवेयर संस्करण 21.3
• सिस्टम कंसोल
• समर्थित सिमुलेटर:
  — सीमेंस* ईडीए मॉडलसिम* एसई या क्वेस्टासिम*
  - सिनॉप्सिस* वीसीएस*
  — कैडेंस* एक्ससेलियम*
• इंटेल एजिलेक्स® क्वार्टस™ एफ-सीरीज ट्रांसीवर-एसओसी डेवलपमेंट किट (AGFB014R24A2E2V)

संबंधित जानकारी
इंटेल एजिलेक्स एफ-सीरीज ट्रांसीवर-एसओसी डेवलपमेंट किट उपयोगकर्ता गाइड
1.2. निर्देशिका संरचना
इंटरलेकन (दूसरी पीढ़ी) आईपी कोर डिजाइनample file निर्देशिकाओं में निम्नलिखित उत्पन्न होते हैं fileडिजाइन पूर्व के लिए एसampले.
चित्र 3. उत्पन्न इंटरलेकन (दूसरी पीढ़ी) एक्स की निर्देशिका संरचनाampले डिजाइन

हार्डवेयर कॉन्फ़िगरेशन, सिमुलेशन और परीक्षण files में स्थित हैंample_installation_dir>/uflex_ilk_0_exampले_डिजाइन।
तालिका 1. इंटरलेकन (दूसरी पीढ़ी) आईपी कोर हार्डवेयर डिज़ाइन उदाहरणample File विवरण
इन fileएस में हैंample_installation_dir>/uflex_ilk_0_exampले_डिजाइन / पूर्वample_design/quartus निर्देशिका.

File नाम	विवरण
exampले_डिज़ाइन.qpf	इंटेल क्वार्टस प्राइम प्रोजेक्ट file.
exampले_डिज़ाइन.qsf	इंटेल क्वार्टस प्राइम परियोजना सेटिंग्स file
exampले_डिजाइन.एसडीसी जेtag_टाइमिंग_टेम्पलेट.sdc	सिनोप्सिस डिजाइन बाधा file. आप अपने खुद के डिजाइन के लिए कॉपी और संशोधित कर सकते हैं।
sysconsole_testbench.tcl	मुख्य file सिस्टम कंसोल तक पहुँचने के लिए

तालिका 2. इंटरलेकन (दूसरी पीढ़ी) आईपी कोर टेस्टबेंच File विवरण
यह file में हेample_installation_dir>/uflex_ilk_0_exampले_डिजाइन / पूर्वample_design/rtl निर्देशिका।

File नाम	विवरण
शीर्ष_tb.sv	शीर्ष-स्तरीय टेस्टबेंच file.

तालिका 3. nterlaken (दूसरी पीढ़ी) आईपी कोर टेस्टबेंच स्क्रिप्ट
इन fileएस में हैंample_installation_dir>/uflex_ilk_0_exampले_डिजाइन / पूर्वample_design/testbench निर्देशिका.

File नाम	विवरण
vcstest.sh	टेस्टबेंच चलाने के लिए VCS स्क्रिप्ट.
vlog_pro.do	टेस्टबेंच चलाने के लिए ModelSim SE या QuestaSim स्क्रिप्ट.
xcelium.sh	टेस्टबेंच चलाने के लिए Xcelium स्क्रिप्ट.

1.3। हार्डवेयर डिजाइन पूर्वampले अवयव
भूतपूर्वampले डिजाइन सिस्टम और पीएलएल संदर्भ घड़ियों और आवश्यक डिजाइन घटकों को जोड़ता है। भूतपूर्वampले डिजाइन आईपी कोर को आंतरिक लूपबैक मोड में कॉन्फ़िगर करता है और आईपी कोर TX उपयोगकर्ता डेटा ट्रांसफर इंटरफेस पर पैकेट उत्पन्न करता है। आईपी ​​​​कोर इन पैकेटों को ट्रांसीवर के माध्यम से आंतरिक लूपबैक पथ पर भेजता है।
IP कोर रिसीवर द्वारा लूपबैक पथ पर पैकेट प्राप्त करने के बाद, यह इंटरलेकन पैकेट को संसाधित करता है और उन्हें RX उपयोगकर्ता डेटा ट्रांसफर इंटरफ़ेस पर प्रसारित करता है। भूतपूर्वampडिजाइन यह जांचता है कि पैकेट प्राप्त और प्रेषित मेल खाते हैं।
हार्डवेयर पूर्वampले डिजाइन में बाहरी पीएलएल शामिल हैं। आप स्पष्ट पाठ की जांच कर सकते हैं fileएस से view sampवह कोड जो बाह्य PLL को इंटरलेकन (द्वितीय पीढ़ी) FPGA IP से जोड़ने के लिए एक संभावित विधि को क्रियान्वित करता है।
इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिजाइनampले में निम्नलिखित घटक शामिल हैं:

1. इंटरलेकन (दूसरी पीढ़ी) FPGA आईपी
2. पैकेट जेनरेटर और पैकेट चेकर
3. JTAG नियंत्रक जो सिस्टम कंसोल के साथ संचार करता है। आप सिस्टम कंसोल के माध्यम से क्लाइंट लॉजिक के साथ संचार करते हैं।

चित्र 4. इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन उदाहरणampई-टाइल एनआरजेड मोड विविधताओं के लिए उच्च स्तरीय ब्लॉक आरेख

इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिजाइनampई-टाइल PAM4 मोड भिन्नता को लक्षित करने वाले ले को एक अतिरिक्त क्लॉक mac_clkin की आवश्यकता होती है जिसे IO PLL उत्पन्न करता है। इस PLL को उसी संदर्भ क्लॉक का उपयोग करना चाहिए जो pll_ref_clk को चलाता है।

चित्र 5. इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन उदाहरणampउच्च स्तर
ई-टाइल PAM4 मोड विविधताओं के लिए ब्लॉक आरेख

ई-टाइल PAM4 मोड विविधताओं के लिए, जब आप PAM4 पैरामीटर के लिए अप्रयुक्त ट्रांसीवर चैनल को संरक्षित करते हैं, तो एक अतिरिक्त संदर्भ क्लॉक पोर्ट जोड़ा जाता है (pll_ref_clk [1])। इस पोर्ट को उसी आवृत्ति पर संचालित किया जाना चाहिए जैसा कि IP पैरामीटर संपादक (संरक्षित चैनलों के लिए संदर्भ घड़ी आवृत्ति) में परिभाषित किया गया है। PAM4 के लिए अप्रयुक्त ट्रांसीवर चैनल को संरक्षित करना वैकल्पिक है। जब आप डिज़ाइन जनरेशन के लिए Intel Stratix® 10 या Intel Agilex डेवलपमेंट किट का चयन करते हैं, तो इस क्लॉक को असाइन किया गया पिन और संबंधित प्रतिबंध QSF में दिखाई देते हैं।
डिजाइन पूर्व के लिएampसिमुलेशन में, टेस्टबेंच हमेशा pll_ref_clk[0] और pll_ref_clk[1] के लिए समान आवृत्ति को परिभाषित करता है।
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इंटेल एजिलेक्स एफ-सीरीज ट्रांसीवर-एसओसी डेवलपमेंट किट उपयोगकर्ता गाइड
1.4। डिजाइन बनाना

चित्र 6. प्रक्रिया

हार्डवेयर एक्स उत्पन्न करने के लिए इन चरणों का पालन करेंampले डिजाइन और टेस्टबेंच:

1. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में क्लिक करें File ➤ नया प्रोजेक्ट विज़ार्ड एक नया इंटेल क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए, या क्लिक करें File ➤ मौजूदा इंटेल क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए ओपन प्रोजेक्ट। विज़ार्ड आपको एक डिवाइस निर्दिष्ट करने के लिए संकेत देता है।
2. डिवाइस परिवार Agilex निर्दिष्ट करें और अपने डिज़ाइन के लिए डिवाइस का चयन करें।
3. IP कैटलॉग में, Interlaken (2nd Generation) Intel FPGA IP ढूँढें और उस पर डबल-क्लिक करें। नया IP वैरिएंट विंडो दिखाई देगा।
4. एक शीर्ष-स्तर का नाम निर्दिष्ट करें आपके कस्टम IP विविधता के लिए। पैरामीटर एडिटर IP वेरिएशन सेटिंग्स को a में सेव करता है file नामित आईपी।
5. ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
   चित्रा 7. पूर्वampइंटरलेकन (द्वितीय पीढ़ी) इंटेल FPGA आईपी पैरामीटर संपादक में डिज़ाइन टैब
6. आईपी ​​​​टैब पर, अपने आईपी कोर भिन्नता के लिए पैरामीटर निर्दिष्ट करें।
7. यदि आप अपने ई-टाइल उपकरण विविधताओं के लिए PMA अनुकूलन का उपयोग करने की योजना बनाते हैं, तो PMA अनुकूलन टैब पर, PMA अनुकूलन पैरामीटर निर्दिष्ट करें।
   यह चरण वैकल्पिक है:
   • अनुकूलन लोड सॉफ्ट आईपी सक्षम करें विकल्प का चयन करें।
   नोट: जब PMA अनुकूलन सक्षम हो, तो आपको IP टैब पर सक्षम मूल PHY डिबग मास्टर एंडपॉइंट (NPDME) विकल्प को सक्षम करना होगा।
   • PMA अनुकूलन चयन पैरामीटर के लिए PMA अनुकूलन प्रीसेट का चयन करें।
   • प्रारंभिक और निरंतर अनुकूलन पैरामीटर लोड करने के लिए PMA अनुकूलन प्रीलोड पर क्लिक करें।
   • PMA कॉन्फ़िगरेशन पैरामीटर की संख्या का उपयोग करके एकाधिक PMA कॉन्फ़िगरेशन सक्षम होने पर समर्थित PMA कॉन्फ़िगरेशन की संख्या निर्दिष्ट करें।
   • लोड या स्टोर करने के लिए PMA कॉन्फ़िगरेशन का चयन करें का उपयोग करके लोड या स्टोर करने के लिए PMA कॉन्फ़िगरेशन का चयन करें।
   • चयनित PMA कॉन्फ़िगरेशन सेटिंग्स को लोड करने के लिए चयनित PMA कॉन्फ़िगरेशन से अनुकूलन लोड करें पर क्लिक करें।
   PMA अनुकूलन मापदंडों के बारे में अधिक जानकारी के लिए, ई-टाइल ट्रांसीवर PHY उपयोगकर्ता मार्गदर्शिका देखें।
8. पूर्व परampले डिज़ाइन टैब, टेस्टबेंच उत्पन्न करने के लिए सिमुलेशन विकल्प का चयन करें, और हार्डवेयर पूर्व उत्पन्न करने के लिए संश्लेषण विकल्प का चयन करेंampले डिजाइन।
   नोट: आपको Ex उत्पन्न करने के लिए सिमुलेशन या संश्लेषण विकल्पों में से कम से कम एक का चयन करना होगाampले डिजाइन Files.
9. जेनरेटेड एचडीएल फॉर्मेट के लिए केवल वेरिलॉग उपलब्ध है।
10. लक्ष्य विकास किट के लिए उपयुक्त विकल्प का चयन करें।
    नोट: Intel Agilex F-Series ट्रांसीवर SoC डेवलपमेंट किट विकल्प केवल तभी उपलब्ध होता है जब आपका प्रोजेक्ट AGFA012 या AGFA014 से शुरू होने वाले Intel Agilex डिवाइस नाम को निर्दिष्ट करता है। जब आप डेवलपमेंट किट विकल्प चुनते हैं, तो पिन असाइनमेंट Intel Agilex Development Kit डिवाइस पार्ट नंबर AGFB014R24A2E2V के अनुसार सेट किए जाते हैं और आपके द्वारा चुने गए डिवाइस से भिन्न हो सकते हैं। यदि आप किसी भिन्न PCB पर हार्डवेयर पर डिज़ाइन का परीक्षण करना चाहते हैं, तो कोई डेवलपमेंट किट विकल्प चुनें और .qsf में उपयुक्त पिन असाइनमेंट करें। file.
11. जनरेट एक्स पर क्लिक करेंampले डिजाइन। पूर्व का चयन करेंampले डिजाइन निर्देशिका विंडो प्रकट होती है।
12. यदि आप डिज़ाइन पूर्व को संशोधित करना चाहते हैंampडिफ़ॉल्ट रूप से प्रदर्शित निर्देशिका पथ या नाम (uflex_ilk_0_ex)ample_design), नए पथ पर ब्राउज़ करें और नया डिज़ाइन टाइप करेंampले निर्देशिका नाम।
13. ओके पर क्लिक करें।

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1.5। डिजाइन पूर्व अनुकरणampले टेस्टबेंच
इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन उदाहरण देखेंampई-टाइल एनआरजेड मोड विविधताओं और इंटरलेकन (द्वितीय पीढ़ी) हार्डवेयर डिजाइन उदाहरण के लिए उच्च स्तरीय ब्लॉकampई-टाइल PAM4 मोड विविधताओं के लिए उच्च स्तरीय ब्लॉक सिमुलेशन टेस्टबेंच के ब्लॉक आरेख।

चित्र 8. प्रक्रिया

टेस्टबेंच का अनुकरण करने के लिए इन चरणों का पालन करें:

1. कमांड प्रॉम्प्ट पर, टेस्टबेंच सिमुलेशन निर्देशिका में बदलें। निर्देशिका हैample_installation_dir>/exampइंटेल एजिलेक्स उपकरणों के लिए le_design/ टेस्टबेंच.
2. अपनी पसंद के समर्थित सिम्युलेटर के लिए सिमुलेशन स्क्रिप्ट चलाएँ। स्क्रिप्ट सिम्युलेटर में टेस्टबेंच को संकलित और चलाती है। आपकी स्क्रिप्ट को यह जांचना चाहिए कि सिमुलेशन पूरा होने के बाद एसओपी और ईओपी की गणना मेल खाती है। सिमुलेशन चलाने के लिए चरण तालिका देखें।
   तालिका 4. सिमुलेशन चलाने के लिए कदम

   सिम्युलेटर	निर्देश
   मॉडलसिम SE या क्वेस्टासिम	कमांड लाइन में -do vlog_pro.do टाइप करें। यदि आप ModelSim GUI को लाए बिना सिम्युलेट करना चाहते हैं, तो vsim -c -do vlog_pro.do टाइप करें
   VC के	कमांड लाइन में, टाइप करें sh vcstest.sh
   एक्सेलियम	कमांड लाइन में, sh xcelium.sh टाइप करें

3. परिणामों का विश्लेषण करें। एक सफल सिमुलेशन पैकेट भेजता और प्राप्त करता है, और "टेस्ट पास" प्रदर्शित करता है।

डिजाइन पूर्व के लिए टेस्टबेंचampले निम्नलिखित कार्यों को पूरा करता है:

• इंटरलेकन (द्वितीय पीढ़ी) इंटेल FPGA आईपी को तत्कालित करता है।
• PHY स्थिति प्रिंट करता है।
• मेटाफ़्रेम तुल्यकालन (SYNC_LOCK) और शब्द (ब्लॉक) सीमाओं (WORD_LOCK) की जाँच करता है।
• व्यक्तिगत लेन के लॉक होने और संरेखित होने की प्रतीक्षा करता है।
• पैकेट भेजना शुरू करता है।
• पैकेट आँकड़ों की जाँच करता है:
  — CRC24 त्रुटियाँ
  — एसओपी
  — ईओपी

निम्नलिखित एसampआउटपुट इंटरलेकन मोड में चलाए गए सफल सिमुलेशन परीक्षण को दर्शाता है:
****************************************
जानकारी: लेन संरेखित होने की प्रतीक्षा की जा रही है।
सभी रिसीवर लेन संरेखित हैं और यातायात प्राप्त करने के लिए तैयार हैं।
************************************************
************************************************
जानकारी: पैकेट प्रेषित करना प्रारंभ करें
************************************************
************************************************
सूचना: पैकेट प्रेषित करना बंद करें
************************************************
************************************************
जानकारी: पैकेट आँकड़े जाँचना
************************************************
CRC 24 त्रुटियाँ रिपोर्ट की गईं: 0
प्रेषित एसओपी: 100
प्रेषित ईओपी: 100
प्राप्त एसओपी: 100
प्राप्त ईओपी: 100
ECC त्रुटि गणना: 0
************************************************
जानकारी: परीक्षा पास
************************************************
टिप्पणी: इंटरलेकन डिज़ाइन एक्सampसिमुलेशन टेस्टबेंच 100 पैकेट भेजता है और 100 पैकेट प्राप्त करता है।
निम्नलिखित एसampआउटपुट इंटरलेकन लुक-साइड मोड में चलाए गए सफल सिमुलेशन परीक्षण को दर्शाता है:
TX और RX काउंटर बराबर है या नहीं इसकी जांच करें।
——————————————————-
READ_MM: पता 4000014 = 00000001.
——————————————————-
काउंटर बराबर बिट De-assert.
——————————————————-
WRITE_MM: पता 4000001 को 00000001 प्राप्त होता है।
WRITE_MM: पता 4000001 को 00000000 प्राप्त होता है।
——————————————————-
RX_SOP काउंटर.
——————————————————-
READ_MM: पता 400000c = 0000006a.
——————————————————-
RX_EOP काउंटर.
READ_MM: पता 400000d = 0000006a.
——————————————————-
READ_MM: पता 4000010 = 00000000.
——————————————————-
अंतिम रिपोर्ट प्रदर्शित करें.
——————————————————-
0 त्रुटि पाई गई
0 CRC24 त्रुटियाँ रिपोर्ट की गईं
106 एसओपी प्रेषित
106 ईओपी प्रेषित
106 एसओपी प्राप्त हुए
106 ईओपी प्राप्त हुए
——————————————————-
सिमुलेशन समाप्त करें
——————————————————-
परीक्षा उत्तीर्ण की
——————————————————-
टिप्पणी: इंटरलेकन लुकसाइड डिज़ाइन में पैकेटों (एसओपी और ईओपी) की संख्या प्रति लेन भिन्न होती हैampले सिमुलेशन एसampले आउटपुट।
संबंधित जानकारी
हार्डवेयर डिजाइन पूर्वampपृष्ठ 6 पर घटक
1.6। डिजाइन पूर्व को संकलित और कॉन्फ़िगर करनाampहार्डवेयर में ले

चित्र 9. प्रक्रिया

हार्डवेयर पर एक प्रदर्शन परीक्षण को संकलित करने और चलाने के लिए उदाampले डिजाइन, इन चरणों का पालन करें:

1. हार्डवेयर पूर्व सुनिश्चित करेंampले डिजाइन पीढ़ी पूरी हो गई है।
2. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर में, इंटेल क्वार्टस प्राइम प्रोजेक्ट खोलेंample_installation_dir>/example_design/quartus/ पूर्वample_design.qpf>।
3. संसाधन मेनू पर, संकलन प्रारंभ करेंक्लिक करें।
4. सफल संकलन के बाद, a.sof file आपकी निर्दिष्ट निर्देशिका में उपलब्ध है.
   हार्डवेयर एक्स को प्रोग्राम करने के लिए इन चरणों का पालन करेंampइंटेल एजिलेक्स डिवाइस पर डिज़ाइन:
5. इंटेल एजिलेक्स एफ-सीरीज ट्रांसीवर-एसओसी डेवलपमेंट किट को होस्ट कंप्यूटर से कनेक्ट करें।
   ख. क्लॉक कंट्रोल एप्लीकेशन लॉन्च करें, जो डेवलपमेंट किट का हिस्सा है, और डिज़ाइन उदाहरण के लिए नई फ्रीक्वेंसी सेट करेंampले। क्लॉक कंट्रोल एप्लिकेशन में फ़्रीक्वेंसी सेटिंग नीचे दी गई है:
   • Si5338 (U37), CLK1- 100 मेगाहर्ट्ज
   • Si5338 (U36), CLK2- 153.6 मेगाहर्ट्ज
   • Si549 (Y2), OUT- अपनी डिज़ाइन आवश्यकता के अनुसार pll_ref_clk (1) का मान सेट करें।
   सी। उपकरण मेनू पर, प्रोग्रामरक्लिक करें।
   डी। प्रोग्रामर में, हार्डवेयर सेटअप पर क्लिक करें।
   इ। एक प्रोग्रामिंग डिवाइस चुनें।
   च. Intel Agilex F-Series Transceiver-SoC डेवलपमेंट किट का चयन करें और उसे जोड़ें, जिससे आपका Intel Quartus Prime सत्र कनेक्ट हो सके।
   जी। सुनिश्चित करें कि मोड J पर सेट हैTAG.
   h. इंटेल एजिलेक्स डिवाइस चुनें और Add Device पर क्लिक करें। प्रोग्रामर आपके बोर्ड पर डिवाइस के बीच कनेक्शन का एक ब्लॉक डायग्राम प्रदर्शित करता है।
   i. अपने .sof वाली पंक्ति में, .sof के लिए बॉक्स को चेक करें।
   j. प्रोग्राम/कॉन्फ़िगर कॉलम में बॉक्स को चेक करें।
   क. प्रारंभ पर क्लिक करें.

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• प्रोग्रामिंग इंटेल एफपीजीए डिवाइस पेज 0 पर
• सिस्टम कंसोल के साथ डिजाइन का विश्लेषण और डिबगिंग
• इंटेल एजिलेक्स एफ-सीरीज ट्रांसीवर-एसओसी डेवलपमेंट किट उपयोगकर्ता गाइड

1.7. हार्डवेयर डिज़ाइन का परीक्षणample
इंटरलेकन (द्वितीय पीढ़ी) इंटेल FPGA आईपी कोर डिज़ाइन उदाहरण संकलित करने के बादampअपने डिवाइस को कॉन्फ़िगर करने के बाद, आप IP कोर और उसके एम्बेडेड Native PHY IP कोर रजिस्टरों को प्रोग्राम करने के लिए सिस्टम कंसोल का उपयोग कर सकते हैं।
सिस्टम कंसोल लाने और हार्डवेयर डिज़ाइन उदाहरण का परीक्षण करने के लिए इन चरणों का पालन करेंampपर:

1. इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में, टूल्स मेनू पर, सिस्टम डिबगिंग टूल्स ➤ सिस्टम कंसोल पर क्लिक करें।
2. में परिवर्तन करेंample_installation_dir>example_design/ hwtest निर्देशिका.
3. J से कनेक्शन खोलने के लिएTAG मास्टर, निम्न आदेश टाइप करें: source sysconsole_testbench.tcl
4. आप निम्नलिखित डिज़ाइन उदाहरण के साथ आंतरिक सीरियल लूपबैक मोड चालू कर सकते हैंampले आदेश:
   a. stat: सामान्य स्थिति जानकारी प्रिंट करता है.
   b. sys_reset: सिस्टम को रीसेट करता है.
   c. loop_on: आंतरिक सीरियल लूपबैक चालू करता है।
   d. रन_एक्सample_design: डिज़ाइन ex चलाता हैampले.
   नोट: आपको run_ex से पहले loop_on कमांड चलाना होगाample_design आदेश.
   रन_एक्सample_design निम्नलिखित आदेशों को अनुक्रम में चलाता है:
   sys_reset->stat->gen_on->stat->gen_off.
   नोट: जब आप अनुकूलन लोड सॉफ्ट आईपी सक्षम करें विकल्प का चयन करते हैं, तो run_example_design कमांड run_load_PMA_configuration कमांड चलाकर RX साइड पर प्रारंभिक अनुकूलन अंशांकन निष्पादित करता है।
5. आप निम्नलिखित डिज़ाइन उदाहरण के साथ आंतरिक सीरियल लूपबैक मोड को बंद कर सकते हैंampले कमांड:
   a. loop_off: आंतरिक सीरियल लूपबैक को बंद करता है।
6. आप आईपी कोर को निम्नलिखित अतिरिक्त डिज़ाइन उदाहरण के साथ प्रोग्राम कर सकते हैंampले आदेश:
   a. gen_on: पैकेट जनरेटर को सक्षम करता है.
   b. gen_off: पैकेट जनरेटर को अक्षम करता है.
   c. run_test_loop: इसके लिए परीक्षण चलाता है ई-टाइल एनआरजेड और पीएएम4 विविधताओं के लिए समय।
   d. clear_err: सभी चिपचिपे त्रुटि बिट्स को साफ़ करता है।
   ई. सेट_टेस्ट_मोड : परीक्षण को एक विशिष्ट मोड में चलाने के लिए सेट करता है।
   f. get_test_mode: वर्तमान परीक्षण मोड को प्रिंट करता है।
   g. सेट_बर्स्ट_साइज़ : बाइट्स में बर्स्ट आकार सेट करता है।
   h. get_burst_size: बर्स्ट आकार की जानकारी प्रिंट करता है।

सफल परीक्षण HW_TEST:PASS संदेश प्रिंट करता है। नीचे परीक्षण चलाने के लिए उत्तीर्ण मानदंड दिए गए हैं:

• CRC32, CRC24, और चेकर के लिए कोई त्रुटि नहीं।
• प्रेषित एसओपी और ईओपी का मिलान प्राप्त एसओपी से होना चाहिए।

निम्नलिखित एसampआउटपुट इंटरलेकन मोड में सफल परीक्षण को दर्शाता है:
जानकारी: जानकारी: पैकेट बनाना बंद करें
==== स्थिति रिपोर्ट ====
TX किलोहर्ट्ज : 402813
आरएक्स किलोहर्ट्ज : 402813
फ़्रीक्वेंसी लॉक: 0x0000ff
TX PLL लॉक : 0x000001
संरेखित करें : 0x00c10f
आरएक्स एलओए : 0x000000
टीएक्स एलओए : 0x000000
शब्द लॉक : 0x0000ff
सिंक लॉक : 0x0000ff
CRC32 त्रुटियाँ : 0
CRC24 त्रुटियाँ : 0
चेकर त्रुटियाँ : 0
FIFO त्रुटि ध्वज : 0x000000
प्रेषित एसओपी : 1087913770
प्रेषित ईओपी : 1087913770
प्राप्त एसओपी : 1087913770
प्राप्त ईओपी : 1087913770
ईसीसी सुधारा गया : 0
ईसीसी त्रुटि : 0
पावरअप के बाद 161 सेकंड बीत चुके हैं
HW_TEST : पास
सफल परीक्षण HW_TEST : PASS संदेश प्रिंट करता है। नीचे परीक्षण चलाने के लिए उत्तीर्ण मानदंड दिए गए हैं:

• CRC32, CRC24, और चेकर के लिए कोई त्रुटि नहीं।
• प्रेषित एसओपी और ईओपी का मिलान प्राप्त एसओपी से होना चाहिए।

निम्नलिखित एसampआउटपुट इंटरलेकन लुकसाइड मोड में सफल परीक्षण को दर्शाता है:
जानकारी: जानकारी: पैकेट बनाना बंद करें
==== स्थिति रिपोर्ट ====
TX किलोहर्ट्ज : 402813
आरएक्स किलोहर्ट्ज : 402812
फ़्रीक्वेंसी लॉक: 0x000fff
TX PLL लॉक : 0x000001
संरेखित करें : 0x00c10f
आरएक्स एलओए : 0x000000
टीएक्स एलओए : 0x000000
शब्द लॉक : 0x000fff
सिंक लॉक : 0x000fff
CRC32 त्रुटियाँ : 0
CRC24 त्रुटियाँ : 0
चेकर त्रुटियाँ : 0
प्रेषित एसओपी : 461
प्रेषित ईओपी : 461
प्राप्त एसओपी : 461
प्राप्त ईओपी : 461
पावरअप के बाद 171 सेकंड बीत चुके हैं
HW_TEST : पास

डिजाइन पूर्वampले विवरण

डिजाइन पूर्वample इंटरलेकन आईपी कोर की कार्यात्मकताओं को प्रदर्शित करता है।
संबंधित जानकारी
इंटरलेकन (दूसरी पीढ़ी) एफपीजीए आईपी यूजर गाइड
2.1. डिजाइन पूर्वampले व्यवहार
हार्डवेयर में डिज़ाइन का परीक्षण करने के लिए, सिस्टम कंसोल में निम्नलिखित कमांड टाइप करें::

1. सेटअप का स्रोत file:
   % स्रोतample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. परीक्षण चलाएँ:
   % रन_एक्सampले_डिज़ाइन
3. इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिजाइनample निम्नलिखित चरण पूरे करता है:
   a. इंटरलेकन (द्वितीय पीढ़ी) आईपी को रीसेट करता है।
   b. इंटरलेकन (द्वितीय पीढ़ी) आईपी को आंतरिक लूपबैक मोड में कॉन्फ़िगर करता है।
   सी. पेलोड में पूर्वनिर्धारित डेटा के साथ इंटरलेकन पैकेट की एक स्ट्रीम को आईपी कोर के TX उपयोगकर्ता डेटा ट्रांसफर इंटरफ़ेस पर भेजता है।
   d. प्राप्त पैकेट की जाँच करता है और स्थिति की रिपोर्ट करता है। हार्डवेयर डिज़ाइन में शामिल पैकेट चेकरample निम्नलिखित बुनियादी पैकेट जाँच क्षमताएँ प्रदान करता है:
   • जाँचता है कि प्रेषित पैकेट अनुक्रम सही है।
   • यह जांच करता है कि प्राप्त डेटा अपेक्षित मानों से मेल खाता है या नहीं, इसके लिए यह सुनिश्चित करता है कि डेटा प्रेषित और प्राप्त होते समय पैकेट की शुरुआत (एसओपी) और पैकेट के अंत (ईओपी) की गणनाएं संरेखित हों।

2.2। इंटरफ़ेस सिग्नल
तालिका 5. डिजाइन पूर्वampले इंटरफ़ेस सिग्नल

पोर्ट नाम	दिशा	चौड़ाई (बिट्स)	विवरण
mgmt_clk	इनपुट	1	सिस्टम घड़ी इनपुट। घड़ी की आवृत्ति 100 मेगाहर्ट्ज होनी चाहिए।
pll_ref_clk /pll_ref_clk[1:0] (2)	इनपुट	2 जनवरी	ट्रांसीवर संदर्भ घड़ी। आरएक्स सीडीआर पीएलएल चलाता है।

पोर्ट नाम	दिशा	चौड़ाई (बिट्स)	विवरण
			pll_ref_clk[1] केवल तभी उपलब्ध है जब आप सक्षम करते हैं अप्रयुक्त को संरक्षित करें टिप्पणी: PAM4 के लिए ट्रांसीवर चैनल ई-टाइल PAM4 मोड आईपी विविधताओं में पैरामीटर।
आरएक्स_पिन	इनपुट	लेन की संख्या	रिसीवर SERDES डेटा पिन।
tx_pin	उत्पादन	लेन की संख्या	SERDES डेटा पिन ट्रांसमिट करें।
आरएक्स_पिन_एन	इनपुट	लेन की संख्या	रिसीवर SERDES डेटा पिन। यह सिग्नल केवल ई-टाइल PAM4 मोड डिवाइस विविधताओं में उपलब्ध है।
tx_पिन_एन	उत्पादन	लेन की संख्या	SERDES डेटा पिन ट्रांसमिट करें। यह सिग्नल केवल ई-टाइल PAM4 मोड डिवाइस विविधताओं में उपलब्ध है।
mac_clk_pll_ref	इनपुट	1	यह संकेत एक PLL द्वारा संचालित होना चाहिए और उसी क्लॉक स्रोत का उपयोग करना चाहिए जो pll_ref_clk को चलाता है। यह सिग्नल केवल ई-टाइल PAM4 मोड डिवाइस विविधताओं में उपलब्ध है।
usr_pb_reset_n	इनपुट	1	सिस्टम रीसेट।

संबंधित जानकारी
इंटरफ़ेस सिग्नल
2.3। रजिस्टर मानचित्र
टिप्पणी:

• डिजाइन पूर्वample रजिस्टर पता 0x20** से शुरू होता है जबकि इंटरलेकन IP कोर रजिस्टर पता 0x10** से शुरू होता है।
• एक्सेस कोड: आरओ-रीड ओनली, और आरडब्ल्यू-रीड/राइट।
• सिस्टम कंसोल डिज़ाइन पूर्व पढ़ता हैample रजिस्टर करता है और स्क्रीन पर परीक्षण की स्थिति की रिपोर्ट करता है।

तालिका 6. डिजाइन पूर्वampइंटरलेकन डिजाइन एक्स के लिए रजिस्टर मानचित्रample

ओफ़्सेट	नाम	पहुँच	विवरण
8'h00	सुरक्षित
8'h01	सुरक्षित
8'h02	सिस्टम पीएलएल रीसेट	RO	निम्नलिखित बिट्स सिस्टम पीएलएल रीसेट अनुरोध को इंगित करते हैं और मूल्य को सक्षम करते हैं: • बिट [0] – sys_pll_rst_req • बिट [1] – sys_pll_rst_en
8'h03	RX लेन संरेखित	RO	RX लेन संरेखण को इंगित करता है।
8'h04	वर्ड लॉक	RO	[NUM_LANES–1:0] - शब्द (ब्लॉक) सीमाओं की पहचान।

(2) जब आप PAM4 के लिए अप्रयुक्त ट्रांसीवर चैनल संरक्षित करें पैरामीटर को सक्षम करते हैं, तो अप्रयुक्त PAM4 स्लेव चैनल को संरक्षित करने के लिए एक अतिरिक्त संदर्भ क्लॉक पोर्ट जोड़ा जाता है।

ओफ़्सेट	नाम	पहुँच	विवरण
8'h05	सिंक लॉक	RO	[NUM_LANES–1:0] – मेटाफ़्रेम तुल्यकालन।
8'h06 - 8'h09	CRC32 त्रुटि गणना	RO	CRC32 त्रुटि गणना को इंगित करता है।
8'एच0ए	CRC24 त्रुटि गणना	RO	CRC24 त्रुटि गणना को इंगित करता है।
8'एच0बी	अतिप्रवाह/अंडरफ्लो संकेत	RO	निम्नलिखित बिट्स इंगित करते हैं: • बिट [3] – TX अंडरफ्लो सिग्नल • बिट [2] – TX ओवरफ़्लो सिग्नल • बिट [1] – RX ओवरफ़्लो सिग्नल
8'एच0सी	एसओपी गिनती	RO	एसओपी की संख्या को इंगित करता है।
8'एच0डी	ईओपी गिनती	RO	ईओपी की संख्या इंगित करता है
8'एच0ई	त्रुटि गणना	RO	निम्नलिखित त्रुटियों की संख्या इंगित करता है: • लेन संरेखण का नुकसान • अवैध नियंत्रण शब्द • अवैध फ़्रेमिंग पैटर्न • एसओपी या ईओपी संकेतक गायब
8'एच0एफ	Send_data_mm_clk	RW	जनरेटर सिग्नल को सक्षम करने के लिए 1 से बिट [0] लिखें।
8'h10	चेकर त्रुटि		चेकर त्रुटि को इंगित करता है। (एसओपी डेटा त्रुटि, चैनल नंबर त्रुटि और पीएलडी डेटा त्रुटि)
8'h11	सिस्टम पीएलएल लॉक	RO	बिट [0] PLL लॉक इंडिकेशन को इंगित करता है।
8'h14	टेक्सास एसओपी गिनती	RO	पैकेट जनरेटर द्वारा उत्पन्न SOP की संख्या को दर्शाता है।
8'h15	TX ईओपी गिनती	RO	पैकेट जनरेटर द्वारा उत्पन्न ईओपी की संख्या को इंगित करता है।
8'h16	लगातार पैकेट	RW	निरंतर पैकेट को सक्षम करने के लिए बिट [1] में 0 लिखें।
8'h39	ईसीसी त्रुटि गणना	RO	ईसीसी त्रुटियों की संख्या इंगित करता है।
8'h40	ईसीसी ने त्रुटि गणना को सही किया	RO	सही ईसीसी त्रुटियों की संख्या को इंगित करता है।

तालिका 7. डिजाइन पूर्वampइंटरलेकन लुक-असाइड डिज़ाइन एक्स के लिए रजिस्टर मानचित्रample
जब आप डिज़ाइन उदाहरण तैयार करते हैं तो इस रजिस्टर मैप का उपयोग करेंample को इनेबल इंटरलेकन लुक-असाइड मोड पैरामीटर के साथ चालू करें।

ओफ़्सेट	नाम	पहुँच	विवरण
8'h00	सुरक्षित
8'h01	काउंटर रीसेट	RO	TX और RX काउंटर को बराबर बिट में साफ़ करने के लिए बिट [1] में 0 लिखें।
8'h02	सिस्टम पीएलएल रीसेट	RO	निम्नलिखित बिट्स सिस्टम पीएलएल रीसेट अनुरोध को इंगित करते हैं और मूल्य को सक्षम करते हैं: • बिट [0] – sys_pll_rst_req • बिट [1] – sys_pll_rst_en
8'h03	RX लेन संरेखित	RO	RX लेन संरेखण को इंगित करता है।
8'h04	वर्ड लॉक	RO	[NUM_LANES–1:0] - शब्द (ब्लॉक) सीमाओं की पहचान।
8'h05	सिंक लॉक	RO	[NUM_LANES–1:0] – मेटाफ़्रेम तुल्यकालन।
8'h06 - 8'h09	CRC32 त्रुटि गणना	RO	CRC32 त्रुटि गणना को इंगित करता है।
8'एच0ए	CRC24 त्रुटि गणना	RO	CRC24 त्रुटि गणना को इंगित करता है।

ओफ़्सेट	नाम	पहुँच	विवरण
8'एच0बी	सुरक्षित
8'एच0सी	एसओपी गिनती	RO	एसओपी की संख्या को इंगित करता है।
8'एच0डी	ईओपी गिनती	RO	ईओपी की संख्या इंगित करता है
8'एच0ई	त्रुटि गणना	RO	निम्नलिखित त्रुटियों की संख्या इंगित करता है: • लेन संरेखण का नुकसान • अवैध नियंत्रण शब्द • अवैध फ़्रेमिंग पैटर्न • एसओपी या ईओपी संकेतक गायब
8'एच0एफ	Send_data_mm_clk	RW	जनरेटर सिग्नल को सक्षम करने के लिए 1 से बिट [0] लिखें।
8'h10	चेकर त्रुटि	RO	चेकर त्रुटि को इंगित करता है। (एसओपी डेटा त्रुटि, चैनल नंबर त्रुटि और पीएलडी डेटा त्रुटि)
8'h11	सिस्टम पीएलएल लॉक	RO	बिट [0] PLL लॉक इंडिकेशन को इंगित करता है।
8'h13	विलंबता गणना	RO	विलंबता की संख्या इंगित करता है.
8'h14	टेक्सास एसओपी गिनती	RO	पैकेट जनरेटर द्वारा उत्पन्न SOP की संख्या को दर्शाता है।
8'h15	TX ईओपी गिनती	RO	पैकेट जनरेटर द्वारा उत्पन्न ईओपी की संख्या को इंगित करता है।
8'h16	लगातार पैकेट	RO	निरंतर पैकेट को सक्षम करने के लिए बिट [1] में 0 लिखें।
8'h17	TX और RX काउंटर बराबर	RW	यह इंगित करता है कि TX और RX काउंटर बराबर हैं।
8'h23	विलंबता सक्षम करें	WO	विलंबता माप को सक्षम करने के लिए बिट [1] में 0 लिखें.
8'h24	विलंबता तैयार	RO	विलंबता मापन के लिए तैयार होने का संकेत देता है।

इंटरलेकन (दूसरी पीढ़ी) Intel Agilex FPGA IP Design Exampले उपयोगकर्ता गाइड अभिलेखागार

इस उपयोगकर्ता गाइड के नवीनतम और पिछले संस्करणों के लिए, देखें इंटरलेकन (दूसरा जनरेशन) इंटेल एजिलेक्स एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड HTML संस्करण। संस्करण चुनें और डाउनलोड पर क्लिक करें। यदि कोई IP या सॉफ़्टवेयर संस्करण सूचीबद्ध नहीं है, तो पिछले IP या सॉफ़्टवेयर संस्करण के लिए उपयोगकर्ता मार्गदर्शिका लागू होती है।
IP संस्करण v19.1 तक Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करणों के समान हैं। Intel Quartus Prime Design Suite सॉफ़्टवेयर संस्करण 19.2 या बाद के संस्करण से, IP कोर में एक नई IP संस्करण योजना है।

इंटरलेकन (दूसरी पीढ़ी) इंटेल एजिलेक्स FPGA IP डिज़ाइन Ex के लिए दस्तावेज़ संशोधन इतिहासampले उपयोगकर्ता गाइड

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
2022.08.03	21.3	20.0.1	इंटेल एजिलेक्स एफ-सीरीज ट्रांसीवर-एसओसी डेवलपमेंट किट के लिए डिवाइस ओपीएन को सही किया गया।
2021.10.04	21.3	20.0.1	• QuestaSim सिम्युलेटर के लिए समर्थन जोड़ा गया। • NCSim सिम्युलेटर के लिए समर्थन हटाया गया।
2021.02.24	20.4	20.0.1	• PAM4 के लिए अप्रयुक्त ट्रांसीवर चैनल को संरक्षित करने के बारे में जानकारी अनुभाग में जोड़ी गई: हार्डवेयर डिज़ाइन उदाहरणampले अवयव. • इंटरफ़ेस सिग्नल अनुभाग में pll_ref_clk[1] सिग्नल विवरण जोड़ा गया।
2020.12.14	20.4	20.0.0	• अपडेट किया गयाampहार्डवेयर डिज़ाइन उदाहरण का परीक्षण अनुभाग में इंटरलेकन मोड और इंटरलेकन लुक-साइड मोड के लिए हार्डवेयर परीक्षण आउटपुटampले. • इंटरलेकन लुक-साइड डिज़ाइन एक्स के लिए अपडेट किया गया रजिस्टर मानचित्रampकृपया रजिस्टर मानचित्र अनुभाग देखें। • हार्डवेयर डिज़ाइन उदाहरण का परीक्षण अनुभाग में सफल हार्डवेयर परीक्षण चलाने के लिए उत्तीर्णता मानदंड जोड़ा गयाampले.
2020.10.16	20.2	19.3.0	हार्डवेयर डिज़ाइन परीक्षण में RX पक्ष पर प्रारंभिक अनुकूलन अंशांकन चलाने के लिए सही आदेशampले खंड।
2020.06.22	20.2	19.3.0	• डिज़ाइनampयह इंटरलेकन लुक-साइड मोड के लिए उपलब्ध है। • डिज़ाइन उदाहरण का हार्डवेयर परीक्षणampयह इंटेल एजिलेक्स डिवाइस विविधताओं के लिए उपलब्ध है। • जोड़ा गया चित्र: इंटरलेकन (दूसरी पीढ़ी) डिज़ाइन उदाहरण के लिए उच्च-स्तरीय ब्लॉक आरेखampले. • निम्नलिखित अनुभाग अपडेट किए गए: – हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ – निर्देशिका संरचना • इंटरलेकन लुक-साइड से संबंधित अद्यतन को शामिल करने के लिए निम्नलिखित आंकड़ों को संशोधित किया गया: – चित्र: इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन एक्सampले हाई ई-टाइल एनआरजेड मोड विविधताओं के लिए स्तर ब्लॉक आरेख – चित्र: इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन एक्सampई-टाइल PAM4 मोड विविधताओं के लिए उच्च स्तरीय ब्लॉक आरेख • अद्यतन चित्र: आईपी पैरामीटर संपादक. • डिज़ाइन उदाहरण को संकलित और कॉन्फ़िगर करने वाले अनुभाग में घड़ी नियंत्रण अनुप्रयोग में आवृत्ति सेटिंग्स के बारे में जानकारी जोड़ी गईampहार्डवेयर में ले।

दस्तावेज़ संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तन
			• इंटरलेकन लुक-साइड के लिए टेस्ट रन आउटपुट निम्नलिखित अनुभागों में जोड़े गए: – डिज़ाइन उदाहरण का अनुकरणampले टेस्टबेंच – हार्डवेयर डिज़ाइन का परीक्षणample • इंटरफ़ेस सिग्नल अनुभाग में निम्नलिखित नए सिग्नल जोड़े गए: – एमजीएमटी_सीएलके – rx_pin_n – tx_पिन_एन – mac_clk_pll_ref • इंटरलेकन लुक-साइड डिज़ाइन एक्स के लिए रजिस्टर मानचित्र जोड़ा गयाampअनुभाग में ले जाएँ: रजिस्टर मानचित्र.
2019.09.30	19.3	19.2.1	clk100 को हटा दिया गया। mgmt_clk निम्नलिखित में IO PLL के लिए संदर्भ घड़ी के रूप में कार्य करता है: • चित्र: इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन उदाहरणampई-टाइल एनआरजेड मोड विविधताओं के लिए उच्च स्तरीय ब्लॉक आरेख। • चित्र: इंटरलेकन (दूसरी पीढ़ी) हार्डवेयर डिज़ाइन उदाहरणampई-टाइल PAM4 मोड विविधताओं के लिए उच्च स्तरीय ब्लॉक आरेख।
2019.07.01	19.2	19.2	प्रारंभिक रिहाई।

इंटेल कॉर्पोरेशन। सर्वाधिकार सुरक्षित। Intel, Intel लोगो और अन्य Intel चिह्न Intel Corporation या इसकी सहायक कंपनियों के ट्रेडमार्क हैं। Intel अपने FPGA और सेमीकंडक्टर उत्पादों के प्रदर्शन को Intel की मानक वारंटी के अनुसार वर्तमान विनिर्देशों के अनुसार वारंट करता है, लेकिन बिना सूचना के किसी भी समय किसी भी उत्पाद और सेवाओं में परिवर्तन करने का अधिकार सुरक्षित रखता है। इंटेल द्वारा लिखित रूप में स्पष्ट रूप से सहमति के अलावा, यहां वर्णित किसी भी जानकारी, उत्पाद या सेवा के आवेदन या उपयोग से उत्पन्न होने वाली कोई जिम्मेदारी या उत्तरदायित्व नहीं लेता है। इंटेल ग्राहकों को सलाह दी जाती है कि वे किसी भी प्रकाशित जानकारी पर भरोसा करने से पहले और उत्पादों या सेवाओं के लिए ऑर्डर देने से पहले डिवाइस विनिर्देशों का नवीनतम संस्करण प्राप्त करें।
*अन्य नामों और ब्रांडों पर दूसरों की संपत्ति होने का दावा किया जा सकता है।
आईएसओ
9001:2015
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इंटरलेकन (दूसरी पीढ़ी) इंटेल® एजिलेक्स™ एफपीजीए आईपी डिजाइन एक्सampले उपयोगकर्ता गाइड

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संस्करण: 2022.08.03

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इंटेल इंटरलेकन (दूसरी पीढ़ी) एजिलेक्स एफपीजीए आईपी डिजाइन एक्सample [पीडीएफ] उपयोगकर्ता गाइड इंटरलेकन 2nd जनरेशन एजिलेक्स FPGA आईपी डिजाइन एक्सample, इंटरलेकन, 2nd जनरेशन Agilex FPGA आईपी डिजाइन एक्सampले, एजिलेक्स एफपीजीए आईपी डिज़ाइन एक्सampले, आईपी डिजाइन पूर्वample

संदर्भ

• उपयोगकर्ता पुस्तिका