Интерлакен (втора генерација) Интел ®
Агилекс™ FPGA IP Дизајн Прample
Упатство за употреба
Водич за брз почеток
Интерлакен (втора генерација) FPGA IP јадрото обезбедува симулациска тест маса и дизајн на хардверampшто поддржува компилација и хардверско тестирање. Кога ќе го генерирате дизајнот на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер. Дизајнот прampДостапно е и за функцијата Interlaken Look-aside.
Тестната маса и дизајнот прampго поддржува режимот NRZ и PAM4 за уредите со е-плочка. Интерлакен (втора генерација) FPGA IP јадрото генерира дизајн на прamples за сите поддржани комбинации на број на ленти и стапки на податоци.
Слика 1. Развојни чекори за дизајнот Прample
Дизајн на јадрото на IP на Интерлакен (втора генерација), прampги поддржува следните карактеристики:
- Внатрешен режим на враќање на јамката од TX во RX
- Автоматски генерира пакети со фиксна големина
- Основни можности за проверка на пакети
- Способност да се користи системската конзола за да се ресетира дизајнот со цел повторно тестирање
- PMA адаптација
Слика 2. Блок дијаграм на високо ниво за дизајн на Интерлакен (втора генерација) пр.ample
Поврзани информации
- Интерлакен (втора генерација) Упатство за корисникот на FPGA IP
- Интерлакен (втора генерација) Белешки за издавање IP на Intel FPGA
1.1. Барања за хардвер и софтвер
За тестирање на ексampза дизајн, користете го следниот хардвер и софтвер:
- Верзија на софтверот Intel® Prime Pro Edition 21.3
- Системска конзола
- Поддржани симулатори:
— Siemens* EDA ModelSim* SE или QuestaSim*
— Synopsys* VCS*
— Cadence* Xcelium* - Комплет за развој на трансивер-SoC од серијата F Intel Agilex® Quartus™ (AGFB014R24A2E2V)
Поврзани информации
Упатство за корисникот на Intel Agilex F-Series Transceiver-SoC Development Kit
1.2. Структура на директориумот
Дизајн на јадрото на IP на Интерлакен (втора генерација), прample file директориуми ги содржат следните генерирани files за дизајнот прampле.
Слика 3. Структура на директориумот на генерираниот Интерлакен (втора генерација) пр.ampле Дизајн
Хардверска конфигурација, симулација и тест files се наоѓаат воample_installation_dir>/uflex_ilk_0_example_design.
Табела 1. Дизајн на хардверски јадро на IP IP Interlaken (втора генерација) Прample File Описи
Овие fileи се воample_installation_dir>/uflex_ilk_0_example_design/ прampдиректориум le_design/quartus.
| File Имиња | Опис |
| example_design.qpf | Проект Intel Quartus Prime file. |
| example_design.qsf | Поставки на проектот Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Ограничување за дизајн на Synopsys file. Можете да копирате и менувате за ваш сопствен дизајн. |
| sysconsole_testbench.tcl | Главна file за пристап до Системската конзола |
Табела 2. Interlaken (втора генерација) IP Core Testbench File Опис
Ова file е воample_installation_dir>/uflex_ilk_0_example_design/ прampдиректориум le_design/rtl.
| File Име | Опис |
| top_tb.sv | Тест клупа од највисоко ниво file. |
Табела 3. nterlaken (втора генерација) скрипти за IP Core Testbench
Овие fileи се воample_installation_dir>/uflex_ilk_0_example_design/ прampдиректориум le_design/testbench.
| File Име | Опис |
| vcstest.sh | Скриптата VCS за извршување на тест-бенч. |
| vlog_pro.do | Скриптата ModelSim SE или QuestaSim за извршување на тест-бенч. |
| xcelium.ш | Скриптата Xcelium за извршување на тест-бенч. |
1.3. Дизајн на хардвер ПрampЛе Компоненти
ПоранешниотampДизајнот ги поврзува системските и референтните часовници на PLL и потребните компоненти за дизајн. Поранешниотample design го конфигурира IP-јадрото во режим на внатрешен повратен јамка и генерира пакети на интерфејсот за пренос на податоци за корисникот IP-core TX. IP-јадрото ги испраќа овие пакети на внатрешната патека за враќање на јамката преку трансиверот.
Откако IP-јадрениот примач ќе ги прими пакетите на патеката за враќање на јамката, тој ги обработува пакетите Interlaken и ги пренесува на интерфејсот за пренос на кориснички податоци RX. ПоранешниотampДизајнот проверува дали примените и пренесените пакети се совпаѓаат.
Хардверот прampдизајнот вклучува надворешни PLL. Можете да го испитате чистиот текст fileи да view sampле код кој имплементира еден можен метод за поврзување на надворешни PLL со интерлакен (втора генерација) FPGA IP.
Дизајнот на хардверот Interlaken (втора генерација) прampги вклучува следните компоненти:
- Интерлакен (втора генерација) FPGA IP
- Генератор на пакети и проверка на пакети
- JTAG контролер кој комуницира со Системската конзола. Вие комуницирате со логиката на клиентот преку системската конзола.
Слика 4. Дизајн на хардвер Интерлакен (втора генерација) Прample Блок дијаграм на високо ниво за варијации на режимот NRZ на е-плочка
Дизајнот на хардверот Interlaken (втора генерација) прampЗа што се насочени кон варијации на режимот PAM4 на E-плочка, потребен е дополнителен часовник mac_clkin што го генерира IO PLL. Овој PLL мора да го користи истиот референтен часовник што го придвижува pll_ref_clk.
Слика 5. Дизајн на хардвер Интерлакен (втора генерација) ПрampВисоко ниво
Блок дијаграм за варијации на режимот PAM4 на е-плочка
За варијации на режимот PAM4 на E-плочка, кога ќе го овозможите параметарот Зачувај неискористени канали на трансивер за PAM4, се додава дополнителна референтна порта за часовник (pll_ref_clk [1]). Оваа порта мора да се вози со иста фреквенција како што е дефинирано во уредувачот на параметрите на IP (Референтна фреквенција на часовникот за зачувани канали). Зачувај ги неискористените канали на трансиверот за PAM4 е опционален. Пинот и поврзаните ограничувања доделени на овој часовник се видливи во QSF кога ќе изберете Intel Stratix® 10 или Intel Agilex развојен комплет за генерирање дизајн.
За дизајн на прampВо симулацијата, тест-бенч секогаш ја дефинира истата фреквенција за pll_ref_clk[0] и pll_ref_clk[1].
Поврзани информации
Упатство за корисникот на Intel Agilex F-Series Transceiver-SoC Development Kit
1.4. Генерирање на дизајнот
Слика 6. Постапка
Следете ги овие чекори за да генерирате хардвер прampдизајн и тест маса:
- Во софтверот Intel Quartus Prime Pro Edition, кликнете File ➤ New Project Wizard за да креирате нов проект Intel Quartus Prime или кликнете File ➤ Отворете го проектот за да отворите постоечки проект на Intel Quartus Prime. Волшебникот ве поттикнува да наведете уред.
- Наведете го семејството на уреди Agilex и изберете уред за вашиот дизајн.
- Во каталогот IP, лоцирајте и кликнете двапати на Interlaken (втора генерација) Intel FPGA IP. Се појавува прозорецот Нова IP варијанта.
- Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .ip.
- Кликнете на ОК. Се појавува уредувачот на параметри.
Слика 7. Прampјазичето Дизајн во интерлакен (втора генерација) уредувач на параметри на IP на Intel FPGA
- На табулаторот IP, наведете ги параметрите за вашата варијација на јадрото на IP.
- На картичката PMA Adaptation, наведете ги параметрите за адаптација на PMA ако планирате да користите PMA адаптација за варијации на вашиот уред со E-плочка.
Овој чекор е изборен:
• Изберете Enable adaptation load soft IP опција.
Забелешка: Мора да ја овозможите опцијата Enable Native PHY Debug Master Endpoint (NPDME) на картичката IP кога е овозможена адаптацијата на PMA.
• Изберете претходно поставено PMA адаптација за PMA адаптација Изберете параметар.
• Кликнете на PMA Adaptation Preload за да ги вчитате почетните и континуираните параметри за адаптација.
• Наведете го бројот на PMA конфигурации за поддршка кога се овозможени повеќе PMA конфигурации со помош на параметарот Number of PMA конфигурација.
• Изберете која PMA конфигурација да се вчита или складира користејќи Изберете PMA конфигурација за вчитување или складирање.
• Кликнете Вчитај адаптација од избраната конфигурација на PMA за да ги вчитате избраните поставки за конфигурација на PMA.
За повеќе информации за параметрите за адаптација на PMA, погледнете во Упатството за употреба на трансивер PHY за електронски плочки. - На прample Дизајн табот, изберете ја опцијата Симулација за генерирање на тест бенч и изберете ја опцијата Синтеза за да го генерирате хардверот пр.ampдизајн.
Забелешка: Мора да изберете барем една од опциите за симулација или синтеза генерира Прampле Дизајн Files. - За генериран HDL формат, достапен е само Verilog.
- За комплетот за развој на цели изберете ја соодветната опција.
Забелешка: Опцијата Intel Agilex F-Series Transceiver SoC Development Kit е достапна само кога вашиот проект го одредува името на уредот Intel Agilex почнувајќи со AGFA012 или AGFA014. Кога ќе ја изберете опцијата Development Kit, доделувањата на пиновите се поставуваат според бројот на делот на уредот Intel Agilex Development Kit AGFB014R24A2E2V и може да се разликуваат од вашиот избран уред. Ако имате намера да го тестирате дизајнот на хардвер на друга ПХБ, изберете ја опцијата Без развојен комплет и направете ги соодветните назначувања на пиновите во .qsf file. - Кликнете Generate Exampле Дизајн. Изберете Exampсе појавува прозорец Директориум за дизајн.
- Ако сакате да го измените дизајнот на прampпатека или име на директориумот од стандардните прикажани (uflex_ilk_0_example_design), прелистајте до новата патека и напишете го новиот дизајн прampиме на директориумот.
- Кликнете на ОК.
Поврзани информации
- Упатство за корисникот на Intel Agilex F-Series Transceiver-SoC Development Kit
- Упатство за употреба на трансивер за е-плочка PHY
1.5. Симулирање на дизајнот Прample Testbench
Видете во Интерлакен (втора генерација) Дизајн на хардвер ПрampБлок на високо ниво за варијации на режимот NRZ на е-плочка и дизајн на хардвер Interlaken (втора генерација) Example Блок на високо ниво за е-плочка PAM4 режим Варијации на блок дијаграми на тест-клупата за симулација.
Слика 8. Постапка
Следете ги овие чекори за да симулирате тест бенч:
- Во командната линија, сменете се во директориумот за симулација на тестбенч. Директориумот еample_installation_dir>/прample_design/ testbench за уредите Intel Agilex.
- Извршете ја скриптата за симулација за поддржаниот симулатор по ваш избор. Скриптата ја компајлира и ја извршува тест-клупата во симулаторот. Вашата скрипта треба да провери дали броевите на SOP и EOP се совпаѓаат откако ќе заврши симулацијата. Погледнете ја табелата Чекори за извршување на симулацијата.
Табела 4. Чекори за извршување на симулацијатаСимулатор Инструкции ModelSim SE или QuestaSim Во командната линија, напишете -do vlog_pro.do. Ако претпочитате да симулирате без да го покренете GUI на ModelSim, напишете vsim -c -do vlog_pro.do VCS Во командната линија, напишете sh vcstest.sh Xcelium Во командната линија, напишете sh xcelium.sh - Анализирајте ги резултатите. Успешната симулација испраќа и прима пакети и прикажува „Test PASSED“.
Тестната маса за дизајнот прampЛе ги завршува следните задачи:
- Инстанцира интерлакен (втора генерација) Intel FPGA IP IP.
- Го печати статусот PHY.
- Ја проверува синхронизацијата на метарамките (SYNC_LOCK) и границите на зборовите (блок) (WORD_LOCK).
- Чека поединечните ленти да се заклучат и порамнат.
- Почнува да пренесува пакети.
- Ја проверува статистиката на пакетите:
- Грешки CRC24
- СОП
- EOPs
Следниве сample излезот илустрира успешно симулациско тестирање во режимот Интерлакен:
******************************************
ИНФО: Се чека да се усогласат лентите.
Сите ленти на приемникот се порамнети и се подготвени да примат сообраќај.
**************************************************
**************************************************
ИНФО: Започнете со пренос на пакети
**************************************************
**************************************************
ИНФО: Престанете да пренесувате пакети
**************************************************
**************************************************
ИНФО: Проверка на статистиката на пакетите
**************************************************
Пријавени CRC 24 грешки: 0
Пренесени СОП: 100
Пренесени EOPs: 100
Примени СОП: 100
Примени EOPs: 100
Број на грешки во ECC: 0
**************************************************
ИНФО: Тестот ПОЛОЖЕН
**************************************************
Забелешка: Дизајнот на Интерлакен ексample simulation testbench испраќа 100 пакети и прима 100 пакети.
Следниве сampИзлезот илустрира успешен тест за симулација во режимот Interlaken Look-aside:
Проверете ги TX и RX Counter еднакви или не.
————————————————————
READ_MM: адреса 4000014 = 00000001.
————————————————————
Де-потврдете го бројачот еднаков бит.
————————————————————
WRITE_MM: адресата 4000001 добива 00000001.
WRITE_MM: адресата 4000001 добива 00000000.
————————————————————
RX_SOP COUNTER.
————————————————————
READ_MM: адреса 400000c = 0000006a.
————————————————————
RX_EOP бројач.
READ_MM: адреса 400000d = 0000006a.
————————————————————
READ_MM: адреса 4000010 = 00000000.
————————————————————
Прикажи го конечниот извештај.
————————————————————
0 Откриена грешка
Пријавени 0 грешки CRC24
Пренесени 106 СОП
Пренесени 106 EOPs
Примени се 106 СОП
Примени се 106 EOPs
————————————————————
Заврши симулација
————————————————————
ТЕСТОТ ПОМИНА
————————————————————
Забелешка: Бројот на пакети (SOPs и EOPs) варира по лента во дизајнот Interlaken Lookaside example simulation sampна излезот.
Поврзани информации
Дизајн на хардвер Прample Компоненти на страница 6
1.6. Составување и конфигурирање на дизајнот Прampле во Хардвер
Слика 9. Постапка
Да се состави и изврши демонстративен тест на хардверот прampза дизајн, следете ги овие чекори:
- Обезбедете хардвер прampгенерирањето на дизајнот е завршено.
- Во софтверот Intel Quartus Prime Pro Edition, отворете го проектот Intel Quartus Primeample_installation_dir>/прample_design/quartus/ прample_design.qpf>.
- Во менито Обработка, кликнете Започнете со компилација.
- По успешната компилација, .соф file е достапен во вашиот наведен директориум.
Следете ги овие чекори за да го програмирате хардверот на прampдизајн на уредот Intel Agilex: - Поврзете го Intel Agilex F-Series Transceiver-SoC Development Kit со компјутерот домаќин.
б. Стартувајте ја апликацијата Clock Control, која е дел од развојниот комплет и поставете нови фреквенции за дизајнот на пр.ampле. Подолу е поставката за фреквенција во апликацијата Контрола на часовникот:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Поставете ја вредноста на pll_ref_clk (1) според вашите барања за дизајн.
в. Во менито Алатки, кликнете Програмер.
г. Во програмерот, кликнете Hardware Setup.
д. Изберете уред за програмирање.
ѓ. Изберете и додајте го комплетот за развој на трансивер-SoC од серијата F Intel Agilex на кој може да се поврзе вашата сесија Intel Quartus Prime.
е. Проверете дали режимот е поставен на JTAG.
ч. Изберете го уредот Intel Agilex и кликнете Додај уред. Програмерот прикажува блок дијаграм на врските помеѓу уредите на вашата плочка.
јас. Во редот со вашиот .sof, штиклирајте го полето за .sof.
ј. Проверете го полето во колоната Програма/Конфигурирај.
к. Кликнете на Start.
Поврзани информации
- Програмирање на Intel FPGA уреди на страница 0
- Анализирање и дебагирање дизајни со системска конзола
- Упатство за корисникот на Intel Agilex F-Series Transceiver-SoC Development Kit
1.7. Тестирање на дизајнот на хардверот Прample
Откако ќе го составите дизајнот на јадрото на Интерлакен (втора генерација) на Intel FPGA IP, прampи да го конфигурирате вашиот уред, можете да ја користите Системската конзола за програмирање на IP-јадрото и неговите вградени Native PHY IP-јадрени регистри.
Следете ги овие чекори за да ја отворите Системската конзола и да го тестирате дизајнот на хардверот на прampле:
- Во софтверот Intel Quartus Prime Pro Edition, во менито Tools, кликнете System Debugging Tools ➤ System Console.
- Промена наample_installation_dir>прampдиректориум le_design/ hwtest.
- За да отворите врска со ЈTAG master, напишете ја следнава команда: source sysconsole_testbench.tcl
- Можете да вклучите внатрешен сериски режим за враќање на јамката со следниов дизајн на прampкоманди:
а. stat: печати општи информации за статусот.
б. sys_reset: го ресетира системот.
в. loop_on: Вклучува внатрешен сериски повратен циклус.
г. run_example_design: Го извршува дизајнот прampле.
Забелешка: Мора да ја извршите командата loop_on пред run_exampкоманда le_design.
Run_example_design ги извршува следните команди во низа:
sys_reset->stat->gen_on->stat->gen_off.
Забелешка: кога ќе ја изберете опцијата Enable adaptation load soft IP опцијата, run_exampКомандата le_design ја врши почетната калибрација за прилагодување на страната RX со извршување на командата run_load_PMA_configuration. - Можете да го исклучите внатрешниот сериски режим за враќање на јамката со следниов дизајн на прampЛе команда:
а. loop_off: Исклучува внатрешна сериска повратна врска. - Можете да го програмирате IP-јадрото со следниот дополнителен дизајн на прampкоманди:
а. gen_on: Овозможува генератор на пакети.
б. gen_off: Оневозможува генератор на пакети.
в. run_test_loop: Го извршува тестот за пати за E-плочка NRZ и PAM4 варијации.
г. clear_err: Ги брише сите битови за лепливи грешки.
д. set_test_mode : Поставува тест да се извршува во одреден режим.
ѓ. get_test_mode: Го печати тековниот режим на тестирање.
е. постави_големина на рафал : Ја поставува големината на рафалот во бајти.
ч. get_burst_size: Печати информации за големината на рафал.
Успешниот тест отпечати порака HW_TEST:PASS. Подолу се дадени критериумите за полагање за тестирање:
- Нема грешки за CRC32, CRC24 и проверувач.
- Пренесените SOP и EOP треба да се совпаѓаат со примените.
Следниве сampLe излезот илустрира успешно тестирање во режимот Интерлакен:
ИНФО: ИНФО: Престанете да генерирате пакети
==== ИЗВЕШТАЈ ЗА СТАТУС ====
TX KHz: 402813
RX KHz: 402813
Фреквентни брави: 0x0000ff
TX PLL заклучување: 0x000001
Порамнете: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
Заклучување на зборови: 0x0000ff
заклучување за синхронизација: 0x0000ff
Грешки CRC32: 0
Грешки CRC24: 0
Грешки во проверката: 0
Знамиња за грешка на FIFO: 0x000000
Пренесени СОП: 1087913770
Пренесени EOPs: 1087913770
Примени СОП: 1087913770
Примени EOPs: 1087913770
ECC корегирана: 0
ECC грешка: 0
Поминаа 161 секунда од вклучувањето
HW_TEST : ПОМИНЕТЕ
Успешниот тест отпечати порака HW_TEST : PASS. Подолу се дадени критериумите за полагање за тестирање:
- Нема грешки за CRC32, CRC24 и проверувач.
- Пренесените SOP и EOP треба да се совпаѓаат со примените.
Следниве сampИзлезот илустрира успешно тестирање во режимот Interlaken Lookaside:
ИНФО: ИНФО: Престанете да генерирате пакети
==== ИЗВЕШТАЈ ЗА СТАТУС ====
TX KHz: 402813
RX KHz: 402812
Фреквентни брави: 0x000fff
TX PLL заклучување: 0x000001
Порамнете: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
Заклучување на зборови: 0x000fff
заклучување за синхронизација: 0x000fff
Грешки CRC32: 0
Грешки CRC24: 0
Грешки во проверката: 0
Пренесени СОП: 461
Пренесени EOPs: 461
Примени СОП: 461
Примени EOPs: 461
Поминаа 171 секунда од вклучувањето
HW_TEST : ПОМИНЕТЕ
Дизајн ПрampОпис
Дизајнот прampги демонстрира функционалностите на интерлакен IP-јадрото.
Поврзани информации
Интерлакен (втора генерација) Упатство за корисникот на FPGA IP
2.1. Дизајн Прample Однесување
За да го тестирате дизајнот во хардвер, напишете ги следните команди во Системската конзола:
- Извор на поставување file:
% изворample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Извршете го тестот:
% run_example_design - Дизајнот на хардверот Interlaken (втора генерација) прampЛе ги комплетира следните чекори:
а. Ја ресетира IP-адресата на Интерлакен (втора генерација).
б. Ја конфигурира IP адресата на Интерлакен (втора генерација) во режим на внатрешен повратен циклус.
в. Испраќа поток од Interlaken пакети со предефинирани податоци во товарот до корисничкиот интерфејс за пренос на податоци TX на IP-јадрото.
г. Ги проверува примените пакети и го известува статусот. Проверката на пакети вклучена во дизајнот на хардверот прample ги обезбедува следните основни можности за проверка на пакети:
• Проверува дали секвенцата на испратените пакети е точна.
• Проверува дали примените податоци се совпаѓаат со очекуваните вредности со тоа што осигурува дека и броењето на почетокот на пакетот (SOP) и на крајот на пакетот (EOP) се усогласуваат додека податоците се пренесуваат и примаат.
2.2. Сигнали за интерфејс
Табела 5. Дизајн ПрampСигнали за интерфејс
| Име на порта | Насока | Ширина (битови) | Опис |
| mgmt_clk | Влез | 1 | Влез на системски часовник. Фреквенцијата на часовникот мора да биде 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Влез | 2-јануари | Референтен часовник на трансиверот. Вози RX CDR PLL. |
| Име на порта | Насока | Ширина (битови) | Опис |
| pll_ref_clk[1] е достапна само кога ќе овозможите Чувајте го неискористено Забелешка: трансиверски канали за PAM4 параметар во варијациите на IP режимот PAM4 на E-плочка. |
|||
| rx_pin | Влез | Број на ленти | Пин за податоци за приемник SERDES. |
| tx_pin | Излез | Број на ленти | Пренеси игла за податоци SERDES. |
| rx_pin_n | Влез | Број на ленти | Пин за податоци за приемник SERDES. Овој сигнал е достапен само во варијации на уред PAM4 режим на E-плочка. |
| tx_pin_n | Излез | Број на ленти | Пренеси игла за податоци SERDES. Овој сигнал е достапен само во варијации на уред PAM4 режим на E-плочка. |
| mac_clk_pll_ref | Влез | 1 | Овој сигнал мора да биде управуван од PLL и мора да го користи истиот извор на часовник што го придвижува pll_ref_clk. Овој сигнал е достапен само во варијации на уред PAM4 режим на E-плочка. |
| usr_pb_reset_n | Влез | 1 | Ресетирање на системот. |
Поврзани информации
Сигнали за интерфејс
2.3. Регистрирајте ја мапата
Забелешка:
- Дизајн ПрampАдресата на регистарот започнува со 0x20** додека адресата на јадрото на регистарот Interlaken IP започнува со 0x10**.
- Пристапен код: RO — само за читање и RW — читање/пишување.
- Системската конзола го чита дизајнот прample регистрира и известува за статусот на тестот на екранот.
Табела 6. Дизајн Прample Регистрирајте мапа за дизајн на Интерлакен Прample
| Офсет | Име | Пристап | Опис |
| 8:00 часот | Резервирано | ||
| 8:01 часот | Резервирано | ||
| 8:02 часот | Ресетирање на системот PLL | RO | Следниве битови укажуваат на барање за ресетирање на системот PLL и за овозможување вредност: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8:03 часот | RX лента е порамнета | RO | Го означува усогласувањето на лентата RX. |
| 8:04 часот | WORD е заклучен | RO | [NUM_LANES–1:0] – Идентификација на границите на зборот (блок). |
(2) Кога ќе овозможите Зачувај неискористени канали на примопредаватели за параметарот PAM4, се додава дополнителна референтна порта за часовник за да се зачува неискористениот slave канал на PAM4.
| Офсет | Име | Пристап | Опис |
| 8:05 часот | Синхронизацијата е заклучена | RO | [NUM_LANES–1:0] – Синхронизација на метафрејм. |
| 8:06 – 8:09 часот | Број на грешки CRC32 | RO | Го означува бројот на грешки CRC32. |
| 8'h0A | Број на грешки CRC24 | RO | Го означува бројот на грешки CRC24. |
| 8h0B | Сигнал за прелевање/подлив | RO | Следниве битови покажуваат: • Бит [3] – TX сигнал за поттекување • Бит [2] – TX сигнал за прелевање • Бит [1] – RX сигнал за прелевање |
| 8h0C | Број на SOP | RO | Го означува бројот на SOP. |
| 8:0 часот | Број на EOP | RO | Го означува бројот на EOP |
| 8'h0E | Броење на грешки | RO | Го означува бројот на следниве грешки: • Губење на трасата на лентата • Незаконски контролен збор • Нелегална шема на кадрирање • Недостасува индикатор за SOP или EOP |
| 8:0 часот | send_data_mm_clk | RW | Напишете 1 до бит [0] за да го овозможите сигналот на генераторот. |
| 8:10 часот | Грешка во проверката | Ја означува грешката на проверката. (Грешка во податоците на SOP, грешка во бројот на каналот и грешка во податоците на PLD) | |
| 8:11 часот | Заклучување на системот PLL | RO | Битот [0] означува индикација за заклучување на PLL. |
| 8:14 часот | Број на TX SOP | RO | Го означува бројот на SOP генериран од генераторот на пакети. |
| 8:15 часот | Број на TX EOP | RO | Го означува бројот на EOP генериран од генераторот на пакети. |
| 8:16 часот | Континуиран пакет | RW | Напишете 1 до бит [0] за да го овозможите континуираниот пакет. |
| 8:39 часот | Број на грешки во ECC | RO | Покажува број на ECC грешки. |
| 8:40 часот | ECC го коригира бројот на грешки | RO | Покажува број на поправени ECC грешки. |
Табела 7. Дизајн Прample Регистрирајте ја картата за Интерлакен Дизајн со поглед настрана Прample
Користете ја оваа мапа на регистар кога го генерирате дизајнот прampсо вклучен параметар за режимот Овозможи Interlaken Look-aside.
| Офсет | Име | Пристап | Опис |
| 8:00 часот | Резервирано | ||
| 8:01 часот | Ресетирање на бројачот | RO | Напишете 1 до бит [0] за да го избришете TX и RX бројачот еднаков бит. |
| 8:02 часот | Ресетирање на системот PLL | RO | Следниве битови укажуваат на барање за ресетирање на системот PLL и за овозможување вредност: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en |
| 8:03 часот | RX лента е порамнета | RO | Го означува усогласувањето на лентата RX. |
| 8:04 часот | WORD е заклучен | RO | [NUM_LANES–1:0] – Идентификација на границите на зборот (блок). |
| 8:05 часот | Синхронизацијата е заклучена | RO | [NUM_LANES–1:0] – Синхронизација на метафрејм. |
| 8:06 – 8:09 часот | Број на грешки CRC32 | RO | Го означува бројот на грешки CRC32. |
| 8'h0A | Број на грешки CRC24 | RO | Го означува бројот на грешки CRC24. |
| Офсет | Име | Пристап | Опис |
| 8h0B | Резервирано | ||
| 8h0C | Број на SOP | RO | Го означува бројот на SOP. |
| 8:0 часот | Број на EOP | RO | Го означува бројот на EOP |
| 8'h0E | Броење на грешки | RO | Го означува бројот на следниве грешки: • Губење на трасата на лентата • Незаконски контролен збор • Нелегална шема на кадрирање • Недостасува индикатор за SOP или EOP |
| 8:0 часот | send_data_mm_clk | RW | Напишете 1 до бит [0] за да го овозможите сигналот на генераторот. |
| 8:10 часот | Грешка во проверката | RO | Ја означува грешката на проверката. (Грешка во податоците на SOP, грешка во бројот на каналот и грешка во податоците на PLD) |
| 8:11 часот | Заклучување на системот PLL | RO | Битот [0] означува индикација за заклучување на PLL. |
| 8:13 часот | Број на латентност | RO | Покажува број на латентност. |
| 8:14 часот | Број на TX SOP | RO | Го означува бројот на SOP генериран од генераторот на пакети. |
| 8:15 часот | Број на TX EOP | RO | Го означува бројот на EOP генериран од генераторот на пакети. |
| 8:16 часот | Континуиран пакет | RO | Напишете 1 до бит [0] за да го овозможите континуираниот пакет. |
| 8:17 часот | TX и RX бројач еднакви | RW | Укажува дека бројачот TX и RX се еднакви. |
| 8:23 часот | Овозможи латентност | WO | Напишете 1 до бит [0] за да овозможите мерење на латентност. |
| 8:24 часот | Доцнењето е подготвено | RO | Покажува дека мерењето на латентноста е подготвено. |
Interlaken (втора генерација) Intel Agilex FPGA IP Design ExampЛе Водич за корисникот Архиви
За најновите и претходните верзии на ова упатство за корисникот, погледнете во Интерлакен (2 Генерација) Intel Agilex FPGA IP Дизајн ПрampУпатство за употреба HTML верзија. Изберете ја верзијата и кликнете Преземи. Ако IP или верзија на софтвер не е наведена, се применува упатството за корисникот за претходната IP или верзија на софтверот.
IP верзиите се исти како верзиите на софтверот Intel Quartus Prime Design Suite до v19.1. Од верзијата 19.2 или понова на софтверот Intel Quartus Prime Design Suite, јадрата на IP имаат нова шема за верзии на IP.
Историја на ревизија на документи за Interlaken (втора генерација) Intel Agilex FPGA IP Design ExampУпатство за употреба
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
| 2022.08.03 | 21.3 | 20.0.1 | Поправен е OPN на уредот за комплетот за развој на трансивер-SoC од серијата F Intel Agilex. |
| 2021.10.04 | 21.3 | 20.0.1 | • Додадена е поддршка за симулатор QuestaSim. • Отстранета поддршка за симулатор NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Додадени информации за зачувување на неискористениот канал на трансиверот за PAM4 во делот: Дизајн на хардвер пр.ampЛе Компоненти. • Додаден е опис на сигналот pll_ref_clk[1] во делот: Интерфејс сигнали. |
| 2020.12.14 | 20.4 | 20.0.0 | • Ажурирано сampИзлезот за тестирање на хардверот за режимот Interlaken и режимот Interlaken Look-aside во делот Тестирање на дизајнот на хардверот Пр.ampле. • Ажурирана мапа на регистарот за дизајнот Interlaken Look-aside, прampле во делот Регистрирај мапа. • Додадени критериуми за полагање за успешно хардверско тестирање во делот Тестирање на дизајнот на хардверот Прampле. |
| 2020.10.16 | 20.2 | 19.3.0 | Поправена команда за извршување на почетната калибрација за адаптација на страната RX при тестирање на дизајнот на хардверот Прampле делот. |
| 2020.06.22 | 20.2 | 19.3.0 | • Дизајнот прampДостапно е за режимот Interlaken Look-aside. • Хардверско тестирање на дизајнот прampЛе е достапно за варијации на уреди Intel Agilex. • Додадена слика: Блок дијаграм на високо ниво за дизајн на Интерлакен (втора генерација) пр.ampле. • Ажурирани следните секции: – Барања за хардвер и софтвер – Структура на директориумот • Ги измени следните бројки за да го вклучи ажурирањето поврзано со Interlaken Look-aside: – Слика: Интерлакен (втора генерација) Дизајн на хардвер Прampле Високо Блок дијаграм на ниво за варијации на режимот NRZ на електронска плочка – Слика: Интерлакен (втора генерација) Дизајн на хардвер Прample Блок дијаграм на високо ниво за варијации на режимот PAM4 на електронски плочки • Ажурирана слика: Уредувач на параметри на IP. • Додадени информации за поставките за фреквенција во апликацијата за контрола на часовникот во делот Составување и конфигурирање на дизајнот Прampле во Хардвер. |
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
|
• Додадени излези за тестирање за Interlaken Look-aside во следните делови: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Отстранет clk100. mgmt_clk служи како референтен часовник за IO PLL во следново: |
| 2019.07.01 | 19.2 | 19.2 | Почетно ослободување. |
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.
ISO
9001:2015
Регистриран
Interlaken (втора генерација) Intel® Agilex™ FPGA IP Дизајн ПрampУпатство за употреба
Онлајн верзија
Испрати повратни информации
ID: 683800
UG-20239
Верзија: 2022.08.03
Документи / ресурси
 |
intel Interlaken (втора генерација) Agilex FPGA IP Дизајн Прample [pdf] Упатство за корисникот Interlaken 2-та генерација на Agilex FPGA IP Дизајн Прample, Interlaken, 2-ра генерација Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Дизајн Прample |
