Interlaken (2. generacija) Intel®
Agilex™ FPGA IP Design Example
Uporabniški priročnik

Vodnik za hiter začetek

IP jedro FPGA Interlaken (2. generacije) zagotavlja simulacijsko testno mizo in zasnovo strojne opreme, npr.ampki podpira prevajanje in testiranje strojne opreme. Ko ustvarite načrt nprample, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi. Dizajn example je na voljo tudi za funkcijo pogleda vstran Interlaken.
Testna miza in oblikovanje nprample podpira način NRZ in PAM4 za naprave E-tile. Interlaken (2. generacija) FPGA IP jedro ustvarja zasnovo exampdatoteke za vse podprte kombinacije števila stez in hitrosti prenosa podatkov.

Slika 1. Razvojni koraki za Design Example

Zasnova jedra IP Interlaken (2. generacije) nprample podpira naslednje funkcije:

• Notranji način serijske povratne zanke TX v RX
• Samodejno ustvari pakete fiksne velikosti
• Osnovne zmožnosti preverjanja paketov
• Možnost uporabe sistemske konzole za ponastavitev zasnove za namen ponovnega testiranja
• PMA prilagoditev

Slika 2. Visokonivojski blokovni diagram za Interlaken (2. generacija) Design Example

Povezane informacije

• Interlaken (2. generacija) FPGA IP uporabniški priročnik
• Interlaken (2. generacija) Intel FPGA IP Opombe ob izdaji

1.1. Zahteve glede strojne in programske opreme
Za preizkus bivšegaampza oblikovanje uporabite naslednjo strojno in programsko opremo:

• Različica programske opreme Intel® Prime Pro Edition 21.3
• Sistemska konzola
• Podprti simulatorji:
  — Siemens* EDA ModelSim* SE ali QuestaSim*
  — Synopsys* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Povezane informacije
Uporabniški priročnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC
1.2. Struktura imenika
Zasnova jedra IP Interlaken (2. generacije) nprample file imeniki vsebujejo naslednje ustvarjene files za oblikovanje nprample.
Slika 3. Imeniška struktura ustvarjenega Interlakena (2. generacija) Example Oblikovanje

Konfiguracija strojne opreme, simulacija in preizkus files se nahajajo vample_installation_dir>/uflex_ilk_0_example_design.
Tabela 1. Zasnova jedrne strojne opreme IP Interlaken (2. generacije) Example File Opisi
te files so vample_installation_dir>/uflex_ilk_0_example_design/ prampimenik le_design/quartus.

File Imena	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Nastavitve projekta Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Oblikovalska omejitev Synopsys file. Lahko kopirate in spremenite za svoj dizajn.
sysconsole_testbench.tcl	Glavni file za dostop do sistemske konzole

Tabela 2. Interlaken (2. generacija) IP Core Testbench File Opis
to file je vample_installation_dir>/uflex_ilk_0_example_design/ prampimenik le_design/rtl.

File Ime	Opis
top_tb.sv	Testna miza najvišje ravni file.

Tabela 3. nterlaken (2. generacija) IP Core Testbench skripti
te files so vample_installation_dir>/uflex_ilk_0_example_design/ prampimenik le_design/testbench.

File Ime	Opis
vcstest.sh	Skript VCS za zagon testne mize.
vlog_pro.do	Skript ModelSim SE ali QuestaSim za zagon preskusne naprave.
xcelium.sh	Skript Xcelium za zagon preskusne naprave.

1.3. Oblikovanje strojne opreme, nprample Komponente
Bivšiample design povezuje sistemske in PLL referenčne ure ter zahtevane konstrukcijske komponente. Bivšiample design konfigurira jedro IP v načinu notranje povratne zanke in generira pakete na vmesniku za prenos uporabniških podatkov IP core TX. Jedro IP pošilja te pakete po notranji poti povratne zanke skozi sprejemnik-sprejemnik.
Ko sprejemnik jedra IP prejme pakete na poti povratne zanke, obdela pakete Interlaken in jih prenese na uporabniški vmesnik za prenos podatkov RX. Bivšiample design preveri, ali se prejeti in poslani paketi ujemajo.
Strojna oprema exampzasnova datoteke vključuje zunanje PLL-je. Pregledate lahko čisto besedilo files do view sampkodo, ki izvaja eno možno metodo za povezovanje zunanjih PLL-jev z Interlaken (2. generacija) FPGA IP.
Zasnova strojne opreme Interlaken (2. generacije) nprampvsebuje naslednje komponente:

1. Interlaken (2. generacija) FPGA IP
2. Generator paketov in preverjanje paketov
3. JTAG krmilnik, ki komunicira s sistemsko konzolo. Z logiko odjemalca komunicirate prek sistemske konzole.

Slika 4. Zasnova strojne opreme Interlaken (2. generacija) Example blokovni diagram visoke ravni za različice načina NRZ E-ploščic

Zasnova strojne opreme Interlaken (2. generacije) nprampDatoteka, ki cilja na različice načina E-tile PAM4, zahteva dodatno uro mac_clkin, ki jo ustvari IO PLL. Ta PLL mora uporabljati isto referenčno uro, ki poganja pll_ref_clk.

Slika 5. Zasnova strojne opreme Interlaken (2. generacija) Exampna visoki ravni
Blok diagram za različice načina E-tile PAM4

Za različice načina E-tile PAM4, ko omogočite parameter Ohrani neuporabljene sprejemno-sprejemne kanale za PAM4, se dodajo dodatna vrata za referenčno uro (pll_ref_clk [1]). Ta vrata morajo delovati na isti frekvenci, kot je definirana v urejevalniku parametrov IP (referenčna urna frekvenca za ohranjene kanale). Možnost Ohrani neuporabljene sprejemno-sprejemne kanale za PAM4 ni obvezna. Pin in z njim povezane omejitve, dodeljene tej uri, so vidne v QSF, ko izberete razvojni komplet Intel Stratix® 10 ali Intel Agilex za ustvarjanje načrta.
Za oblikovanje nprampV simulaciji preskusna naprava vedno definira isto frekvenco za pll_ref_clk[0] in pll_ref_clk[1].
Povezane informacije
Uporabniški priročnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC
1.4. Ustvarjanje dizajna

Slika 6. Postopek

Sledite tem korakom za ustvarjanje strojne opreme exampoblikovanje datoteke in testna miza:

1. V programski opremi Intel Quartus Prime Pro Edition kliknite File ➤ Čarovnik za nov projekt, da ustvarite nov projekt Intel Quartus Prime, ali kliknite File ➤ Open Project, da odprete obstoječi projekt Intel Quartus Prime. Čarovnik vas pozove, da določite napravo.
2. Določite družino naprav Agilex in izberite napravo za svojo zasnovo.
3. V katalogu IP poiščite in dvokliknite Interlaken (2nd Generation) Intel FPGA IP. Prikaže se okno New IP Variant.
4. Določite ime najvišje ravni za vašo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
5. Kliknite OK. Prikaže se urejevalnik parametrov.
   Slika 7. Prample zavihek Design v Interlaken (2. generacija) Intel FPGA IP Parameter Editor
6. Na zavihku IP določite parametre za svojo različico jedra IP.
7. Na zavihku Prilagoditev PMA določite parametre prilagoditve PMA, če nameravate uporabiti prilagoditev PMA za svoje različice naprave E-tile.
   Ta korak ni obvezen:
   • Izberite možnost Enable adaptation load soft IP.
   Opomba: Ko je prilagoditev PMA omogočena, morate omogočiti možnost Enable Native PHY Debug Master Endpoint (NPDME) na zavihku IP.
   • Izberite prednastavitev prilagoditve PMA za prilagoditev PMA Izberite parameter.
   • Kliknite PMA Adaptation Preload, da naložite začetne in neprekinjene prilagoditvene parametre.
   • Podajte število konfiguracij PMA, ki naj bodo podprte, ko je omogočenih več konfiguracij PMA, s parametrom Število konfiguracij PMA.
   • Izberite, katero konfiguracijo PMA želite naložiti ali shraniti z možnostjo Izberite konfiguracijo PMA za nalaganje ali shranjevanje.
   • Kliknite Naloži prilagoditev iz izbrane konfiguracije PMA, da naložite izbrane nastavitve konfiguracije PMA.
   Za več informacij o prilagoditvenih parametrih PMA glejte uporabniški priročnik E-tile Transceiver PHY.
8. Na Example zavihek Design, izberite možnost Simulacija za ustvarjanje preskusne naprave in izberite možnost Sinteza za ustvarjanje strojne opremeampoblikovanje.
   Opomba: Izbrati morate vsaj eno od možnosti Simulacija ali Sinteza za ustvarjanje Example Oblikovanje Files.
9. Za generirani format HDL je na voljo samo Verilog.
10. Za Target Development Kit izberite ustrezno možnost.
    Opomba: možnost razvojnega kompleta Intel Agilex F-Series Transceiver SoC je na voljo le, če vaš projekt določa ime naprave Intel Agilex, ki se začne z AGFA012 ali AGFA014. Ko izberete možnost razvojnega kompleta, so dodelitve nožic nastavljene glede na številko dela naprave Intel Agilex Development Kit AGFB014R24A2E2V in se lahko razlikujejo od izbrane naprave. Če nameravate preskusiti zasnovo na strojni opremi na drugem tiskanem vezju, izberite možnost Brez razvojnega kompleta in naredite ustrezne dodelitve zatičev v .qsf file.
11. Kliknite Generate Example Design. Možnost Select ExampPrikaže se okno Design Directory.
12. Če želite spremeniti dizajn nprample pot imenika ali ime iz prikazanih privzetih vrednosti (uflex_ilk_0_example_design), poiščite novo pot in vnesite nov dizajn nprample ime imenika.
13. Kliknite OK.

Povezane informacije

• Uporabniški priročnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC
• Uporabniški priročnik za oddajnik-sprejemnik E-tile PHY

1.5. Simulacija zasnove Example Testbench
Glejte Interlaken (2nd Generation) Hardware Design Example Blok visoke ravni za različice načina E-tile NRZ in oblikovanje strojne opreme Interlaken (2. generacije) Example Blok visoke ravni za variacije načina E-tile PAM4 blokovni diagrami preskusne naprave za simulacijo.

Slika 8. Postopek

Za simulacijo preskusne mize sledite tem korakom:

1. V ukazni vrstici preklopite v imenik simulacije preskusne naprave. Imenik jeample_installation_dir>/example_design/ preskusna naprava za naprave Intel Agilex.
2. Zaženite simulacijski skript za podprti simulator po vaši izbiri. Skript prevede in zažene testno mizo v simulatorju. Vaša skripta bi morala po končani simulaciji preveriti, ali se štetja SOP in EOP ujemata. Glejte tabelo Koraki za zagon simulacije.
   Tabela 4. Koraki za zagon simulacije

   Simulator	Navodila
   ModelSim SE ali QuestaSim	V ukazno vrstico vnesite -do vlog_pro.do. Če želite simulirati, ne da bi prikazali GUI ModelSim, vnesite vsim -c -do vlog_pro.do
   VCS	V ukazno vrstico vnesite sh vcstest.sh
   Xcelium	V ukazno vrstico vnesite sh xcelium.sh

3. Analizirajte rezultate. Uspešna simulacija pošilja in sprejema pakete ter prikaže »Test PASSED«.

Testna miza za načrtovanje nprample opravi naslednje naloge:

• Instanciira Interlaken (2. generacija) Intel FPGA IP.
• Natisne stanje PHY.
• Preveri sinhronizacijo metaframe (SYNC_LOCK) in meje besed (blokov) (WORD_LOCK).
• Čaka, da se posamezni pasovi zaklenejo in poravnajo.
• Začne pošiljati pakete.
• Preveri statistiko paketov:
  — Napake CRC24
  — SOP
  — EOP

Naslednji sampizhod datoteke ponazarja uspešen preskus simulacije v načinu Interlaken:
*****************************************
INFO: Čakanje na poravnavo pasov.
Vsi sprejemni pasovi so poravnani in pripravljeni za sprejem prometa.
***************************************************
***************************************************
INFO: Začnite pošiljati pakete
***************************************************
***************************************************
INFO: Prenehajte s pošiljanjem paketov
***************************************************
***************************************************
INFO: Preverjanje statistike paketov
***************************************************
Sporočene napake CRC 24: 0
Poslani SOP: 100
Poslani EOP: 100
Prejeti SOP: 100
Prejeti EOP: 100
Število napak ECC: 0
***************************************************
INFO: Test OPRAVLJEN
***************************************************
Opomba: Dizajn Interlaken examptestna naprava za simulacijo pošlje 100 paketov in prejme 100 paketov.
Naslednji sampIzhod datoteke ponazarja uspešen preizkus simulacije v načinu Interlaken Look-aside:
Preverite, ali sta števec TX in RX enaka ali ne.
———————————————————-
READ_MM: naslov 4000014 = 00000001.
———————————————————-
De-assert Counter enak bit.
———————————————————-
WRITE_MM: naslov 4000001 dobi 00000001.
WRITE_MM: naslov 4000001 dobi 00000000.
———————————————————-
ŠTEVEC RX_SOP.
———————————————————-
READ_MM: naslov 400000c = 0000006a.
———————————————————-
ŠTEVEC RX_EOP.
READ_MM: naslov 400000d = 0000006a.
———————————————————-
READ_MM: naslov 4000010 = 00000000.
———————————————————-
Prikaz končnega poročila.
———————————————————-
0 Zaznana napaka
0 prijavljenih napak CRC24
Prenesenih 106 SOP
106 poslanih EOP
Prejetih 106 SOP
Prejetih 106 EOP
———————————————————-
Končaj simulacijo
———————————————————-
TEST OPRAVLJEN
———————————————————-
Opomba: Število paketov (SOP in EOP) se razlikuje glede na stezo v Interlaken Lookaside design example simulacija sample izhod.
Povezane informacije
Oblikovanje strojne opreme, nprample Komponente na strani 6
1.6. Prevajanje in konfiguriranje načrta Example v strojni opremi

Slika 9. Postopek

Za prevajanje in izvajanje predstavitvenega preizkusa strojne opreme nprample design, sledite tem korakom:

1. Zagotovite strojno opremo nprample oblikovanje oblikovanja je končano.
2. V programski opremi Intel Quartus Prime Pro Edition odprite projekt Intel Quartus Primeample_installation_dir>/example_design/quartus/ prample_design.qpf>.
3. V meniju Obdelava kliknite Začni kompilacijo.
4. Po uspešni kompilaciji je .sof file je na voljo v izbranem imeniku.
   Sledite tem korakom za programiranje strojne opreme exampzasnova datoteke na napravi Intel Agilex:
5. Priključite razvojni komplet Intel Agilex F-Series Transceiver-SoC na gostiteljski računalnik.
   b. Zaženite aplikacijo Clock Control, ki je del razvojnega kompleta, in nastavite nove frekvence za design example. Spodaj je nastavitev frekvence v aplikaciji Clock Control:
   • Si5338 (U37), CLK1- 100 MHz
   • Si5338 (U36), CLK2- 153.6 MHz
   • Si549 (Y2), OUT- Nastavite na vrednost pll_ref_clk (1) glede na vašo konstrukcijsko zahtevo.
   c. V meniju Orodja kliknite Programer.
   d. V Programerju kliknite Nastavitev strojne opreme.
   e. Izberite napravo za programiranje.
   f. Izberite in dodajte razvojni komplet Intel Agilex F-Series Transceiver-SoC, na katerega se lahko poveže vaša seja Intel Quartus Prime.
   g. Prepričajte se, da je način nastavljen na JTAG.
   h. Izberite napravo Intel Agilex in kliknite Dodaj napravo. Programer prikaže blokovni diagram povezav med napravami na vaši plošči.
   jaz. V vrstici z vašim .sof potrdite polje za .sof.
   j. Potrdite polje v stolpcu Program/Konfiguracija.
   k. Kliknite Start.

Povezane informacije

• Programiranje naprav Intel FPGA na strani 0
• Analiziranje in odpravljanje napak v načrtih s sistemsko konzolo
• Uporabniški priročnik za razvojni komplet Intel Agilex F-Series Transceiver-SoC

1.7. Testiranje zasnove strojne opreme Nprample
Ko prevedete zasnovo jedra IP Interlaken (2. generacije), nprampin konfigurirate svojo napravo, lahko uporabite sistemsko konzolo za programiranje jedra IP in njegovih vdelanih registrov jedra Native PHY IP.
Sledite tem korakom, da odprete sistemsko konzolo in preizkusite zasnovo strojne opreme, nprample:

1. V programski opremi Intel Quartus Prime Pro Edition v meniju Orodja kliknite Sistemska orodja za odpravljanje napak ➤ Sistemska konzola.
2. Spremenite vample_installation_dir>nprampimenik le_design/hwtest.
3. Če želite odpreti povezavo z JTAG master, vnesite naslednji ukaz: source sysconsole_testbench.tcl
4. Način notranje serijske zanke lahko vklopite z naslednjo zasnovo, nprample ukazi:
   a. stat: Natisne splošne informacije o stanju.
   b. sys_reset: Ponastavi sistem.
   c. loop_on: Vklopi notranjo serijsko povratno zanko.
   d. run_example_design: zažene oblikovanje nprample.
   Opomba: Pred run_ex morate zagnati ukaz loop_onampukaz le_design.
   Run_example_design zažene naslednje ukaze v zaporedju:
   sys_reset->stat->gen_on->stat->gen_off.
   Opomba: Ko izberete možnost Enable adaptation load soft IP, bo run_exampUkaz le_design izvede začetno prilagoditveno umerjanje na strani RX z zagonom ukaza run_load_PMA_configuration.
5. Način notranje serijske zanke lahko izklopite z naslednjo zasnovo, nprample ukaz:
   a. loop_off: izklopi notranjo serijsko povratno zanko.
6. Jedro IP lahko programirate z naslednjo dodatno zasnovo, nprample ukazi:
   a. gen_on: Omogoča generator paketov.
   b. gen_off: Onemogoči generator paketov.
   c. run_test_loop: Zažene test za časi za različice E-tile NRZ in PAM4.
   d. clear_err: Počisti vse lepljive bite napak.
   e. set_test_mode : Nastavi test za izvajanje v določenem načinu.
   f. get_test_mode: natisne trenutni testni način.
   g. set_burst_size : nastavi velikost zaporednega snemanja v bajtih.
   h. get_burst_size: Natisne informacije o velikosti zaporednega napisa.

Uspešen preizkus natisne sporočilo HW_TEST:PASS. Spodaj so merila za uspešno izvedbo preizkusa:

• Ni napak za CRC32, CRC24 in preverjalnik.
• Preneseni SOP in EOP se morajo ujemati s prejetimi.

Naslednji sampizhod datoteke ponazarja uspešen testni zagon v načinu Interlaken:
INFO: INFO: Nehajte ustvarjati pakete
==== POROČILO O STANJU ====
TX KHz: 402813
RX KHz: 402813
Zaklepanja frekvenc: 0x0000ff
Zaklepanje TX PLL: 0x000001
Poravnaj: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
zaklepanje besed: 0x0000ff
zaklepanje sinhronizacije: 0x0000ff
Napake CRC32: 0
Napake CRC24: 0
Napake preverjalnika: 0
Oznake napak FIFO: 0x000000
Poslani SOP: 1087913770
Poslani EOP: 1087913770
Prejeti SOP: 1087913770
Prejeti EOP: 1087913770
ECC popravljeno: 0
Napaka ECC: 0
Od vklopa je preteklo 161 sekund
HW_TEST : OPRAVIL
Uspešen preizkus natisne sporočilo HW_TEST : PASS. Spodaj so merila za uspešno izvedbo preizkusa:

• Ni napak za CRC32, CRC24 in preverjalnik.
• Preneseni SOP in EOP se morajo ujemati s prejetimi.

Naslednji sampIzhod datoteke ponazarja uspešen testni zagon v načinu Interlaken Lookaside:
INFO: INFO: Nehajte ustvarjati pakete
==== POROČILO O STANJU ====
TX KHz: 402813
RX KHz: 402812
Zaklepanja frekvenc: 0x000fff
Zaklepanje TX PLL: 0x000001
Poravnaj: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
zaklepanje besed: 0x000fff
zaklepanje sinhronizacije: 0x000fff
Napake CRC32: 0
Napake CRC24: 0
Napake preverjalnika: 0
Poslani SOP: 461
Poslani EOP: 461
Prejeti SOP: 461
Prejeti EOP: 461
Od vklopa je preteklo 171 sekund
HW_TEST : OPRAVIL

Oblikovanje Example Opis

Dizajn example prikazuje funkcionalnost jedra IP Interlaken.
Povezane informacije
Interlaken (2. generacija) FPGA IP uporabniški priročnik
2.1. Oblikovanje Example Vedenje
Če želite preizkusiti zasnovo v strojni opremi, v sistemsko konzolo vnesite naslednje ukaze:

1. Pridobite nastavitev file:
   % virample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Izvedite test:
   % run_example_design
3. Zasnova strojne opreme Interlaken (2. generacije) nprample dokonča naslednje korake:
   a. Ponastavi Interlaken (2. generacija) IP.
   b. Konfigurira IP Interlaken (2. generacije) v načinu notranje povratne zanke.
   c. Pošlje tok paketov Interlaken z vnaprej določenimi podatki v tovoru v uporabniški vmesnik za prenos podatkov TX jedra IP.
   d. Preverja prejete pakete in poroča o statusu. Preverjevalnik paketov, vključen v zasnovo strojne opreme, nprample ponuja naslednje osnovne zmožnosti preverjanja paketov:
   • Preveri, ali je zaporedje poslanih paketov pravilno.
   • Preveri, ali se prejeti podatki ujemajo s pričakovanimi vrednostmi, tako da zagotovi usklajenost števila začetnega paketa (SOP) in konca paketa (EOP), medtem ko se podatki prenašajo in sprejemajo.

2.2. Vmesniški signali
Tabela 5. Dizajn Example vmesniški signali

Ime vrat	Smer	Širina (bitov)	Opis
mgmt_clk	Vnos	1	Vnos sistemske ure. Taktna frekvenca mora biti 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2)	Vnos	2-jan	Referenčna ura oddajnika. Poganja RX CDR PLL.

Ime vrat	Smer	Širina (bitov)	Opis
			pll_ref_clk[1] je na voljo samo, če omogočite Shranjujte neuporabljeno Opomba: sprejemno-sprejemni kanali za PAM4 parameter v načinu E-tile PAM4 IP različice.
rx_pin	Vnos	Število pasov	Podatkovni pin sprejemnika SERDES.
tx_pin	Izhod	Število pasov	Prenos podatkovnega PIN-a SERDES.
rx_pin_n	Vnos	Število pasov	Podatkovni pin sprejemnika SERDES. Ta signal je na voljo samo v različicah naprav v načinu E-tile PAM4.
tx_pin_n	Izhod	Število pasov	Prenos podatkovnega PIN-a SERDES. Ta signal je na voljo samo v različicah naprav v načinu E-tile PAM4.
mac_clk_pll_ref	Vnos	1	Ta signal mora poganjati PLL in mora uporabljati isti vir takta, ki poganja pll_ref_clk. Ta signal je na voljo samo v različicah naprav v načinu E-tile PAM4.
usr_pb_reset_n	Vnos	1	Ponastavitev sistema.

Povezane informacije
Vmesniški signali
2.3. Registracija Zemljevid
Opomba:

• Oblikovanje Exampnaslov registra le se začne z 0x20**, medtem ko se naslov osrednjega registra IP Interlaken začne z 0x10**.
• Koda za dostop: RO—Samo branje in RW—Branje/pisanje.
• Sistemska konzola prebere dizajn nprample registrira in poroča o statusu testa na zaslonu.

Tabela 6. Dizajn Example Register Map for Interlaken Design Example

Odmik	Ime	Dostop	Opis
8'00	Rezervirano
8'01	Rezervirano
8'02	Ponastavitev sistema PLL	RO	Naslednji biti označujejo sistemsko zahtevo za ponastavitev PLL in vrednost omogočitve: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX vozni pas poravnan	RO	Označuje razporeditev voznega pasu RX.
8'04	WORD je zaklenjen	RO	[NUM_LANES–1:0] – Identifikacija meja besed (blokov).

(2) Ko omogočite Ohrani neuporabljene sprejemno-sprejemne kanale za parameter PAM4, se doda dodatna referenčna vrata za uro, da se ohrani neuporabljen pomožni kanal PAM4.

Odmik	Ime	Dostop	Opis
8'05	Sinhronizacija zaklenjena	RO	[NUM_LANES–1:0] – Sinhronizacija metaframe.
8 – 06	Število napak CRC32	RO	Označuje število napak CRC32.
8'h0A	Število napak CRC24	RO	Označuje število napak CRC24.
8'h0B	Signal preliva/podtoka	RO	Naslednji bitji kažejo: • Bit [3] – signal podtoka TX • Bit [2] – signal prelivanja TX • Bit [1] – signal preliva RX
8'h0C	štetje SOP	RO	Označuje številko SOP.
8'h0D	EOP štetje	RO	Označuje število EOP
8'h0E	Število napak	RO	Označuje število naslednjih napak: • Izguba poravnave voznega pasu • Nedovoljena kontrolna beseda • Nedovoljen vzorec okvirja • Manjka indikator SOP ali EOP
8'h0F	pošiljanje_podatkov_mm_clk	RW	Zapišite 1 v bit [0], da omogočite signal generatorja.
8'10	Napaka preverjalnika		Označuje napako preverjalnika. (napaka podatkov SOP, napaka številke kanala in napaka podatkov PLD)
8'11	Zaklepanje sistema PLL	RO	Bit [0] označuje indikacijo zaklepanja PLL.
8'14	Število TX SOP	RO	Označuje število SOP, ki jih ustvari generator paketov.
8'15	TX EOP štetje	RO	Označuje število EOP, ki jih ustvari generator paketov.
8'16	Neprekinjen paket	RW	Zapišite 1 v bit [0], da omogočite neprekinjen paket.
8'39	Število napak ECC	RO	Označuje število napak ECC.
8'40	Število popravljenih napak ECC	RO	Označuje število popravljenih napak ECC.

Tabela 7. Dizajn Example Register Map for Interlaken Look-aside Design Example
Uporabite ta zemljevid registra, ko ustvarite načrt nprampz vklopljenim parametrom Enable Interlaken Look-side mode.

Odmik	Ime	Dostop	Opis
8'00	Rezervirano
8'01	Ponastavitev števca	RO	Zapišite 1 v bit [0], da počistite enak bit števca TX in RX.
8'02	Ponastavitev sistema PLL	RO	Naslednji biti označujejo sistemsko zahtevo za ponastavitev PLL in vrednost omogočitve: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX vozni pas poravnan	RO	Označuje razporeditev voznega pasu RX.
8'04	WORD je zaklenjen	RO	[NUM_LANES–1:0] – Identifikacija meja besed (blokov).
8'05	Sinhronizacija zaklenjena	RO	[NUM_LANES–1:0] – Sinhronizacija metaframe.
8 – 06	Število napak CRC32	RO	Označuje število napak CRC32.
8'h0A	Število napak CRC24	RO	Označuje število napak CRC24.

Odmik	Ime	Dostop	Opis
8'h0B	Rezervirano
8'h0C	štetje SOP	RO	Označuje številko SOP.
8'h0D	EOP štetje	RO	Označuje število EOP
8'h0E	Število napak	RO	Označuje število naslednjih napak: • Izguba poravnave voznega pasu • Nedovoljena kontrolna beseda • Nedovoljen vzorec okvirja • Manjka indikator SOP ali EOP
8'h0F	pošiljanje_podatkov_mm_clk	RW	Zapišite 1 v bit [0], da omogočite signal generatorja.
8'10	Napaka preverjalnika	RO	Označuje napako preverjalnika. (napaka podatkov SOP, napaka številke kanala in napaka podatkov PLD)
8'11	Zaklepanje sistema PLL	RO	Bit [0] označuje indikacijo zaklepanja PLL.
8'13	Število zakasnitev	RO	Označuje število zakasnitev.
8'14	Število TX SOP	RO	Označuje število SOP, ki jih ustvari generator paketov.
8'15	TX EOP štetje	RO	Označuje število EOP, ki jih ustvari generator paketov.
8'16	Neprekinjen paket	RO	Zapišite 1 v bit [0], da omogočite neprekinjen paket.
8'17	TX in RX števec enak	RW	Označuje, da sta števec TX in RX enaka.
8'23	Omogoči zakasnitev	WO	Zapišite 1 v bit [0], da omogočite merjenje zakasnitve.
8'24	Zakasnitev pripravljena	RO	Označuje, da je merjenje zakasnitve pripravljeno.

Interlaken (2. generacija) Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika

Za najnovejšo in prejšnjo različico tega uporabniškega priročnika glejte Interlaken (2 Generation) Intel Agilex FPGA IP Design Example Uporabniški priročnik HTML različica. Izberite različico in kliknite Prenesi. Če IP ali različica programske opreme ni navedena, velja uporabniški priročnik za prejšnji IP ali različico programske opreme.
Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP.

Zgodovina revizij dokumenta za Interlaken (2. generacija) Intel Agilex FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2022.08.03	21.3	20.0.1	Popravljen OPN naprave za razvojni komplet Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• Dodana podpora za simulator QuestaSim. • Odstranjena podpora za simulator NCSim.
2021.02.24	20.4	20.0.1	• Dodane informacije o ohranjanju neuporabljenega sprejemno-sprejemnega kanala za PAM4 v razdelku: Hardware Design Example Komponente. • Dodan opis signala pll_ref_clk[1] v razdelku: Signali vmesnika.
2020.12.14	20.4	20.0.0	• Posodobljena sample testni izhod strojne opreme za način Interlaken in način Interlaken Look-aside v razdelku Testiranje zasnove strojne opreme Example. • Posodobljena karta registra za Interlaken Look-aside design example v razdelku Register Zemljevid. • Dodana so merila za uspešno izvedbo preskusa strojne opreme v razdelku Testiranje zasnove strojne opreme, nprample.
2020.10.16	20.2	19.3.0	Popravljen ukaz za zagon začetne prilagoditvene kalibracije na strani RX v Testing the Hardware Design Examprazdelek le.
2020.06.22	20.2	19.3.0	• Dizajn nprample je na voljo za način Interlaken Look-side. • Testiranje strojne opreme zasnove nprample je na voljo za različice naprav Intel Agilex. • Dodana slika: blokovni diagram visoke ravni za Interlaken (2. generacija) Design Example. • Posodobljeni naslednji razdelki: – Zahteve glede strojne in programske opreme – Struktura imenika • Naslednje številke so bile spremenjene, da vključujejo posodobitev, povezano s pogledom na Interlaken: – Slika: Interlaken (2nd Generation) Hardware Design Example Visoko Blok diagram ravni za različice načina NRZ E-tile – Slika: Interlaken (2nd Generation) Hardware Design Example blokovni diagram na visoki ravni za različice načina E-tile PAM4 • Posodobljena slika: urejevalnik IP parametrov. • Dodane informacije o nastavitvah frekvence v aplikaciji za nadzor ure v razdelku Prevajanje in konfiguriranje Design Example v strojni opremi.

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
			• Dodani izhodi testnega zagona za Interlaken Look-aside v naslednjih razdelkih: – Simulacija zasnove Example Testbench – Testiranje zasnove strojne opreme Nprample • Dodani naslednji novi signali v razdelku Signali vmesnika: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Dodan zemljevid registra za Interlaken Look-aside design example v razdelku: Register Map.
2019.09.30	19.3	19.2.1	Odstranjen clk100. Mgmt_clk služi kot referenčna ura za IO PLL v naslednjem: • Slika: Interlaken (2nd Generation) Hardware Design Example blokovni diagram visoke ravni za različice načina NRZ E-ploščic. • Slika: Interlaken (2nd Generation) Hardware Design Example blokovni diagram na visoki ravni za različice načina E-tile PAM4.
2019.07.01	19.2	19.2	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.
ISO
9001:2015
Registriran
Interlaken (2. generacija) Intel® Agilex™ FPGA IP Design Example Uporabniški priročnik

Spletna različica
Pošlji povratne informacije
ID: 683800
UG-20239
Različica: 2022.08.03

Dokumenti / Viri

intel Interlaken (2. generacija) Agilex FPGA IP Design Example [pdf] Uporabniški priročnik Interlaken 2. generacije Agilex FPGA IP Design Example, Interlaken, 2. generacija Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Reference

• Uporabniški priročnik