Interlaken (2:a generationen) Intel ®
Agilex™ FPGA IP Design Example
Användarhandbok
Snabbstartguide
Interlaken (2nd Generation) FPGA IP-kärnan tillhandahåller en simuleringstestbänk och en hårdvarudesign ex.ample som stöder kompilering och hårdvarutestning. När du genererar designen example, skapar parameterredigeraren automatiskt fileär nödvändigt för att simulera, kompilera och testa designen i hårdvara. Designen example är också tillgänglig för Interlaken Look-aside-funktionen.
Testbänken och design example stöder NRZ- och PAM4-läge för E-tile-enheter. Interlaken (2nd Generation) FPGA IP-kärna genererar design examples för alla stödda kombinationer av antal körfält och datahastigheter.
Figur 1. Utvecklingssteg för design Example
Interlaken (2nd Generation) IP-kärndesign example stöder följande funktioner:
- Internt TX till RX seriellt loopback-läge
- Genererar automatiskt paket med fast storlek
- Grundläggande paketkontrollfunktioner
- Möjlighet att använda systemkonsolen för att återställa designen för omtestning
- PMA-anpassning
Figur 2. Högnivåblockdiagram för Interlaken (2:a generationens) design Example
Relaterad information
- Interlaken (2nd Generation) FPGA IP Användarhandbok
- Interlaken (2nd Generation) Intel FPGA IP Release Notes
1.1. Krav på hårdvara och mjukvara
För att testa exetampför design, använd följande hårdvara och mjukvara:
- Intel® Prime Pro Edition-programvara version 21.3
- Systemkonsol
- Simulatorer som stöds:
— Siemens* EDA ModelSim* SE eller QuestaSim*
— Synopsys* VCS*
— Kadens* Xcelium* - Intel Agilex® Quartus™ F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)
Relaterad information
Intel Agilex F-Series Transceiver-SoC Development Kit Användarhandbok
1.2. Katalogstruktur
Interlaken (2nd Generation) IP-kärndesign example file kataloger innehåller följande genererade files för design example.
Figur 3. Katalogstruktur för den genererade Interlaken (2:a generationen) Example Design
Hårdvarukonfiguration, simulering och test files är belägna iample_installation_dir>/uflex_ilk_0_example_design.
Tabell 1. Interlaken (2:a generationens) IP Core Hardware Design Example File Beskrivningar
Dessa files är iample_installation_dir>/uflex_ilk_0_example_design/ exampkatalogen le_design/quartus.
| File Namn | Beskrivning |
| example_design.qpf | Intel Quartus Prime-projekt file. |
| example_design.qsf | Intel Quartus Prime-projektinställningar file |
| example_design.sdc jtag_timing_template.sdc | Synopsys Design Constraint file. Du kan kopiera och ändra för din egen design. |
| sysconsole_testbench.tcl | Main file för åtkomst till systemkonsolen |
Tabell 2. Interlaken (2nd Generation) IP Core Testbench File Beskrivning
Detta file är iample_installation_dir>/uflex_ilk_0_example_design/ exampkatalogen le_design/rtl.
| File Namn | Beskrivning |
| top_tb.sv | Testbänk på toppnivå file. |
Tabell 3. nterlaken (2:a generationens) IP Core Testbench-skript
Dessa files är iample_installation_dir>/uflex_ilk_0_example_design/ exampkatalogen le_design/testbench.
| File Namn | Beskrivning |
| vcstest.sh | VCS-skriptet för att köra testbänken. |
| vlog_pro.do | ModelSim SE- eller QuestaSim-skriptet för att köra testbänken. |
| xcelium.sh | Xcelium-skriptet för att köra testbänken. |
1.3. Hårdvarudesign Example Komponenter
Example design kopplar ihop system- och PLL-referensklockor och nödvändiga designkomponenter. Exetample design konfigurerar IP-kärnan i intern loopback-läge och genererar paket på IP-kärnan TX användardataöverföringsgränssnitt. IP-kärnan skickar dessa paket på den interna loopback-vägen genom transceivern.
Efter att IP-kärnmottagaren tagit emot paketen på loopback-vägen, bearbetar den Interlaken-paketen och sänder dem på RX-användardataöverföringsgränssnittet. Exetample design kontrollerar att de mottagna och sända paketen matchar.
Hårdvaran exampkonstruktionen inkluderar externa PLL:er. Du kan granska den tydliga texten files till view sampen kod som implementerar en möjlig metod för att ansluta externa PLL:er till Interlaken (2nd Generation) FPGA IP.
Interlaken (2nd Generation) hårdvarudesign example innehåller följande komponenter:
- Interlaken (2:a generationens) FPGA IP
- Packet Generator och Packet Checker
- JTAG kontroller som kommunicerar med systemkonsolen. Du kommunicerar med klientlogiken via systemkonsolen.
Figur 4. Interlaken (2nd Generation) Hardware Design Example Högnivåblockdiagram för E-tile NRZ-lägesvariationer
Interlaken (2nd Generation) hårdvarudesign exampEn fil som riktar sig till en E-tile PAM4-lägesvariationer kräver en extra klocka mac_clkin som IO PLL genererar. Denna PLL måste använda samma referensklocka som driver pll_ref_clk.
Figur 5. Interlaken (2nd Generation) Hardware Design Example hög nivå
Blockdiagram för E-tile PAM4-lägesvariationer
För E-tile PAM4-lägesvariationer, när du aktiverar parametern Bevara oanvända transceiverkanaler för PAM4, läggs en extra referensklockport till (pll_ref_clk [1]). Denna port måste drivas med samma frekvens som definierats i IP-parameterredigeraren (referensklockfrekvens för bevarade kanaler). Bevara oanvända transceiverkanaler för PAM4 är valfritt. Stiftet och relaterade begränsningar som tilldelats denna klocka är synliga i QSF när du väljer Intel Stratix® 10 eller Intel Agilex utvecklingskit för designgenerering.
För design exampI simuleringen definierar testbänken alltid samma frekvens för pll_ref_clk[0] och pll_ref_clk[1].
Relaterad information
Intel Agilex F-Series Transceiver-SoC Development Kit Användarhandbok
1.4. Skapar designen
Figur 6. Tillvägagångssätt
Följ dessa steg för att generera hårdvaran example design och testbänk:
- Klicka på i programvaran Intel Quartus Prime Pro Edition File ➤ New Project Wizard för att skapa ett nytt Intel Quartus Prime-projekt, eller klicka File ➤ Öppna projekt för att öppna ett befintligt Intel Quartus Prime-projekt. Guiden uppmanar dig att ange en enhet.
- Ange enhetsfamiljen Agilex och välj enhet för din design.
- I IP-katalogen letar du upp och dubbelklickar på Interlaken (2nd Generation) Intel FPGA IP. Fönstret Ny IP-variant visas.
- Ange ett namn på högsta nivå för din anpassade IP-variant. Parametereditorn sparar IP-variationsinställningarna i en file som heter .ip.
- Klicka på OK. Parametereditorn visas.
Figur 7. Exampfliken Design i Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
- På fliken IP anger du parametrarna för din IP-kärnvariant.
- På fliken PMA Adaptation anger du PMA-anpassningsparametrarna om du planerar att använda PMA-anpassning för dina E-tile-enhetsvarianter.
Det här steget är valfritt:
• Välj alternativet Aktivera anpassningsladdning mjuk IP.
Obs! Du måste aktivera alternativet Enable Native PHY Debug Master Endpoint (NPDME) på fliken IP när PMA-anpassning är aktiverad.
• Välj en PMA-anpassningsförinställning för PMA-anpassning Välj parameter.
• Klicka på PMA Adaptation Preload för att ladda de initiala och kontinuerliga anpassningsparametrarna.
• Ange antalet PMA-konfigurationer som ska stödjas när flera PMA-konfigurationer är aktiverade med konfigurationsparametern Antal PMA.
• Välj vilken PMA-konfiguration som ska laddas eller lagras med Välj en PMA-konfiguration som ska laddas eller lagras.
• Klicka på Ladda anpassning från vald PMA-konfiguration för att ladda de valda PMA-konfigurationsinställningarna.
För mer information om PMA-anpassningsparametrarna, se E-tile Transceiver PHY User Guide. - På Examppå fliken Design, välj alternativet Simulering för att generera testbänken och välj alternativet Syntes för att generera hårdvaran ex.ampdesignen.
Obs: Du måste välja minst ett av simulerings- eller syntesalternativen för att generera example Design Files. - För genererat HDL-format är endast Verilog tillgängligt.
- Välj lämpligt alternativ för Target Development Kit.
Obs: Alternativet Intel Agilex F-Series Transceiver SoC Development Kit är endast tillgängligt när ditt projekt anger Intel Agilex-enhetsnamn som börjar med AGFA012 eller AGFA014. När du väljer alternativet Development Kit, ställs pintilldelningarna in enligt Intel Agilex Development Kit-enhetsartikelnummer AGFB014R24A2E2V och kan skilja sig från din valda enhet. Om du tänker testa designen på hårdvara på ett annat kretskort, välj alternativet Inget utvecklingspaket och gör lämpliga stifttilldelningar i .qsf file. - Klicka på Generera example Design. Välj ExampFönstret Design Directory visas.
- Om du vill ändra designen exampkatalogens sökväg eller namn från standardinställningarna som visas (uflex_ilk_0_example_design), bläddra till den nya sökvägen och skriv den nya designen exampkatalognamnet.
- Klicka på OK.
Relaterad information
- Intel Agilex F-Series Transceiver-SoC Development Kit Användarhandbok
- E-tile Transceiver PHY Användarhandbok
1.5. Simulering av Design Example Testbänk
Se Interlaken (2nd Generation) Hardware Design Example High Level Block för E-tile NRZ Mode Variations och Interlaken (2nd Generation) Hardware Design Example High Level Block för E-tile PAM4 Mode Variations blockscheman för simuleringstestbänken.
Figur 8. Tillvägagångssätt
Följ dessa steg för att simulera testbänken:
- Byt till testbänkssimuleringskatalogen vid kommandotolken. Katalogen ärample_installation_dir>/example_design/ testbench för Intel Agilex-enheter.
- Kör simuleringsskriptet för den simulator som stöds av ditt val. Skriptet kompilerar och kör testbänken i simulatorn. Ditt skript bör kontrollera att SOP- och EOP-räkningarna matchar efter att simuleringen är klar. Se tabellen Steg för att köra simulering.
Tabell 4. Steg för att köra simuleringSimulator Instruktioner ModelSim SE eller QuestaSim På kommandoraden skriver du -do vlog_pro.do. Om du föredrar att simulera utan att ta upp ModelSim GUI, skriv vsim -c -do vlog_pro.do VCS Skriv sh vcstest.sh på kommandoraden Xcelium Skriv sh xcelium.sh på kommandoraden - Analysera resultaten. En lyckad simulering skickar och tar emot paket och visar "Test PASSED".
Testbänken för design example slutför följande uppgifter:
- Instantierar Interlaken (2:a generationens) Intel FPGA IP.
- Skriver ut PHY-status.
- Kontrollerar metaframe synkronisering (SYNC_LOCK) och ord (block) gränser (WORD_LOCK).
- Väntar på att enskilda körfält är låsta och inriktade.
- Börjar sända paket.
- Kontrollerar paketstatistik:
— CRC24-fel
— SOP
— EOP
Följande samputdata illustrerar en framgångsrik simuleringstestkörning i Interlaken-läge:
*********************************************
INFO: Väntar på att körfält ska anpassas.
Alla mottagarbanor är inriktade och är redo att ta emot trafik.
************************************************** *
************************************************** *
INFO: Börja sända paket
************************************************** *
************************************************** *
INFO: Sluta sända paket
************************************************** *
************************************************** *
INFO: Kontrollerar paketstatistik
************************************************** *
CRC 24-fel rapporterade: 0
SOP:s överförda: 100
Sända EOP: 100
Mottagna SOP: 100
Mottagna EOP: 100
Antal ECC-fel: 0
************************************************** *
INFO: Testet godkänt
************************************************** *
Notera: Interlaken design example simuleringstestbänk skickar 100 paket och tar emot 100 paket.
Följande samputgången illustrerar en framgångsrik simuleringstestkörning i Interlaken Look-aside-läge:
Kontrollera att TX och RX Counter är lika eller inte.
—————————————————————
READ_MM: adress 4000014 = 00000001.
—————————————————————
De-assert Counter lika bit.
—————————————————————
WRITE_MM: adress 4000001 får 00000001.
WRITE_MM: adress 4000001 får 00000000.
—————————————————————
RX_SOP COUNTER.
—————————————————————
READ_MM: adress 400000c = 0000006a.
—————————————————————
RX_EOP COUNTER.
READ_MM: adress 400000d = 0000006a.
—————————————————————
READ_MM: adress 4000010 = 00000000.
—————————————————————
Visa slutrapport.
—————————————————————
0 Detekterat fel
0 CRC24-fel rapporterade
106 SOP skickade
106 EOP överförda
106 SOP mottagna
106 EOP mottagna
—————————————————————
Avsluta simulering
—————————————————————
AVKLARAT PROV
—————————————————————
Notera: Antalet paket (SOP och EOP) varierar per fil i Interlaken Lookaside-design ex.ample simulering sample utgång.
Relaterad information
Hårdvarudesign Example Komponenter på sidan 6
1.6. Kompilera och konfigurera Design Example i hårdvara
Figur 9. Tillvägagångssätt
För att kompilera och köra ett demonstrationstest på hårdvaran exampför design, följ dessa steg:
- Se till att hårdvara exampdesigngenerationen är klar.
- Öppna Intel Quartus Prime-projektet i programvaran Intel Quartus Prime Pro Editionample_installation_dir>/example_design/quartus/ example_design.qpf>.
- Klicka på Starta kompilering på menyn Bearbetning.
- Efter framgångsrik sammanställning, en .sof file är tillgänglig i din angivna katalog.
Följ dessa steg för att programmera hårdvaran exampdesignen på Intel Agilex-enheten: - Anslut Intel Agilex F-Series Transceiver-SoC Development Kit till värddatorn.
b. Starta applikationen Clock Control, som är en del av utvecklingssatsen, och ställ in nya frekvenser för designen example. Nedan är frekvensinställningen i applikationen Clock Control:
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2), OUT- Ställ in på värdet pll_ref_clk (1) enligt ditt designkrav.
c. Klicka på Programmerare på Verktyg-menyn.
d. I programmeraren klickar du på Hardware Setup.
e. Välj en programmeringsenhet.
f. Välj och lägg till Intel Agilex F-Series Transceiver-SoC Development Kit som din Intel Quartus Prime-session kan ansluta till.
g. Se till att Mode är inställt på JTAG.
h. Välj Intel Agilex-enheten och klicka på Lägg till enhet. Programmeraren visar ett blockschema över anslutningarna mellan enheterna på ditt kort.
i. I raden med din .sof markerar du rutan för .sof.
j. Markera rutan i kolumnen Program/Configure.
k. Klicka på Start.
Relaterad information
- Programmering av Intel FPGA-enheter på sidan 0
- Analysera och felsöka design med systemkonsolen
- Intel Agilex F-Series Transceiver-SoC Development Kit Användarhandbok
1.7. Testa hårdvarudesign Example
När du har kompilerat Interlaken (2nd Generation) Intel FPGA IP-kärndesign, exampOm du vill konfigurera din enhet kan du använda systemkonsolen för att programmera IP-kärnan och dess inbyggda Native PHY IP-kärnregister.
Följ dessa steg för att ta fram systemkonsolen och testa hårdvarudesignen t.exampde:
- I programvaran Intel Quartus Prime Pro Edition, på Verktyg-menyn, klicka på System Debugging Tools ➤ System Console.
- Byt tillample_installation_dir>exampkatalogen le_design/ hwtest.
- För att öppna en anslutning till JTAG master, skriv följande kommando: source sysconsole_testbench.tcl
- Du kan aktivera intern seriell loopback-läge med följande design example kommandon:
a. stat: Skriver ut allmän statusinformation.
b. sys_reset: Återställer systemet.
c. loop_on: Slår på intern seriell loopback.
d. run_example_design: Kör designen example.
Obs: Du måste köra loop_on-kommandot före run_exampkommandot le_design.
Run_example_design kör följande kommandon i en sekvens:
sys_reset->stat->gen_on->stat->gen_off.
Obs: När du väljer alternativet Enable adaptation load soft IP, visas run_exampkommandot le_design utför den initiala anpassningskalibreringen på RX-sidan genom att köra kommandot run_load_PMA_configuration. - Du kan stänga av intern seriell loopback-läge med följande design example kommando:
a. loop_off: Stänger av intern seriell loopback. - Du kan programmera IP-kärnan med följande tilläggsdesign example kommandon:
a. gen_on: Aktiverar paketgenerator.
b. gen_off: Inaktiverar paketgenerator.
c. run_test_loop: Kör testet för tider för E-tile NRZ och PAM4 variationer.
d. clear_err: Rensar alla klibbiga felbitar.
e. set_test_mode : Ställer in testet för att köras i ett specifikt läge.
f. get_test_mode: Skriver ut aktuellt testläge.
g. set_burst_size : Ställer in seriestorlek i byte.
h. get_burst_size: Skriver ut burststorleksinformation.
Det lyckade testet skriver ut HW_TEST:PASS-meddelandet. Nedan är godkända kriterier för en testkörning:
- Inga fel för CRC32, CRC24 och checker.
- Överförda SOP:er och EOP:er bör matchas med mottagna.
Följande samputdata illustrerar en lyckad testkörning i Interlaken-läge:
INFO: INFO: Sluta generera paket
==== STATUSRAPPORT ====
TX KHz: 402813
RX KHz: 402813
Frekvenslås: 0x0000ff
TX PLL-lås: 0x000001
Justera: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
ordlås : 0x0000ff
synklås: 0x0000ff
CRC32-fel: 0
CRC24-fel: 0
Checker fel: 0
FIFO-felflaggor: 0x000000
SOP:er överförda: 1087913770
EOP överförda: 1087913770
Mottagna SOP: 1087913770
Mottagna EOP: 1087913770
ECC korrigerad: 0
ECC-fel: 0
161 sekunder har gått sedan uppstart
HW_TEST : PASS
Det lyckade testet skriver ut meddelandet HW_TEST : PASS. Nedan är godkända kriterier för en testkörning:
- Inga fel för CRC32, CRC24 och checker.
- Överförda SOP:er och EOP:er bör matchas med mottagna.
Följande samputdata illustrerar en framgångsrik testkörning i Interlaken Lookaside-läge:
INFO: INFO: Sluta generera paket
==== STATUSRAPPORT ====
TX KHz: 402813
RX KHz: 402812
Frekvenslås: 0x000fff
TX PLL-lås: 0x000001
Justera: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
ordlås : 0x000fff
synklås: 0x000fff
CRC32-fel: 0
CRC24-fel: 0
Checker fel: 0
SOP:er överförda: 461
EOP överförda: 461
Mottagna SOP: 461
Mottagna EOP: 461
171 sekunder har gått sedan uppstart
HW_TEST : PASS
Design Example Beskrivning
Designen example demonstrerar funktionerna hos Interlaken IP-kärnan.
Relaterad information
Interlaken (2nd Generation) FPGA IP Användarhandbok
2.1. Design Example Beteende
För att testa designen i hårdvara, skriv följande kommandon i systemkonsolen:
- Källa till inställningen file:
% källaample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl - Kör testet:
% run_example_design - Interlaken (2nd Generation) hårdvarudesign example slutför följande steg:
a. Återställer Interlaken (2nd Generation) IP.
b. Konfigurerar Interlaken (2nd Generation) IP i internt loopback-läge.
c. Skickar en ström av Interlaken-paket med fördefinierade data i nyttolasten till TX-användardataöverföringsgränssnittet för IP-kärnan.
d. Kontrollerar mottagna paket och rapporterar status. Paketkontrollen som ingår i hårdvarudesignen example tillhandahåller följande grundläggande paketkontrollfunktioner:
• Kontrollerar att den överförda paketsekvensen är korrekt.
• Kontrollerar att mottagen data matchar de förväntade värdena genom att se till att både start av paket (SOP) och slut på paket (EOP) stämmer överens medan data sänds och tas emot.
2.2. Gränssnittssignaler
Tabell 5. Design Example Gränssnittssignaler
| Portnamn | Riktning | Bredd (bitar) | Beskrivning |
| mgmt_clk | Input | 1 | Systemklockingång. Klockfrekvensen måste vara 100 MHz. |
| pll_ref_clk /pll_ref_clk[1:0] (2) | Input | 2-jan | Transceiver referensklocka. Driver RX CDR PLL. |
| Portnamn | Riktning | Bredd (bitar) | Beskrivning |
| pll_ref_clk[1] är bara tillgängligt när du aktiverar Bevara oanvända Notera: transceiverkanaler för PAM4 parameter i E-tile PAM4-läge IP-variationer. |
|||
| rx_pin | Input | Antal körfält | Mottagare SERDES datastift. |
| tx_pin | Produktion | Antal körfält | Överför SERDES datastift. |
| rx_pin_n | Input | Antal körfält | Mottagare SERDES datastift. Denna signal är endast tillgänglig i enhetsvariationer i E-tile PAM4-läge. |
| tx_pin_n | Produktion | Antal körfält | Överför SERDES datastift. Denna signal är endast tillgänglig i enhetsvariationer i E-tile PAM4-läge. |
| mac_clk_pll_ref | Input | 1 | Denna signal måste drivas av en PLL och måste använda samma klockkälla som driver pll_ref_clk. Denna signal är endast tillgänglig i enhetsvariationer i E-tile PAM4-läge. |
| usr_pb_reset_n | Input | 1 | Systemåterställning. |
Relaterad information
Gränssnittssignaler
2.3. Registrera Karta
Notera:
- Design Exampregisteradressen börjar med 0x20** medan Interlakens IP-kärnregisteradress börjar med 0x10**.
- Åtkomstkod: RO—Read Only, och RW—Read/Write.
- Systemkonsolen läser designen example registrerar och rapporterar teststatus på skärmen.
Tabell 6. Design Example Registrera kartan för Interlaken Design Example
| Offset | Namn | Tillträde | Beskrivning |
| 8:00 | Reserverad | ||
| 8:01 | Reserverad | ||
| 8:02 | System PLL återställs | RO | Följande bitar indikerar systemets PLL-återställningsbegäran och aktiveringsvärde: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03 | RX-fil justerad | RO | Indikerar RX-filinriktningen. |
| 8:04 | WORD låst | RO | [NUM_LANES–1:0] – Identifiering av ord (block) gränser. |
(2) När du aktiverar Bevara oanvända transceiverkanaler för PAM4-parametern, läggs en extra referensklockport till för att bevara den oanvända PAM4-slavkanalen.
| Offset | Namn | Tillträde | Beskrivning |
| 8:05 | Synkronisering låst | RO | [NUM_LANES–1:0] – Metaframe-synkronisering. |
| 8 – 06 | Antal CRC32-fel | RO | Indikerar antalet CRC32-fel. |
| 8'h0A | Antal CRC24-fel | RO | Indikerar antalet CRC24-fel. |
| 8'h0B | Brädd-/underflödessignal | RO | Följande bitar indikerar: • Bit [3] – TX underflödessignal • Bit [2] – TX-spillsignal • Bit [1] – RX-spillsignal |
| 8'h0C | SOP-antal | RO | Indikerar antalet SOP. |
| 8'h0D | Antal EOP | RO | Indikerar antalet EOP |
| 8'h0E | Antal fel | RO | Indikerar antalet följande fel: • Förlust av körfältsuppriktning • Olagligt kontrollord • Olagligt inramningsmönster • SOP- eller EOP-indikator saknas |
| 8'h0F | skicka_data_mm_clk | RW | Skriv 1 till bit [0] för att aktivera generatorsignalen. |
| 8:10 | Checker fel | Indikerar kontrollfelet. (SOP-datafel, kanalnummerfel och PLD-datafel) | |
| 8:11 | System PLL-lås | RO | Bit [0] indikerar PLL-låsindikation. |
| 8:14 | TX SOP-antal | RO | Indikerar antalet SOP som genereras av paketgeneratorn. |
| 8:15 | TX EOP-antal | RO | Indikerar antalet EOP som genereras av paketgeneratorn. |
| 8:16 | Kontinuerligt paket | RW | Skriv 1 till bit [0] för att aktivera det kontinuerliga paketet. |
| 8:39 | Antal ECC-fel | RO | Indikerar antal ECC-fel. |
| 8:40 | ECC-korrigerat felantal | RO | Indikerar antalet korrigerade ECC-fel. |
Tabell 7. Design Example Registrera karta för Interlaken Look-aside Design Example
Använd denna registerkarta när du genererar designen example med Aktivera Interlaken Look-aside-lägesparameter aktiverad.
| Offset | Namn | Tillträde | Beskrivning |
| 8:00 | Reserverad | ||
| 8:01 | Återställning av räknaren | RO | Skriv 1 till bit [0] för att radera TX och RX räknare lika bit. |
| 8:02 | System PLL återställs | RO | Följande bitar indikerar systemets PLL-återställningsbegäran och aktiveringsvärde: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en |
| 8:03 | RX-fil justerad | RO | Indikerar RX-filinriktningen. |
| 8:04 | WORD låst | RO | [NUM_LANES–1:0] – Identifiering av ord (block) gränser. |
| 8:05 | Synkronisering låst | RO | [NUM_LANES–1:0] – Metaframe-synkronisering. |
| 8 – 06 | Antal CRC32-fel | RO | Indikerar antalet CRC32-fel. |
| 8'h0A | Antal CRC24-fel | RO | Indikerar antalet CRC24-fel. |
| Offset | Namn | Tillträde | Beskrivning |
| 8'h0B | Reserverad | ||
| 8'h0C | SOP-antal | RO | Indikerar antalet SOP. |
| 8'h0D | Antal EOP | RO | Indikerar antalet EOP |
| 8'h0E | Antal fel | RO | Indikerar antalet följande fel: • Förlust av körfältsuppriktning • Olagligt kontrollord • Olagligt inramningsmönster • SOP- eller EOP-indikator saknas |
| 8'h0F | skicka_data_mm_clk | RW | Skriv 1 till bit [0] för att aktivera generatorsignalen. |
| 8:10 | Checker fel | RO | Indikerar kontrollfelet. (SOP-datafel, kanalnummerfel och PLD-datafel) |
| 8:11 | System PLL-lås | RO | Bit [0] indikerar PLL-låsindikation. |
| 8:13 | Latensräkning | RO | Indikerar antal latenser. |
| 8:14 | TX SOP-antal | RO | Indikerar antalet SOP som genereras av paketgeneratorn. |
| 8:15 | TX EOP-antal | RO | Indikerar antalet EOP som genereras av paketgeneratorn. |
| 8:16 | Kontinuerligt paket | RO | Skriv 1 till bit [0] för att aktivera det kontinuerliga paketet. |
| 8:17 | TX och RX räknare lika | RW | Indikerar att TX- och RX-räknare är lika. |
| 8:23 | Aktivera latens | WO | Skriv 1 till bit [0] för att aktivera latensmätning. |
| 8:24 | Latency redo | RO | Indikerar att latensmätningen är klar. |
Interlaken (2:a generationen) Intel Agilex FPGA IP Design Example User Guide Archives
För de senaste och tidigare versionerna av denna användarhandbok, se Interlaken (2:a Generation) Intel Agilex FPGA IP Design Example Användarhandbok HTML-version. Välj version och klicka på Ladda ner. Om en IP- eller mjukvaruversion inte finns med i listan gäller användarhandboken för den tidigare IP- eller mjukvaruversionen.
IP-versioner är desamma som Intel Quartus Prime Design Suite-programvaruversioner upp till v19.1. Från Intel Quartus Prime Design Suite version 19.2 eller senare har IP-kärnor ett nytt IP-versionsschema.
Dokumentrevisionshistorik för Interlaken (2:a generationen) Intel Agilex FPGA IP Design Example Användarhandbok
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2022.08.03 | 21.3 | 20.0.1 | Korrigerade enhetens OPN för Intel Agilex F-Series Transceiver-SoC Development Kit. |
| 2021.10.04 | 21.3 | 20.0.1 | • Tillagt stöd för QuestaSim-simulatorn. • Borttaget stöd för NCSim-simulator. |
| 2021.02.24 | 20.4 | 20.0.1 | • Tillagd information om att bevara den oanvända transceiverkanalen för PAM4 i avsnittet: Hardware Design Example Komponenter. • Lade till signalbeskrivningen pll_ref_clk[1] i avsnittet: Interface Signals. |
| 2020.12.14 | 20.4 | 20.0.0 | • Uppdaterad samputdata för hårdvarutest för Interlaken-läge och Interlaken Look-aside-läge i avsnittet Testa hårdvarudesignen Example. • Uppdaterad registerkarta för Interlaken Look-aside design example i avsnittet Registrera Karta. • Lade till ett godkänt kriterium för en framgångsrik hårdvarutestkörning i avsnittet Testa hårdvarudesign Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Korrigerat kommando för att köra den initiala anpassningskalibreringen på RX-sidan i Testa hårdvarudesign Example avsnitt. |
| 2020.06.22 | 20.2 | 19.3.0 | • Designen example är tillgängligt för Interlaken Look-aside-läge. • Hårdvaruprovning av konstruktionen example är tillgänglig för Intel Agilex-enhetsvarianter. • Tillagd figur: Blockdiagram på hög nivå för Interlaken (2nd Generation) Design Example. • Uppdaterade följande avsnitt: – Krav på hårdvara och mjukvara – Katalogstruktur • Ändrade följande siffror för att inkludera Interlaken Look-aside-relaterad uppdatering: – Bild: Interlaken (2nd Generation) Hardware Design Example Hög Nivåblocksdiagram för E-tile NRZ-lägesvariationer – Bild: Interlaken (2nd Generation) Hardware Design Example Högnivåblockdiagram för E-tile PAM4-lägesvariationer • Uppdaterad figur: IP Parameter Editor. • Lade till information om frekvensinställningarna i klockkontrollapplikationen i avsnittet Kompilera och konfigurera Design Example i hårdvara. |
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
|
• Lade till testkörningsutgångar för Interlaken Lookaside i följande avsnitt: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Tog bort clk100. mgmt_clk fungerar som en referensklocka till IO PLL i följande: |
| 2019.07.01 | 19.2 | 19.2 | Initial release. |
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
ISO
9001:2015
Registrerad
Interlaken (2:a generationen) Intel® Agilex™ FPGA IP-design Example Användarhandbok
Online Version
Skicka feedback
ID: 683800
UG-20239
Version: 2022.08.03
Dokument/resurser
 |
intel Interlaken (2nd Generation) Agilex FPGA IP Design Example [pdf] Användarhandbok Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example |
