intel Interlaken (2nd Generation) Agilex FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန်

Interlaken (2nd Generation) Intel ®
Agilex™ FPGA IP ဒီဇိုင်းထွample
အသုံးပြုသူလမ်းညွှန်

မာတိကာ ပုန်း

1 အမြန်စတင်လမ်းညွှန်

2 ဒီဇိုင်းထွample ဖော်ပြချက်

3 Interlaken (2nd Generation) Intel Agilex FPGA IP Design Example အသုံးပြုသူလမ်းညွှန် မော်ကွန်း

4 Interlaken (2nd မျိုးဆက်) Intel Agilex FPGA IP Design Example အသုံးပြုသူလမ်းညွှန်

5 စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

5.1 ကိုးကား

6 ဆက်စပ်ပို့စ်များ

အမြန်စတင်လမ်းညွှန်

Interlaken (2nd Generation) FPGA IP core သည် simulation testbench နှင့် hardware design ex ကိုပေးသည်ampစုစည်းမှုနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းကို ပံ့ပိုးပေးသော le။ ဒီဇိုင်းထုတ်တဲ့အခါမှာ exampparameter editor သည် အလိုအလျောက် ဖန်တီးပေးပါသည်။ fileဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို ပုံဖော်ရန်၊ စုစည်းရန်နှင့် စမ်းသပ်ရန် လိုအပ်သည်။ ဒီဇိုင်းဟောင်းample ကို Interlaken Look-aside အင်္ဂါရပ်အတွက်လည်း ရနိုင်သည်။
testbench နှင့် ဒီဇိုင်း example သည် E-tile စက်များအတွက် NRZ နှင့် PAM4 မုဒ်ကို ပံ့ပိုးပေးသည်။ Interlaken (2nd Generation) FPGA IP core သည် ဒီဇိုင်း ex ကိုထုတ်ပေးသည်။ampလမ်းကြောအရေအတွက်နှင့် ဒေတာနှုန်းထားများ၏ ပံ့ပိုးပေးထားသော ပေါင်းစပ်မှုအားလုံးအတွက် les။

ပုံ 1. ဒီဇိုင်း Ex အတွက် ဖွံ့ဖြိုးတိုးတက်မှု အဆင့်များample

Interlaken (2nd Generation) IP core ဒီဇိုင်း example သည် အောက်ပါအင်္ဂါရပ်များကို ပံ့ပိုးပေးသည်-

အတွင်း TX မှ RX အမှတ်စဉ်လှည့်ပတ်မုဒ်

ပုံသေအရွယ်အစား အစုံလိုက်များကို အလိုအလျောက်ထုတ်ပေးသည်။
အခြေခံ packet စစ်ဆေးခြင်းစွမ်းရည်

ပြန်လည်စမ်းသပ်ခြင်းရည်ရွယ်ချက်အတွက် ဒီဇိုင်းကို ပြန်လည်သတ်မှတ်ရန် System Console ကို အသုံးပြုနိုင်သည်။
PMA လိုက်လျောညီထွေဖြစ်အောင်

ပုံ 2. Interlaken (2nd Generation) ဒီဇိုင်း Example

ဆက်စပ်အချက်အလက်

Interlaken (ဒုတိယမျိုးဆက်) FPGA IP အသုံးပြုသူလမ်းညွှန်
Interlaken (2nd Generation) Intel FPGA IP ဖြန့်ချိရေးမှတ်စုများ

၁.၂။ Hardware နှင့် Software လိုအပ်ချက်များ
ရည်းစားဟောင်းကို စမ်းသပ်ရန်ample ဒီဇိုင်း၊ အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုပါ။

Intel® Prime Pro Edition ဆော့ဖ်ဝဲဗားရှင်း 21.3

စနစ်ကွန်ဆိုး
ပံ့ပိုးထားသော Simulators-
— Siemens* EDA ModelSim* SE သို့မဟုတ် QuestaSim*
— Synopsys* VCS*
- Cadence* Xcelium*

Intel Agilex® Quartus™ F-Series Transceiver-SoC ဖွံ့ဖြိုးတိုးတက်မှု Kit (AGFB014R24A2E2V)

ဆက်စပ်အချက်အလက်
Intel Agilex F-Series Transceiver-SoC Development Kit အသုံးပြုသူလမ်းညွှန်
၂.၁။ လမ်းညွှန်ဖွဲ့စည်းပုံ
Interlaken (2nd Generation) IP core ဒီဇိုင်း example file လမ်းညွှန်များထဲတွင် အောက်ပါအတိုင်း ထုတ်ပေးပါသည်။ files for the design exampလဲ့
ပုံ 3. Generated Interlaken (2nd Generation) ၏ Directory Structure Example ဒီဇိုင်း

ဟာ့ဒ်ဝဲဖွဲ့စည်းပုံ၊ ပုံသဏ္ဍာန်နှင့် စမ်းသပ်မှု files တွင်တည်ရှိသည်။ample_installation_dir>/uflex_ilk_0_example_design
Table 1. Interlaken (2nd Generation) IP Core Hardware Design Example File ဖော်ပြချက်
ဒါတွေ files ထဲမှာရှိတယ်။ample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus လမ်းညွှန်။

File အမည်များ	ဖော်ပြချက်
example_design.qpf	Intel Quartus Prime ပရောဂျက် file.
example_design.qsf	Intel Quartus Prime ပရောဂျက် ဆက်တင်များ file
example_design.sdc ညtag_timeing_template.sdc	Synopsys ဒီဇိုင်းကန့်သတ်ချက် file. သင့်ကိုယ်ပိုင်ဒီဇိုင်းအတွက် ကူးယူပြင်ဆင်နိုင်ပါသည်။
sysconsole_testbench.tcl	အဓိက file System Console ကိုဝင်ရောက်ရန်

ဇယား 2. Interlaken (2nd Generation) IP Core Testbench File ဖော်ပြချက်
ဒီ file ၌ရှိသည်။ample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl လမ်းညွှန်။

File နာမည်	ဖော်ပြချက်
top_tb.sv	ထိပ်တန်းအဆင့်စမ်းသပ်ခုံ file.

ဇယား 3. nterlaken (2nd Generation) IP Core Testbench Scripts
ဒါတွေ files ထဲမှာရှိတယ်။ample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench လမ်းညွှန်။

File နာမည်	ဖော်ပြချက်
vcstest.sh	testbench ကို run ရန် VCS script
vlog_pro.do	testbench ကို run ရန် ModelSim SE သို့မဟုတ် QuestaSim script ။
xcelium.sh	testbench ကို run ရန် Xcelium script

၁.၃။ Hardware Design Exampအစိတ်အပိုင်းများ
ရည်းစားဟောင်းample ဒီဇိုင်းသည် စနစ်နှင့် PLL ရည်ညွှန်းနာရီများနှင့် လိုအပ်သော ဒီဇိုင်းအစိတ်အပိုင်းများကို ချိတ်ဆက်ပေးသည်။ ရည်းစားဟောင်းample ဒီဇိုင်းသည် internal loopback mode တွင် IP core ကို configure ပြီး IP core TX အသုံးပြုသူဒေတာလွှဲပြောင်းမှုအင်တာဖေ့စ်တွင် packets များကိုထုတ်ပေးသည်။ IP core သည် transceiver မှတဆင့် အတွင်းပိုင်း loopback လမ်းကြောင်းပေါ်တွင် ဤ packet များကို ပေးပို့သည်။
IP core လက်ခံသူသည် loopback လမ်းကြောင်းပေါ်ရှိ packet များကိုလက်ခံရရှိပြီးနောက်၊ ၎င်းသည် Interlaken packets များကိုလုပ်ဆောင်ပြီး RX အသုံးပြုသူဒေတာလွှဲပြောင်းခြင်းအင်တာဖေ့စ်တွင် ၎င်းတို့ကို ပို့လွှတ်သည်။ ရည်းစားဟောင်းample ဒီဇိုင်းသည် packet များကို လက်ခံရရှိပြီး transmission ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပါသည်။
hardware exampဒီဇိုင်းတွင် ပြင်ပ PLL များ ပါဝင်သည်။ ရှင်းလင်းသောစာသားကိုသင်စစ်ဆေးနိုင်သည်။ files မှ view sampပြင်ပ PLL များကို Interlaken (2nd Generation) FPGA IP သို့ ချိတ်ဆက်ရန် ဖြစ်နိုင်သည့်နည်းလမ်းတစ်ခုကို အကောင်အထည်ဖော်သည့် le ကုဒ်။
Interlaken (2nd Generation) ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းample တွင် အောက်ပါ အစိတ်အပိုင်းများ ပါဝင်သည်။

Interlaken (ဒုတိယမျိုးဆက်) FPGA IP

Packet Generator နှင့် Packet Checker
JTAG System Console နှင့် ဆက်သွယ်သော ထိန်းချုပ်ကိရိယာ။ သင်သည် System Console မှတဆင့် client logic နှင့် ဆက်သွယ်နိုင်သည်။

ပုံ 4. Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram သည် E-tile NRZ Mode ပြောင်းလဲမှုများ

Interlaken (2nd Generation) ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းampE-tile PAM4 မုဒ်မျိုးကွဲများကို ပစ်မှတ်ထားသည့် le IO PLL မှထုတ်ပေးသော နောက်ထပ်နာရီ mac_clkin လိုအပ်ပါသည်။ ဤ PLL သည် plll_ref_clk ကိုမောင်းနှင်သည့် တူညီသောရည်ညွှန်းနာရီကို အသုံးပြုရပါမည်။

ပုံ 5. Interlaken (2nd Generation) Hardware Design Example မြင့်မားသောအဆင့်
E-tile PAM4 မုဒ် ပြောင်းလဲမှုများအတွက် ပိတ်ဆို့သည့် ပုံကြမ်း

E-tile PAM4 မုဒ်မျိုးကွဲများအတွက်၊ PAM4 ကန့်သတ်ဘောင်အတွက် အသုံးမပြုသော transceiver ချန်နယ်များကို သိမ်းဆည်းထားသောအခါတွင် နောက်ထပ်ရည်ညွှန်းနာရီပို့တ်တစ်ခု ထပ်ထည့်သည် (pll_ref_clk [1])။ ဤပို့တ်အား IP ကန့်သတ်ချက် တည်းဖြတ်မှုတွင် သတ်မှတ်ထားသည့် တူညီသောကြိမ်နှုန်းဖြင့် မောင်းနှင်ရပါမည် (သိမ်းဆည်းထားသည့် ချန်နယ်များအတွက် ရည်ညွှန်းနာရီကြိမ်နှုန်း)။ PAM4 အတွက် အသုံးမပြုသော transceiver ချန်နယ်များကို သိမ်းဆည်းခြင်းသည် စိတ်ကြိုက်ရွေးချယ်နိုင်သည်။ ဒီဇိုင်းမျိုးဆက်အတွက် Intel Stratix® 10 သို့မဟုတ် Intel Agilex ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံကို သင်ရွေးချယ်သောအခါတွင် ဤနာရီအတွက် သတ်မှတ်ထားသော ပင်နံပါတ်နှင့် ဆက်စပ်ကန့်သတ်ချက်များကို QSF တွင် မြင်နိုင်သည်။
ဒီဇိုင်းအတွက် example simulation၊ testbench သည် pll_ref_clk[0] နှင့် pll_ref_clk[1] အတွက် တူညီသောကြိမ်နှုန်းကို အမြဲသတ်မှတ်သည်။
ဆက်စပ်အချက်အလက်
Intel Agilex F-Series Transceiver-SoC Development Kit အသုံးပြုသူလမ်းညွှန်
၁.၃။ ဒီဇိုင်းဖန်တီးခြင်း။

ပုံ 6. လုပ်ထုံးလုပ်နည်း

ဟာ့ဒ်ဝဲဟောင်းကို ထုတ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ample ဒီဇိုင်းနှင့် testbench:

Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ နှိပ်ပါ။ File ➤ New Project Wizard သည် Intel Quartus Prime ပရောဂျက်အသစ်ကို ဖန်တီးရန် သို့မဟုတ် နှိပ်ပါ။ File ➤ လက်ရှိ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ရန် ပရောဂျက်ကိုဖွင့်ပါ။ wizard သည် သင့်အား စက်ပစ္စည်းတစ်ခုကို သတ်မှတ်ရန် တောင်းဆိုသည်။
စက်ပစ္စည်းမိသားစု Agilex ကို သတ်မှတ်ပြီး သင့်ဒီဇိုင်းအတွက် စက်ပစ္စည်းကို ရွေးချယ်ပါ။
IP Catalog တွင်၊ Interlaken (2nd Generation) Intel FPGA IP ကို ရှာဖွေပြီး နှစ်ချက်နှိပ်ပါ။ New IP Variant ဝင်းဒိုး ပေါ်လာသည်။
ထိပ်တန်းအဆင့်အမည်ကို သတ်မှတ်ပါ။ သင်၏ စိတ်ကြိုက် IP ကွဲပြားမှုအတွက်။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှု ဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .ip
OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
ပုံ ၃ample Interlaken (2nd Generation) Intel FPGA IP Parameter Editor တွင် ဒီဇိုင်းထဘ်
IP တက်ဘ်တွင်၊ သင်၏ IP core ကွဲလွဲမှုအတွက် ဘောင်များကို သတ်မှတ်ပါ။
PMA လိုက်လျောညီထွေမှုတက်ဘ်တွင်၊ သင်၏ E-tile စက်ပစ္စည်းအမျိုးအစားများအတွက် PMA လိုက်လျောညီထွေဖြစ်အောင်အသုံးပြုရန်စီစဉ်ထားပါက PMA လိုက်လျောညီထွေဖြစ်အောင်သတ်မှတ်ခြင်းဘောင်များကိုသတ်မှတ်ပါ။
ဤအဆင့်သည် ရွေးချယ်နိုင်သည်-
• Enable adaptation load soft IP option ကို ရွေးပါ။
မှတ်ချက်- PMA လိုက်လျောညီထွေဖြစ်မှုကို ဖွင့်ထားသောအခါ IP တက်ဘ်တွင် Native PHY Debug Master Endpoint (NPDME) ရွေးချယ်မှုကို Enable လုပ်ရပါမည်။
• PMA လိုက်လျောညီထွေဖြစ်မှုအတွက် PMA လိုက်လျောညီထွေမှုကြိုတင်သတ်မှတ်မှုကိုရွေးချယ်ပါ ကန့်သတ်ဘောင်ကိုရွေးချယ်ပါ။
• ကနဦးနှင့် စဉ်ဆက်မပြတ် လိုက်လျောညီထွေ လိုက်လျောညီထွေမှုဆိုင်ရာ ကန့်သတ်ဘောင်များကို တင်ရန် PMA Adaptation Preload ကို နှိပ်ပါ။
• PMA ဖွဲ့စည်းမှုဆိုင်ရာ ကန့်သတ်ဘောင်များကို အသုံးပြု၍ များစွာသော PMA ဖွဲ့စည်းမှုပုံစံများကို ဖွင့်ထားသည့်အခါ ပံ့ပိုးရန်အတွက် PMA ဖွဲ့စည်းမှုပုံစံများ၏ အရေအတွက်ကို သတ်မှတ်ပါ။
• တင်ရန် သို့မဟုတ် သိမ်းဆည်းရန် မည်သည့် PMA ဖွဲ့စည်းမှုပုံစံကို ရွေးပါ သို့မဟုတ် သိမ်းဆည်းရန် PMA ဖွဲ့စည်းမှုကို ရွေးချယ်ပါ။
• ရွေးချယ်ထားသော PMA ဖွဲ့စည်းမှုဆက်တင်များကို တင်ရန် ရွေးချယ်ထားသော PMA ဖွဲ့စည်းမှုပုံစံမှ လိုက်လျောညီထွေဖြစ်အောင် Load ကို နှိပ်ပါ။
PMA လိုက်လျောညီထွေဖြစ်အောင် ကန့်သတ်ဘောင်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် E-tile Transceiver PHY အသုံးပြုသူလမ်းညွှန်ကို ကိုးကားပါ။
အထွက၊ample Design tab၊ testbench ကိုထုတ်လုပ်ရန် Simulation option ကိုရွေးချယ်ပြီး hardware ex ကိုထုတ်လုပ်ရန် Synthesis option ကိုရွေးချယ်ပါ။ample ဒီဇိုင်း။
မှတ်ချက်- သရုပ်သကန် သို့မဟုတ် ပေါင်းစပ်ဖန်တီးမှု ရွေးချယ်စရာများထဲမှ အနည်းဆုံးတစ်ခုကို သင်ရွေးချယ်ရပါမည်။ample ဒီဇိုင်း Files.
Generated HDL ဖော်မတ်အတွက်၊ Verilog တစ်ခုတည်းသာ ရနိုင်သည်။
Target Development Kit အတွက် သင့်လျော်သော option ကို ရွေးချယ်ပါ။
မှတ်ချက်- Intel Agilex F-Series Transceiver SoC Development Kit ရွေးချယ်မှုကို သင့်ပရောဂျက်တွင် AGFA012 သို့မဟုတ် AGFA014 ဖြင့် စတင်သည့် Intel Agilex စက်ပစ္စည်းအမည်ကို သတ်မှတ်သောအခါမှသာ ရရှိနိုင်သည်။ Development Kit ရွေးချယ်မှုကို သင်ရွေးချယ်သောအခါ၊ ပင်နံပါတ်တာဝန်များကို Intel Agilex Development Kit စက်ပစ္စည်းအစိတ်အပိုင်းနံပါတ် AGFB014R24A2E2V အရ သတ်မှတ်ထားပြီး သင်ရွေးချယ်ထားသော စက်နှင့် ကွဲပြားနိုင်ပါသည်။ မတူညီသော PCB ရှိ ဟာ့ဒ်ဝဲပေါ်တွင် ဒီဇိုင်းကို စမ်းသပ်ရန် ရည်ရွယ်ပါက၊ No development kit option ကို ရွေးချယ်ပြီး .qsf တွင် သင့်လျော်သော pin assignments များကို ပြုလုပ်ပါ။ file.
Generate Ex ကိုနှိပ်ပါ။ample ဒီဇိုင်း။ အထွကို ရွေးပါ။ample Design Directory window ပေါ်လာသည်။
ဒီဇိုင်းကို ပြင်ချင်ရင် exampပြထားသော ပုံသေများမှ le လမ်းညွှန်လမ်းကြောင်း သို့မဟုတ် အမည် (uflex_ilk_0_example_design) ၊ လမ်းကြောင်းအသစ်ကိုရှာဖွေပြီး ဒီဇိုင်းအသစ် ex ကိုရိုက်ထည့်ပါ။ample လမ်းညွှန်အမည်။
OK ကိုနှိပ်ပါ။

ဆက်စပ်အချက်အလက်

Intel Agilex F-Series Transceiver-SoC Development Kit အသုံးပြုသူလမ်းညွှန်

E-tile Transceiver PHY အသုံးပြုသူလမ်းညွှန်

၂.၃။ ဒီဇိုင်း Ex ကို အတုယူခြင်း။ample Testbench
Interlaken (2nd Generation) Hardware Design Ex ကို ကိုးကားပါ။ample High Level Block for E-tile NRZ Mode Variations and Interlaken (2nd Generation) Hardware Design Example E-tile PAM4 မုဒ်အတွက် မြင့်မားသောအဆင့်ပိတ်ဆို့ခြင်း ပြောင်းလဲမှုများသည် တုပခြင်းစမ်းသပ်ခုံတန်းလျား၏ ဘလောက်ပုံစံများ။

ပုံ 8. လုပ်ထုံးလုပ်နည်း

စမ်းသပ်ခုံတန်းလျားကို အတုယူရန် ဤအဆင့်များကို လိုက်နာပါ-

command prompt တွင်၊ testbench simulation directory သို့ပြောင်းပါ။ လမ်းညွှန်ထားတာample_installation_dir>/exampIntel Agilex စက်ပစ္စည်းများအတွက် le_design/testbench။

သင်နှစ်သက်ရာ ပံ့ပိုးပေးထားသော Simulator အတွက် သရုပ်ပြခြင်း script ကိုဖွင့်ပါ။ ဇာတ်ညွှန်းသည် စီစစ်မှုစနစ်တွင် testbench ကိုစုစည်းပြီး လုပ်ဆောင်သည်။ သရုပ်ဖော်မှု ပြီးသည်နှင့် သင့် script သည် SOP နှင့် EOP အရေအတွက် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးသင့်ပါသည်။ သရုပ်သကန် လုပ်ဆောင်ရန် အဆင့်များ ဇယားကို ကိုးကားပါ။
ဇယား ၁။ သရုပ်သကန်ကို လုပ်ဆောင်ရန် အဆင့်များ

Simulator	ညွှန်ကြားချက်များ
ModelSim SE သို့မဟုတ် QuestaSim	command line တွင် -do vlog_pro.do ဟု ရိုက်ထည့်ပါ။ ModelSim GUI ကို မထည့်ဘဲ အတုယူလိုပါက vsim -c -do vlog_pro.do ဟု ရိုက်ထည့်ပါ။
VCS	command line တွင် sh vcstest.sh ဟု ရိုက်ထည့်ပါ။
Xcelium	command line တွင် sh xcelium.sh ဟု ရိုက်ထည့်ပါ။

ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာပါ။ အောင်မြင်သော simulation သည် packets များကိုပေးပို့လက်ခံပြီး "Test PASSED" ကိုပြသသည်။

ဒီဇိုင်းဟောင်းအတွက် စမ်းသပ်ခုံampအောက်ပါတာဝန်များကို ပြီးမြောက်စေပါသည်။

Interlaken (2nd Generation) Intel FPGA IP ကို Instantiates ။

PHY အခြေအနေကို ပရင့်ထုတ်ပါ။
metaframe synchronization (SYNC_LOCK) နှင့် word (block) နယ်နိမိတ်များ (WORD_LOCK) ကို စစ်ဆေးသည်။
လမ်းကြောင်းတစ်ခုစီကို လော့ခ်ချပြီး ချိန်ညှိရန် စောင့်နေသည်။

ထုပ်ပိုးမှုများကို စတင်သည်။
ပက်ကေ့ဂျ်စာရင်းအင်းများကို စစ်ဆေးသည်-
- CRC24 အမှားများ
- SOP များ
- EOP များ

အောက်ပါ sample output သည် Interlaken မုဒ်တွင် အောင်မြင်သော simulation စမ်းသပ်မှုကို သရုပ်ဖော်သည်-
***********************************************
အချက်အလက်- လမ်းသွားများကို ချိန်ညှိရန် စောင့်နေသည်။
လက်ခံလမ်းကြောင်းအားလုံးသည် ညှိထားပြီး လမ်းကြောင်းလက်ခံရန် အဆင်သင့်ဖြစ်နေပါပြီ။
***************************************************
***************************************************
အချက်အလက်- အထုပ်များကို စတင်ပို့လွှတ်ပါ။
***************************************************
***************************************************
အချက်အလက်- အထုပ်များကို ပို့ခြင်းကို ရပ်ပါ။
***************************************************
***************************************************
အချက်အလက်- ပက်ကတ်စာရင်းဇယားများကို စစ်ဆေးနေသည်။
***************************************************
CRC 24 အမှားအယွင်းများ အစီရင်ခံခဲ့သည်- 0
ပေးပို့သော SOP များ- 100
ပေးပို့သော EOP များ- 100
လက်ခံရရှိသော SOPs 100
EOPs လက်ခံရရှိမှု- 100
ECC အမှားအယွင်းအရေအတွက်- 0
***************************************************
အချက်အလက်- စမ်းသပ်မှု အောင်မြင်ပြီးပါပြီ။
***************************************************
မှတ်ချက် - Interlaken ဒီဇိုင်းဟောင်းample simulation testbench သည် 100 packets ပေးပို့ပြီး 100 packets ကိုလက်ခံရရှိသည် ။
အောက်ပါ sample output သည် Interlaken Look-aside mode တွင် အောင်မြင်သော simulation စမ်းသပ်မှုကို သရုပ်ဖော်သည်-
TX နှင့် RX ကောင်တာ တူညီသည် သို့မဟုတ် မစစ်ဆေးပါ။
————————————————————-
READ_MM: လိပ်စာ 4000014 = 00000001။
————————————————————-
De-assert Counter သည် တူညီသော bit ဖြစ်သည် ။
————————————————————-
WRITE_MM: လိပ်စာ 4000001 00000001 ရရှိသည်။
WRITE_MM: လိပ်စာ 4000001 00000000 ရရှိသည်။
————————————————————-
RX_SOP ကောင်တာ
————————————————————-
READ_MM: လိပ်စာ 400000c = 0000006a။
————————————————————-
RX_EOP ကောင်တာ
READ_MM: လိပ်စာ 400000d = 0000006a။
————————————————————-
READ_MM: လိပ်စာ 4000010 = 00000000။
————————————————————-
နောက်ဆုံးအစီရင်ခံစာကို ပြသပါ။
————————————————————-
0 အမှားတွေ့သည်။
0 CRC24 အမှားအယွင်းများ အစီရင်ခံပါသည်။
106 SOPs များ ပေးပို့ခဲ့သည်။
106 EOPs များ ပေးပို့ခဲ့သည်။
106 SOPs လက်ခံရရှိခဲ့သည်။
106 EOPs လက်ခံရရှိခဲ့သည်။
————————————————————-
သရုပ်သကန်ကို အပြီးသတ်ပါ။
————————————————————-
စာမေးပွဲ အောင်မြင်ပြီး
————————————————————-
မှတ်ချက် - Interlaken Lookaside ဒီဇိုင်းဟောင်းရှိ ပက်ကတ်အရေအတွက် (SOPs နှင့် EOPs) သည် လမ်းသွားတစ်ခုစီတွင် ကွဲပြားသည်ample simulation sample output ။
ဆက်စပ်အချက်အလက်
Hardware Design Exampစာမျက်နှာ 6 ရှိ အစိတ်အပိုင်းများ
၁.၅။ ဒီဇိုင်းထွကို စုစည်းခြင်းနှင့် ပြင်ဆင်ခြင်းampHardware မှာ ပါပါတယ်။

ပုံ 9. လုပ်ထုံးလုပ်နည်း

ဟာ့ဒ်ဝဲဟောင်းတွင် သရုပ်ပြစမ်းသပ်မှုကို စုစည်းပြီး လုပ်ဆောင်ရန်ample ဒီဇိုင်း၊ ဤအဆင့်များကို လိုက်နာပါ။

Hardware ex သေချာပါစေ။ampဒီဇိုင်းမျိုးဆက် ပြီးပါပြီ။

Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ Intel Quartus Prime ပရောဂျက်ကိုဖွင့်ပါ။ample_installation_dir>/example_design/quartus/ example_design.qpf>။
Processing menu တွင် Start Compilation ကိုနှိပ်ပါ။
အောင်မြင်စွာစုစည်းပြီးနောက်၊ a .sof file သင်၏သတ်မှတ်ထားသောလမ်းညွှန်တွင် ရနိုင်သည်။
ဟာ့ဒ်ဝဲဟောင်းကို ပရိုဂရမ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ampIntel Agilex စက်ပစ္စည်းပေါ်တွင် ဒီဇိုင်းဆွဲသည်-

Intel Agilex F-Series Transceiver-SoC Development Kit ကို လက်ခံကွန်ပျူတာသို့ ချိတ်ဆက်ပါ။
ခ ဖွံ့ဖြိုးတိုးတက်မှုကိရိယာ၏တစ်စိတ်တစ်ပိုင်းဖြစ်သည့် Clock Control အပလီကေးရှင်းကိုဖွင့်ပြီး ဒီဇိုင်းဟောင်းအတွက် ကြိမ်နှုန်းအသစ်များသတ်မှတ်ပါ။ampလဲ့ အောက်တွင် Clock Control အပလီကေးရှင်းရှိ ကြိမ်နှုန်းဆက်တင်သည်-
• Si5338 (U37), CLK1- 100 MHz
• Si5338 (U36), CLK2- 153.6 MHz
• Si549 (Y2)၊ OUT- သင့်ဒီဇိုင်းလိုအပ်ချက်အရ pll_ref_clk (1) တန်ဖိုးသတ်မှတ်ပါ။
ဂ။ Tools မီနူးတွင် Programmer ကိုနှိပ်ပါ။
ဃ။ Programmer တွင် Hardware Setup ကိုနှိပ်ပါ။
င ပရိုဂရမ်းမင်းကိရိယာကို ရွေးပါ။
f သင်၏ Intel Quartus Prime စက်ရှင်ချိတ်ဆက်နိုင်သည့် Intel Agilex F-Series Transceiver-SoC ဖွံ့ဖြိုးတိုးတက်မှု Kit ကို ရွေးချယ်ပြီး ထည့်ပါ။
ဆ မုဒ်ကို J သို့ သတ်မှတ်ထားကြောင်း သေချာပါစေ။TAG.
ဇ Intel Agilex စက်ပစ္စည်းကို ရွေးပြီး Add Device ကိုနှိပ်ပါ။ ပရိုဂရမ်မာသည် သင့်ဘုတ်ပေါ်ရှိ စက်ပစ္စည်းများကြားရှိ ချိတ်ဆက်မှုများကို ပိတ်ဆို့သည့်ပုံစံကို ပြသသည်။
ဈ။ သင်၏ .sof နှင့် အတန်းတွင်၊ .sof အတွက် အကွက်ကို အမှန်ခြစ်ပါ။
ည။ Program/Configure ကော်လံရှိ အကွက်ကို အမှန်ခြစ်ပါ။
ဋ Start ကိုနှိပ်ပါ။

ဆက်စပ်အချက်အလက်

Intel FPGA စက်များကို ပရိုဂရမ်ရေးဆွဲခြင်း။ စာမျက်နှာ 0 တွင်

၁.၆။ Hardware Design Ex ကို စမ်းသပ်ခြင်းample
Interlaken (2nd Generation) Intel FPGA IP core ဒီဇိုင်းကို သင်စုစည်းပြီးနောက်ample နှင့် သင့်စက်ကို configure လုပ်ပါ၊ သင်သည် IP core နှင့် ၎င်း၏ embedded Native PHY IP core registers များကို အစီအစဉ်ဆွဲရန် System Console ကို အသုံးပြုနိုင်ပါသည်။
System Console ပေါ်လာပြီး ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ample-

Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင်၊ Tools မီနူးတွင်၊ System Debugging Tools ➤ System Console ကိုနှိပ်ပါ။
သို့ ပြောင်းလဲပါ။ample_installation_dir>example_design/ hwtest လမ်းညွှန်။
J ကိုချိတ်ဆက်ရန်TAG မာစတာ၊ အောက်ပါ command ကို ရိုက်ထည့်ပါ- source sysconsole_testbench.tcl

အောက်ပါ ဒီဇိုင်းဟောင်းဖြင့် အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မုဒ်ကို သင် ဖွင့်နိုင်သည်။ample command များ
a stat- ယေဘူယျ အခြေအနေ အချက်အလက်ကို ပုံနှိပ်သည်။
ခ sys_reset- စနစ်အား ပြန်လည်သတ်မှတ်သည်။
ဂ။ loop_on- အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မှုကို ဖွင့်ပေးသည်။
ဃ။ run_example_design- ဒီဇိုင်း ex ကို လုပ်ဆောင်သည်။ampလဲ့
မှတ်ချက်- run_ex မတိုင်မီ သင်သည် loop_on command ကို run ရပါမည်။ample_design အမိန့်။
run_example_design သည် အောက်ပါ command များကို အစီအစဥ်တစ်ခုဖြင့် လုပ်ဆောင်သည် ။
sys_reset->stat->gen_on->stat->gen_off
မှတ်ချက်- Enable adaptation load soft IP ရွေးချယ်မှုကို သင်ရွေးချယ်သောအခါ၊ run_example_design command သည် run_load_PMA_configuration command ကို run ခြင်းဖြင့် RX ဘက်မှ ကနဦး လိုက်လျောညီထွေဖြစ်အောင် ချိန်ညှိမှုကို လုပ်ဆောင်သည်။
အောက်ပါ ဒီဇိုင်းဟောင်းဖြင့် အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မုဒ်ကို သင် ပိတ်နိုင်သည်။ample အမိန့်
a loop_off- အတွင်းအမှတ်စဉ် လှည့်ပတ်မှုကို ပိတ်သည်။
အောက်ဖော်ပြပါ အပိုဒီဇိုင်း ex ဖြင့် IP Core ကို ပရိုဂရမ်လုပ်နိုင်ပါသည်။ample command များ
a gen_on- ပက်ကတ်မီးစက်ကို ဖွင့်ပေးသည်။
ခ gen_off- ပက်ကတ်မီးစက်ကို ပိတ်ပါ။
ဂ။ run_test_loop- စမ်းသပ်မှုအတွက် လုပ်ဆောင်သည်။ E-tile NRZ နှင့် PAM4 ဗားရှင်းများအတွက် အချိန်များ။
ဃ။ clear_err- ကပ်စေးနဲသော အမှားအယွင်းများအားလုံးကို ရှင်းလင်းသည်။
င set_test_မုဒ် : သီးခြားမုဒ်တစ်ခုတွင် လုပ်ဆောင်ရန် စမ်းသပ်မှုကို သတ်မှတ်သည်။
f get_test_mode- လက်ရှိ စမ်းသပ်မုဒ်ကို ပရင့်ထုတ်ပါ။
ဆ set_burst_size : ဆက်တိုက်အရွယ်အစားကို bytes ဖြင့် သတ်မှတ်သည်။
ဇ get_burst_size- ပေါက်ကွဲအရွယ်အစား အချက်အလက်ကို ပရင့်ထုတ်ပါ။

အောင်မြင်သော စမ်းသပ်မှုသည် HW_TEST:PASS မက်ဆေ့ဂျ်ကို ပရင့်ထုတ်သည်။ အောက်ဖော်ပြပါသည် စမ်းသပ်မှုတစ်ခုအတွက် အောင်ချက်စံနှုန်းများဖြစ်သည်-

CRC32၊ CRC24 နှင့် checker အတွက် အမှားအယွင်းမရှိပါ။
ပေးပို့ထားသော SOP များနှင့် EOP များသည် လက်ခံရရှိသည်နှင့် ကိုက်ညီသင့်ပါသည်။

အောက်ပါ sample output သည် Interlaken မုဒ်တွင် အောင်မြင်သော စမ်းသပ်မှုတစ်ခုကို သရုပ်ဖော်သည်။
အချက်အလက်- အချက်အလက်- ပက်ကေ့ခ်ျများ ထုတ်လုပ်ခြင်းကို ရပ်လိုက်ပါ။
==== အခြေအနေ အစီရင်ခံစာ ====
TX KHz : 402813
RX KHz : 402813
အကြိမ်ရေသော့ခလောက်များ : 0x0000ff
TX PLL သော့ခတ်: 0x000001
ချိန်ညှိခြင်း- 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
စကားလုံးသော့ခတ်: 0x0000ff
ထပ်တူကျသောလော့ခ်- 0x0000ff
CRC32 အမှားအယွင်းများ : 0
CRC24 အမှားအယွင်းများ : 0
စစ်ဆေးသည့်အမှားများ : 0
FIFO အမှားအလံများ - 0x000000
ပေးပို့ထားသော SOP များ : 1087913770
EOP များ : 1087913770 သို့ ကူးစက်သည်။
SOPs လက်ခံရရှိမှု : 1087913770
EOPs လက်ခံရရှိမှု : 1087913770
ECC ပြုပြင်ထားသည် : 0
ECC အမှား- 0
ပါဝါဖွင့်ပြီးနောက် 161 စက္ကန့် ကြာသွားသည်။
HW_TEST : PASS
အောင်မြင်သော စမ်းသပ်မှုသည် HW_TEST : PASS မက်ဆေ့ဂျ်ကို ပရင့်ထုတ်သည်။ အောက်ဖော်ပြပါသည် စမ်းသပ်မှုတစ်ခုအတွက် အောင်ချက်စံနှုန်းများဖြစ်သည်-

CRC32၊ CRC24 နှင့် checker အတွက် အမှားအယွင်းမရှိပါ။
ပေးပို့ထားသော SOP များနှင့် EOP များသည် လက်ခံရရှိသည်နှင့် ကိုက်ညီသင့်ပါသည်။

အောက်ပါ sample output သည် Interlaken Lookaside မုဒ်တွင် အောင်မြင်သော စမ်းသပ်လည်ပတ်မှုကို သရုပ်ဖော်သည်-
အချက်အလက်- အချက်အလက်- ပက်ကေ့ခ်ျများ ထုတ်လုပ်ခြင်းကို ရပ်လိုက်ပါ။
==== အခြေအနေ အစီရင်ခံစာ ====
TX KHz : 402813
RX KHz : 402812
အကြိမ်ရေသော့ခလောက်များ : 0x000ffff
TX PLL သော့ခတ်: 0x000001
ချိန်ညှိခြင်း- 0x00c10f
Rx LOA : 0x000000
Tx LOA : 0x000000
စကားလုံးသော့ခတ်: 0x000ffff
ထပ်တူကျသောလော့ခ် : 0x000ff
CRC32 အမှားအယွင်းများ : 0
CRC24 အမှားအယွင်းများ : 0
စစ်ဆေးသည့်အမှားများ : 0
ပေးပို့ထားသော SOP များ : 461
EOP များ : 461 သို့ ကူးစက်သည်။
SOPs လက်ခံရရှိမှု : 461
EOPs လက်ခံရရှိမှု : 461
ပါဝါဖွင့်ပြီးနောက် 171 စက္ကန့် ကြာသွားသည်။
HW_TEST : PASS

ဒီဇိုင်းထွample ဖော်ပြချက်

ဒီဇိုင်းဟောင်းample Interlaken IP core ၏ လုပ်ဆောင်ချက်များကို သရုပ်ပြသည်။
ဆက်စပ်အချက်အလက်
Interlaken (ဒုတိယမျိုးဆက်) FPGA IP အသုံးပြုသူလမ်းညွှန်
2.1. ဒီဇိုင်းထွample Behavior
ဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို စမ်းသပ်ရန်၊ System Console တွင် အောက်ပါ command များကို ရိုက်ထည့်ပါ-:

တပ်ဆင်မှုအားအရင်းအမြစ် file:
% အရင်းအမြစ်ample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl

စမ်းသပ်မှုကို လုပ်ဆောင်ပါ
% run_example_design
Interlaken (2nd Generation) ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းampအောက်ပါအဆင့်များကို ပြီးအောင်လုပ်ပါ။
a Interlaken (2nd Generation) IP ကို ပြန်လည်သတ်မှတ်သည်။
ခ Internal loopback မုဒ်တွင် Interlaken (2nd Generation) IP ကို စီစဉ်သတ်မှတ်သည်။
ဂ။ ပေးဆောင်မှုတွင် ကြိုတင်သတ်မှတ်ထားသောဒေတာပါရှိသော Interlaken ပက်ကေ့ခ်ျတစ်ခုအား IP core ၏ TX အသုံးပြုသူဒေတာလွှဲပြောင်းမှုအင်တာဖေ့စ်ထံ ပေးပို့သည်။
ဃ။ လက်ခံရရှိထားသော အထုပ်များကို စစ်ဆေးပြီး အခြေအနေကို သတင်းပို့ပါ။ ဟာ့ဒ်ဝဲဒီဇိုင်း ex တွင်ပါရှိသော packet checkerample သည် အောက်ပါအခြေခံ packet စစ်ဆေးခြင်းစွမ်းရည်များကို ပံ့ပိုးပေးသည်-
• ပို့လွှတ်သော ပက်ကတ်အစီအစဥ် မှန်ကန်ကြောင်း စစ်ဆေးပါ။
• ဒေတာပေးပို့ခြင်းနှင့် လက်ခံရရှိချိန်တွင် ပက်ကတ်၏အစ (SOP) နှင့် ပက်ကက်၏အဆုံး (EOP) ရေတွက်နှစ်ရပ်စလုံးသည် ကိုက်ညီမှုရှိမရှိသေချာစေခြင်းဖြင့် ရရှိလာသောဒေတာသည် မျှော်လင့်ထားသည့်တန်ဖိုးများနှင့် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပါ။

၂.၃။ အင်တာဖေ့စ်အချက်ပြမှုများ
Table 5. Design Example Interface အချက်ပြမှုများ

ဆိပ်ကမ်းအမည်	ဦးတည်ချက်	အကျယ် (Bits)	ဖော်ပြချက်
mgmt_clk	ထည့်သွင်းခြင်း။	1	စနစ်နာရီထည့်သွင်းခြင်း။ နာရီကြိမ်နှုန်းသည် 100 MHz ဖြစ်ရမည်။
pll_ref_clk /pll_ref_clk[1:0] (၂)	ထည့်သွင်းခြင်း။	2-Jan	Transceiver ရည်ညွှန်းနာရီ။ RX CDR PLL ကို မောင်းနှင်သည်။

ဆိပ်ကမ်းအမည်	ဦးတည်ချက်	အကျယ် (Bits)	ဖော်ပြချက်
			pll_ref_clk[1] ကို သင်ဖွင့်သည့်အခါမှသာ ရနိုင်သည်။ အသုံးမပြုဘဲ ထိန်းသိမ်းပါ။ မှတ်ချက် - PAM4 အတွက် transceiver ချန်နယ်များ E-tile PAM4 မုဒ်တွင် IP ကွဲပြားမှုများ ပါရာမီတာ။
rx_pin	ထည့်သွင်းခြင်း။	လမ်းသွယ်အရေအတွက်	လက်ခံသူ SERDES ဒေတာ ပင်နံပါတ်
tx_pin	အထွက်	လမ်းသွယ်အရေအတွက်	SERDES ဒေတာပင်နံပါတ်ကို ပို့ပါ။
rx_pin_n	ထည့်သွင်းခြင်း။	လမ်းသွယ်အရေအတွက်	လက်ခံသူ SERDES ဒေတာ ပင်နံပါတ် ဤအချက်ပြမှုကို E-tile PAM4 မုဒ်စက်ပစ္စည်း အမျိုးအစားများတွင်သာ ရနိုင်ပါသည်။
tx_pin_n	အထွက်	လမ်းသွယ်အရေအတွက်	SERDES ဒေတာပင်နံပါတ်ကို ပို့ပါ။ ဤအချက်ပြမှုကို E-tile PAM4 မုဒ်စက်ပစ္စည်း အမျိုးအစားများတွင်သာ ရနိုင်ပါသည်။
mac_clk_pll_ref	ထည့်သွင်းခြင်း။	1	ဤအချက်ပြမှုကို PLL မှ မောင်းနှင်ရမည်ဖြစ်ပြီး pll_ref_clk ကို မောင်းနှင်သည့် တူညီသော နာရီရင်းမြစ်ကို အသုံးပြုရပါမည်။ ဤအချက်ပြမှုကို E-tile PAM4 မုဒ်စက်ပစ္စည်း အမျိုးအစားများတွင်သာ ရနိုင်ပါသည်။
usr_pb_reset_n	ထည့်သွင်းခြင်း။	1	System ကိုပြန်လည်သတ်မှတ်။

ဆက်စပ်အချက်အလက်
Interface အချက်ပြမှုများ
၂.၄။ မြေပုံကို စာရင်းသွင်းပါ။
မှတ်ချက် -

ဒီဇိုင်းထွample register လိပ်စာသည် 0x20** ဖြင့် စတင်မည်ဖြစ်ပြီး Interlaken IP core မှတ်ပုံတင်လိပ်စာသည် 0x10** ဖြင့် စတင်သည်။
ဝင်သုံးကုဒ်- RO—ဖတ်ရန်သာ၊ နှင့် RW—ဖတ်/ရေး။

စနစ်ကွန်ဆိုးသည် ဒီဇိုင်းဟောင်းကို ဖတ်သည်။ampမျက်နှာပြင်ပေါ်တွင် မှတ်ပုံတင်ပြီး စမ်းသပ်မှုအခြေအနေကို အစီရင်ခံသည်။

Table 6. Design Example Interlaken Design Ex အတွက် မြေပုံကို မှတ်ပုံတင်ပါ။ample

နှိမ်သည်။	နာမည်	သုံးစွဲခွင့်	ဖော်ပြချက်
၈း၀၀	လက်ဝယ်ရှိတယ်။
၈း၀၀	လက်ဝယ်ရှိတယ်။
၈း၀၀	စနစ် PLL ပြန်လည်သတ်မှတ်ခြင်း။	RO	အောက်ဖော်ပြပါ bit များသည် စနစ် PLL ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက်တန်ဖိုးကို ဖွင့်ပေးသည်- • ဘစ် [0] – sys_pll_rst_req • ဘစ် [1] – sys_pll_rst_en
၈း၀၀	RX လမ်းကြောကို ညှိထားသည်။	RO	RX လမ်းကြော ချိန်ညှိမှုကို ညွှန်ပြသည်။
၈း၀၀	စကားလုံး သော့ခတ်ထားသည်။	RO	[NUM_LANES–1:0] – စကားလုံး (ပိတ်ဆို့) နယ်နိမိတ် သတ်မှတ်ခြင်း

(2) PAM4 ကန့်သတ်ဘောင်အတွက် အသုံးမပြုသော transceiver ချန်နယ်များကို သင်ဖွင့်ထားသောအခါ၊ အသုံးမပြုသော PAM4 slave ချန်နယ်ကို ထိန်းသိမ်းရန်အတွက် နောက်ထပ်ရည်ညွှန်းနာရီပို့တ်တစ်ခု ထပ်ထည့်ထားသည်။

နှိမ်သည်။	နာမည်	သုံးစွဲခွင့်	ဖော်ပြချက်
၈း၀၀	စင့်ခ်လုပ်ခြင်းကို သော့ခတ်ထားသည်။	RO	[NUM_LANES–1:0] – Metaframe ထပ်တူပြုခြင်း။
၈း၀၆ မှ ၈း၀၉	CRC32 အမှားအရေအတွက်	RO	CRC32 အမှားအယွင်းအရေအတွက်ကို ညွှန်ပြသည်။
၈း၀A	CRC24 အမှားအရေအတွက်	RO	CRC24 အမှားအယွင်းအရေအတွက်ကို ညွှန်ပြသည်။
8 နာရီ 0B	Overflow/Underflow အချက်ပြမှု	RO	အောက်ပါအချက်များက ဖော်ပြသည်- • ဘစ် [3] – TX စီးဆင်းမှုအချက်ပြမှု • ဘစ် [2] – TX ပြည့်လျှံအချက်ပြမှု • ဘစ် [1] – RX ပြည့်လျှံအချက်ပြမှု
8'0C	SOP အရေအတွက်	RO	SOP အရေအတွက်ကို ဖော်ပြသည်။
8 နာရီ 0D	EOP အရေအတွက်	RO	EOP အရေအတွက်ကို ဖော်ပြသည်။
8'0E	အမှားအယွင်း	RO	အောက်ပါ အမှားအယွင်း အရေအတွက်ကို ညွှန်ပြသည်- • လမ်းသွားချိန်ညှိမှု ဆုံးရှုံးမှု •တရားမဝင်ထိန်းချုပ်မှုစကားလုံး • တရားမဝင်ဘောင်သွင်းပုံစံ • ပျောက်ဆုံးနေသော SOP သို့မဟုတ် EOP ညွှန်ပြချက်
8'h0F	send_data_mm_clk	RW	ဂျင်နရေတာ အချက်ပြမှုကို ဖွင့်ရန် 1 သို့ bit [0] ဟုရေးပါ။
၈း၀၀	စစ်ဆေးသူ အမှား		checker error ကိုညွှန်ပြသည်။ (SOP ဒေတာအမှား၊ ချန်နယ်နံပါတ်အမှားနှင့် PLD ဒေတာအမှား)
၈း၀၀	စနစ် PLL လော့ခ်	RO	Bit [0] သည် PLL လော့ခ်အညွှန်းကို ညွှန်ပြသည်။
၈း၀၀	TX SOP အရေအတွက်	RO	packet generator မှထုတ်ပေးသော SOP အရေအတွက်ကိုဖော်ပြသည်။
၈း၀၀	TX EOP အရေအတွက်	RO	packet generator မှထုတ်ပေးသော EOP အရေအတွက်ကိုဖော်ပြသည်။
၈း၀၀	အဆက်မပြတ်ထုပ်ပိုး	RW	စဉ်ဆက်မပြတ်ပက်ကတ်ကိုဖွင့်ရန် 1 မှ bit [0] ကိုရေးပါ။
၈း၀၀	ECC အမှားရေတွက်ခြင်း။	RO	ECC အမှားအယွင်း အရေအတွက်ကို ဖော်ပြသည်။
၈း၀၀	ECC မှ အမှားအယွင်း အရေအတွက်ကို ပြုပြင်ထားသည်။	RO	ပြုပြင်ထားသော ECC အမှားအယွင်း အရေအတွက်ကို ဖော်ပြသည်။

Table 7. Design Example Interlaken Look-aside Design Ex အတွက် မြေပုံကို မှတ်ပုံတင်ပါ။ample
ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်သည့်အခါ ဤမှတ်ပုံတင်မြေပုံကို အသုံးပြုပါ။ample Enable Interlaken Look-aside မုဒ်ပါရာမီတာကို ဖွင့်ထားသည်။

နှိမ်သည်။	နာမည်	သုံးစွဲခွင့်	ဖော်ပြချက်
၈း၀၀	လက်ဝယ်ရှိတယ်။
၈း၀၀	ကောင်တာပြန်လည်သတ်မှတ်	RO	TX နှင့် RX တန်ပြန်အညီ bit ကိုရှင်းလင်းရန် 1 မှ bit [0] ကိုရေးပါ။
၈း၀၀	စနစ် PLL ပြန်လည်သတ်မှတ်ခြင်း။	RO	အောက်ဖော်ပြပါ bit များသည် စနစ် PLL ပြန်လည်သတ်မှတ်ရန် တောင်းဆိုချက်တန်ဖိုးကို ဖွင့်ပေးသည်- • ဘစ် [0] – sys_pll_rst_req • ဘစ် [1] – sys_pll_rst_en
၈း၀၀	RX လမ်းကြောကို ညှိထားသည်။	RO	RX လမ်းကြော ချိန်ညှိမှုကို ညွှန်ပြသည်။
၈း၀၀	စကားလုံး သော့ခတ်ထားသည်။	RO	[NUM_LANES–1:0] – စကားလုံး (ပိတ်ဆို့) နယ်နိမိတ် သတ်မှတ်ခြင်း
၈း၀၀	စင့်ခ်လုပ်ခြင်းကို သော့ခတ်ထားသည်။	RO	[NUM_LANES–1:0] – Metaframe ထပ်တူပြုခြင်း။
၈း၀၆ မှ ၈း၀၉	CRC32 အမှားအရေအတွက်	RO	CRC32 အမှားအယွင်းအရေအတွက်ကို ညွှန်ပြသည်။
၈း၀A	CRC24 အမှားအရေအတွက်	RO	CRC24 အမှားအယွင်းအရေအတွက်ကို ညွှန်ပြသည်။

နှိမ်သည်။	နာမည်	သုံးစွဲခွင့်	ဖော်ပြချက်
8 နာရီ 0B	လက်ဝယ်ရှိတယ်။
8'0C	SOP အရေအတွက်	RO	SOP အရေအတွက်ကို ဖော်ပြသည်။
8 နာရီ 0D	EOP အရေအတွက်	RO	EOP အရေအတွက်ကို ဖော်ပြသည်။
8'0E	အမှားအယွင်း	RO	အောက်ပါ အမှားအယွင်း အရေအတွက်ကို ညွှန်ပြသည်- • လမ်းသွားချိန်ညှိမှု ဆုံးရှုံးမှု •တရားမဝင်ထိန်းချုပ်မှုစကားလုံး • တရားမဝင်ဘောင်သွင်းပုံစံ • ပျောက်ဆုံးနေသော SOP သို့မဟုတ် EOP ညွှန်ပြချက်
8'h0F	send_data_mm_clk	RW	ဂျင်နရေတာ အချက်ပြမှုကို ဖွင့်ရန် 1 သို့ bit [0] ဟုရေးပါ။
၈း၀၀	စစ်ဆေးသူ အမှား	RO	checker error ကိုညွှန်ပြသည်။ (SOP ဒေတာအမှား၊ ချန်နယ်နံပါတ်အမှားနှင့် PLD ဒေတာအမှား)
၈း၀၀	စနစ် PLL လော့ခ်	RO	Bit [0] သည် PLL လော့ခ်အညွှန်းကို ညွှန်ပြသည်။
၈း၀၀	Latency အရေအတွက်	RO	latency အရေအတွက်ကို ဖော်ပြသည်။
၈း၀၀	TX SOP အရေအတွက်	RO	packet generator မှထုတ်ပေးသော SOP အရေအတွက်ကိုဖော်ပြသည်။
၈း၀၀	TX EOP အရေအတွက်	RO	packet generator မှထုတ်ပေးသော EOP အရေအတွက်ကိုဖော်ပြသည်။
၈း၀၀	အဆက်မပြတ်ထုပ်ပိုး	RO	စဉ်ဆက်မပြတ်ပက်ကတ်ကိုဖွင့်ရန် 1 မှ bit [0] ကိုရေးပါ။
၈း၀၀	TX နှင့် RX ကောင်တာ ညီမျှသည်။	RW	TX နှင့် RX ကောင်တာသည် ညီမျှကြောင်း ညွှန်ပြသည်။
၈း၀၀	latency ကိုဖွင့်ပါ။	WO	latency တိုင်းတာခြင်းကို ဖွင့်ရန် 1 မှ bit [0] ကိုရေးပါ။
၈း၀၀	Latency အဆင်သင့်ဖြစ်ပါပြီ။	RO	latency တိုင်းတာခြင်း အဆင်သင့်ဖြစ်ကြောင်း ညွှန်ပြသည်။

Interlaken (2nd Generation) Intel Agilex FPGA IP Design Example အသုံးပြုသူလမ်းညွှန် မော်ကွန်း

ဤအသုံးပြုသူလမ်းညွှန်၏ နောက်ဆုံးထွက်နှင့် ယခင်ဗားရှင်းများအတွက်၊ ကိုကိုးကားပါ။ Interlaken (၂ မျိုးဆက်) Intel Agilex FPGA IP ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန် HTML ဗားရှင်း။ ဗားရှင်းကို ရွေးပြီး ဒေါင်းလုဒ်ကို နှိပ်ပါ။ IP သို့မဟုတ် ဆော့ဖ်ဝဲဗားရှင်းကို မဖော်ပြထားပါက၊ ယခင် IP သို့မဟုတ် ဆော့ဖ်ဝဲဗားရှင်းအတွက် အသုံးပြုသူလမ်းညွှန်ကို အကျုံးဝင်ပါသည်။
IP ဗားရှင်းများသည် Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း v19.1 အထိ တူညီပါသည်။ Intel Quartus Prime Design Suite ဆော့ဖ်ဝဲလ်ဗားရှင်း 19.2 သို့မဟုတ် နောက်ပိုင်းတွင်၊ IP cores တွင် IP ဗားရှင်းပုံစံအသစ်တစ်ခုရှိသည်။

Interlaken (2nd မျိုးဆက်) Intel Agilex FPGA IP Design Example အသုံးပြုသူလမ်းညွှန်

စာရွက်စာတမ်းဗားရှင်း	Intel Quartus Prime ဗားရှင်း	IP ဗားရှင်း	အပြောင်းအလဲများ
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC Development Kit အတွက် စက်ပစ္စည်း OPN ကို ပြုပြင်ခဲ့သည်။
2021.10.04	21.3	20.0.1	• QuestaSim simulator အတွက် ပံ့ပိုးမှု ထပ်ထည့်ထားသည်။ • NCSim Simulator အတွက် ပံ့ပိုးမှုကို ဖယ်ရှားထားသည်။
2021.02.24	20.4	20.0.1	• အပိုင်းရှိ PAM4 အတွက် အသုံးမပြုသော transceiver ချန်နယ်ကို ထိန်းသိမ်းခြင်းနှင့်ပတ်သက်သည့် ထပ်လောင်းအချက်အလက်များ- Hardware Design Exampအစိတ်အပိုင်းများ။ • ကဏ္ဍတွင် pll_ref_clk[1] အချက်ပြဖော်ပြချက်ကို ထည့်ထားသည်- အင်တာဖေ့စ်အချက်ပြမှုများ။
2020.12.14	20.4	20.0.0	• အပ်ဒိတ်လုပ်ထားသည်။ampဟာ့ဒ်ဝဲဒီဇိုင်းထွကို စမ်းသပ်ခြင်းအပိုင်းရှိ Interlaken မုဒ်နှင့် Interlaken Look-aside မုဒ်အတွက် ဟာ့ဒ်ဝဲစမ်းသပ်မှုအထွက်ampလဲ့ • Interlaken Look-aside ဒီဇိုင်းဟောင်းအတွက် အပ်ဒိတ်လုပ်ထားသော မှတ်ပုံတင်မြေပုံample အခန်းတွင် Register Map။ • ဟာ့ဒ်ဝဲဒီဇိုင်း Ex စမ်းသပ်ခြင်းအပိုင်းတွင် အောင်မြင်သော ဟာ့ဒ်ဝဲစမ်းသပ်မှုတစ်ခုအတွက် လွန်မြောက်သော စံနှုန်းတစ်ခုကို ပေါင်းထည့်ထားသည်။ampလဲ့
2020.10.16	20.2	19.3.0	ဟာ့ဒ်ဝဲဒီဇိုင်း Ex ကိုစမ်းသပ်ခြင်းတွင် RX ဘက်ခြမ်းရှိ ကနဦးလိုက်လျောညီထွေဖြစ်အောင် ချိန်ညှိခြင်းကို လုပ်ဆောင်ရန် မှန်ကန်သောအမိန့်တော်ample ကဏ္ဍ။
2020.06.22	20.2	19.3.0	• ဒီဇိုင်းဟောင်းample ကို Interlaken Look- ဘေးဖယ်မုဒ်အတွက် ရနိုင်ပါသည်။ • ဒီဇိုင်းဟောင်းကို ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်း။ample ကို Intel Agilex စက်ပစ္စည်း ဗားရှင်းများအတွက် ရနိုင်ပါသည်။ • Added ပုံ- Interlaken (2nd Generation) Design Exampလဲ့ • အောက်ပါကဏ္ဍများကို အပ်ဒိတ်လုပ်ထားသည်- - Hardware နှင့် Software လိုအပ်ချက်များ - လမ်းညွှန်ဖွဲ့စည်းပုံ • Interlaken Look-aside ဆက်စပ်အပ်ဒိတ်များပါဝင်ရန် အောက်ပါကိန်းဂဏန်းများကို ပြင်ဆင်ခဲ့သည်- ပုံ- Interlaken (2nd Generation) Hardware Design Example မြင့် E- tile NRZ မုဒ် ပြောင်းလဲမှုများအတွက် Level Block Diagram ပုံ- Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram သည် E-tile PAM4 မုဒ်ပြောင်းမှုများ • အပ်ဒိတ်လုပ်ထားသောပုံ- IP Parameter Editor။ • ဒီဇိုင်း Ex ပြုစုခြင်းကဏ္ဍတွင် အကြိမ်ရေဆက်တင်များအကြောင်း အချက်အလက်များ ထည့်သွင်းခြင်းampHardware မှာ ပါပါတယ်။

စာရွက်စာတမ်းဗားရှင်း	Intel Quartus Prime ဗားရှင်း	IP ဗားရှင်း	အပြောင်းအလဲများ
			• အောက်ဖော်ပြပါကဏ္ဍများတွင် Interlaken Look- ဘေးနားအတွက် စမ်းသပ်လည်ပတ်မှုရလဒ်များကို ပေါင်းထည့်သည်- - ဒီဇိုင်း Ex ကို အတုယူခြင်း။ample Testbench - Hardware Design Ex ကို စမ်းသပ်ခြင်း။ample • Interface Signals ကဏ္ဍတွင် အောက်ပါ အချက်ပြအသစ်များကို ထည့်သွင်းထားသည်- – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Interlaken Look-aside ဒီဇိုင်းဟောင်းအတွက် မှတ်ပုံတင်မြေပုံကို ထည့်သွင်းထားသည်။ampကဏ္ဍတွင်- မြေပုံစာရင်းသွင်းပါ။
2019.09.30	19.3	19.2.1	clk100 ကို ဖယ်ရှားခဲ့သည်။ mgmt_clk သည် အောက်ပါတို့တွင် IO PLL အတွက် ရည်ညွှန်းနာရီအဖြစ် လုပ်ဆောင်သည်- • ပုံ- Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram သည် E-tile NRZ Mode ပြောင်းလဲမှုများ။ • ပုံ- Interlaken (2nd Generation) Hardware Design Example High Level Block Diagram သည် E-tile PAM4 မုဒ်ပြောင်းမှုများ။
2019.07.01	19.2	19.2	ကနဦး ထုတ်ဝေမှု။

Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
ISO
၁၁:၄၂
မှတ်ပုံတင်ထားသည်။
Interlaken (2nd Generation) Intel® Agilex™ FPGA IP ဒီဇိုင်း Example အသုံးပြုသူလမ်းညွှန်

အွန်လိုင်းဗားရှင်း
တုံ့ပြန်ချက်ပေးပို့ပါ။
ID: 683800
UG-20239
ဗားရှင်း- 2022.08.03

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel Interlaken (2nd Generation) Agilex FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန်
Interlaken 2nd Generation Agilex FPGA IP ဒီဇိုင်း Example၊ Interlaken၊ 2nd Generation Agilex FPGA IP ဒီဇိုင်း Example၊ Agilex FPGA IP ဒီဇိုင်းထွample၊ IP ဒီဇိုင်းထွample

ကိုးကား

အသုံးပြုသူလက်စွဲ

အမြန်စတင်လမ်းညွှန်

ဒီဇိုင်းထွample ဖော်ပြချက်

Interlaken (2nd Generation) Intel Agilex FPGA IP Design Example အသုံးပြုသူလမ်းညွှန် မော်ကွန်း

Interlaken (2nd မျိုးဆက်) Intel Agilex FPGA IP Design Example အသုံးပြုသူလမ်းညွှန်

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

ကိုးကား

ဆက်စပ်ပို့စ်များ

မှတ်ချက်တစ်ခုချန်ထားပါ။

ပြန်ကြားချက်ကို ပယ်ဖျက်ပါ။