Интерлакен (2нд Генератион) Интел®
Агилек™ ФПГА ИП Десигн Екample
Упутство за употребу
Водич за брзи почетак
Интерлакен (друга генерација) ФПГА ИП језгро пружа симулациони тестни сто и хардверски дизајн нпр.ampфајл који подржава компилацију и тестирање хардвера. Када генеришете дизајн прampле, уређивач параметара аутоматски креира fileНеопходан је за симулацију, компајлирање и тестирање дизајна у хардверу. Дизајн прampле је такође доступан за функцију Интерлакен Лоок-асиде.
Тестна плоча и дизајн прampле подржава НРЗ и ПАМ4 режим за Е-тиле уређаје. Интерлакен (2нд Генератион) ФПГА ИП језгро генерише дизајн екampлес за све подржане комбинације броја трака и брзина преноса података.
Слика 1. Развојни кораци за дизајн прample
Интерлакен (2нд Генератион) ИП језгро, прampле подржава следеће карактеристике:
- Интерни ТКС то РКС режим серијске петље
- Аутоматски генерише пакете фиксне величине
- Основне могућности провере пакета
- Могућност коришћења системске конзоле за ресетовање дизајна у сврху поновног тестирања
- ПМА адаптација
Слика 2. Блок дијаграм високог нивоа за Интерлакен (2. Генерација) дизајн прample
Повезане информације
- Интерлакен (2нд Генератион) ФПГА ИП кориснички приручник
- Интерлакен (2нд генерације) Интел ФПГА ИП белешке о издању
1.1. Хардверски и софтверски захтеви
За тестирање бившегampза дизајн, користите следећи хардвер и софтвер:
- Верзија софтвера Интел® Приме Про Едитион 21.3
- Системска конзола
- Подржани симулатори:
— Сиеменс* ЕДА МоделСим* СЕ или КуестаСим*
— Синопсис* ВЦС*
— Цаденце* Ксцелиум* - Интел Агилек® Куартус™ Ф-Сериес Трансцеивер-СоЦ развојни комплет (АГФБ014Р24А2Е2В)
Повезане информације
Интел Агилек Ф-Сериес Трансцеивер-СоЦ Девелопмент Кит Упутство за употребу
1.2. Структура именика
Интерлакен (2нд Генератион) ИП језгро, прample file директоријуми садрже следеће генерисане fileс за дизајн прampле.
Слика 3. Структура именика генерисаног Интерлакена (2. генерација) прampле Десигн
Конфигурација хардвера, симулација и тестирање fileс се налазе уampле_инсталлатион_дир>/уфлек_илк_0_екampле_десигн.
Табела 1. Интерлакен (2. генерација) ИП језгро хардверског дизајна прample File Описи
Ове fileс су уampле_инсталлатион_дир>/уфлек_илк_0_екampле_десигн/ прampле_десигн/куартус директоријум.
| File Имена | Опис |
| exampле_десигн.кпф | Пројекат Интел Куартус Приме file. |
| exampле_десигн.ксф | Подешавања пројекта Интел Куартус Приме file |
| exampле_десигн.сдц јtag_тиминг_темплате.сдц | Синопсис Десигн Цонстраинт file. Можете копирати и модификовати за сопствени дизајн. |
| сисцонсоле_тестбенцх.тцл | Маин file за приступ системској конзоли |
Табела 2. Интерлакен (2. генерација) ИП Цоре Тестбенцх File Опис
Ово file је уampле_инсталлатион_дир>/уфлек_илк_0_екampле_десигн/ прampле_десигн/ртл директоријум.
| File Име | Опис |
| топ_тб.св | Тестна плоча највишег нивоа file. |
Табела 3. нтерлакен (2. генерација) ИП Цоре Тестбенцх скрипте
Ове fileс су уampле_инсталлатион_дир>/уфлек_илк_0_екampле_десигн/ прampдиректоријум ле_десигн/тестбенцх.
| File Име | Опис |
| вцстест.сх | ВЦС скрипта за покретање тестбенцх-а. |
| влог_про.до | МоделСим СЕ или КуестаСим скрипта за покретање тестбенцх-а. |
| кцелиум.сх | Ксцелиум скрипта за покретање тестбенцх-а. |
1.3. Хардваре Десигн Екampле Цомпонентс
Бившиampле десигн повезује системске и ПЛЛ референтне тактове и потребне компоненте дизајна. Бившиampле десигн конфигурише ИП језгро у режиму интерне петље и генерише пакете на интерфејсу за пренос корисничких података ИП језгра ТКС. ИП језгро шаље ове пакете на интерну путању повратне петље кроз примопредајник.
Након што пријемник ИП језгра прими пакете на путу повратне петље, он обрађује Интерлакен пакете и преноси их на РКС интерфејс за пренос корисничких података. Бившиampле десигн проверава да ли се примљени и пренети пакети подударају.
Хардвер прampле дизајн укључује екстерне ПЛЛ-ове. Можете прегледати јасан текст fileс то view sampле код који имплементира један могући метод за повезивање екстерних ПЛЛ-ова на Интерлакен (2нд Генератион) ФПГА ИП.
Дизајн хардвера Интерлакен (2. генерације) прampсадржи следеће компоненте:
- Интерлакен (2нд Генератион) ФПГА ИП
- Генератор пакета и провера пакета
- JTAG контролер који комуницира са системском конзолом. Са логиком клијента комуницирате преко системске конзоле.
Слика 4. Интерлакен (2нд Генератион) Хардваре Десигн Екampле Блок дијаграм високог нивоа за варијације режима НРЗ Е-плочица
Дизајн хардвера Интерлакен (2. генерације) прampфајл који циља на варијације ПАМ4 режима Е-плочице захтева додатни мац_цлкин такта који генерише ИО ПЛЛ. Овај ПЛЛ мора користити исти референтни сат који покреће плл_реф_цлк.
Слика 5. Интерлакен (2нд Генератион) Хардваре Десигн Екampле Високи ниво
Блок дијаграм за варијације ПАМ4 режима Е-плочица
За варијације ПАМ4 режима Е-тиле, када омогућите Очувај неискоришћене канале примопредајника за ПАМ4 параметар, додаје се додатни порт референтног такта (плл_реф_цлк [1]). Овај порт мора да се покреће на истој фреквенцији као што је дефинисано у уређивачу ИП параметара (референтна фреквенција такта за очуване канале). Сачувај неискоришћене канале примопредајника за ПАМ4 је опционо. Пин и повезана ограничења додељена овом сату су видљиви у КСФ-у када изаберете Интел Стратик® 10 или Интел Агилек развојни комплет за генерисање дизајна.
За дизајн нпрampУ оквиру симулације, тестбенцх увек дефинише исту фреквенцију за плл_реф_цлк[0] и плл_реф_цлк[1].
Повезане информације
Интел Агилек Ф-Сериес Трансцеивер-СоЦ Девелопмент Кит Упутство за употребу
1.4. Генерисање дизајна
Слика 6. Поступак
Пратите ове кораке да бисте генерисали хардверски прampле дизајн и тестбенцх:
- У софтверу Интел Куартус Приме Про Едитион кликните File ➤ Чаробњак за нови пројекат да бисте креирали нови Интел Куартус Приме пројекат или кликните File ➤ Отвори пројекат да отворите постојећи Интел Куартус Приме пројекат. Чаробњак од вас тражи да наведете уређај.
- Наведите породицу уређаја Агилек и изаберите уређај за свој дизајн.
- У ИП каталогу пронађите и двапут кликните на Интерлакен (2нд Генератион) Интел ФПГА ИП. Појављује се прозор Нова ИП варијанта.
- Наведите име највишег нивоа за вашу прилагођену ИП варијацију. Едитор параметара чува подешавања ИП варијације у а file назван .ип.
- Кликните ОК. Појављује се уређивач параметара.
Слика 7. ПримampЛе Десигн Таб у Интерлакен (2нд Генератион) Интел ФПГА ИП Параметер Едитор
- На картици ИП наведите параметре за вашу варијацију ИП језгра.
- На картици ПМА Адаптатион, наведите параметре ПМА адаптације ако планирате да користите ПМА адаптацију за своје варијације уређаја Е-тиле.
Овај корак је опционалан:
• Изаберите опцију Енабле Адаптатион лоад софт ИП опцију.
Напомена: Морате омогућити опцију Енабле Нативе ПХИ Дебуг Мастер Ендпоинт (НПДМЕ) на картици ИП када је омогућена ПМА адаптација.
• Изаберите унапред подешену ПМА адаптацију за ПМА адаптацију Изаберите параметар.
• Кликните на ПМА Адаптатион Прелоад да учитате почетне и континуиране параметре прилагођавања.
• Одредите број ПМА конфигурација које треба подржати када је омогућено више ПМА конфигурација користећи параметар конфигурације Број ПМА.
• Изаберите ПМА конфигурацију за учитавање или складиштење помоћу Изаберите ПМА конфигурацију за учитавање или складиштење.
• Кликните на Учитај адаптацију из изабране ПМА конфигурације да бисте учитали изабрана подешавања ПМА конфигурације.
За више информација о параметрима прилагођавања ПМА, погледајте Упутство за употребу Е-тиле примопредајника ПХИ. - На Екampна картици Дизајн, изаберите опцију Симулатион да бисте генерисали тестну плочу и изаберите опцију Синтеза да бисте генерисали хардвер пр.ampдизајн.
Напомена: Морате да изаберете барем једну од опција Симулација или Синтеза да генеришете Екampле Десигн Files. - За генерисани ХДЛ формат доступан је само Верилог.
- За Таргет Девелопмент Кит изаберите одговарајућу опцију.
Напомена: Опција Интел Агилек Ф-Сериес Трансцеивер СоЦ Девелопмент Кит је доступна само када ваш пројекат наводи назив Интел Агилек уређаја који почиње са АГФА012 или АГФА014. Када изаберете опцију Девелопмент Кит, додела пинова се поставља у складу са бројем дела уређаја Интел Агилек Девелопмент Кит АГФБ014Р24А2Е2В и може се разликовати од вашег изабраног уређаја. Ако намеравате да тестирате дизајн на хардверу на другом ПЦБ-у, изаберите опцију Без развојног комплета и извршите одговарајуће доделе пинова у .ксф file. - Кликните на Генериши прampле Десигн. Изаберите ЕкampПојављује се прозор директоријума дизајна.
- Ако желите да измените дизајн нпрampпутања или име директоријума из подразумеваних приказаних вредности (уфлек_илк_0_екampле_десигн), идите на нову путању и откуцајте нови дизајн нпрampиме директоријума.
- Кликните ОК.
Повезане информације
- Интел Агилек Ф-Сериес Трансцеивер-СоЦ Девелопмент Кит Упутство за употребу
- Упутство за употребу ПХИ примопредајника Е-тиле
1.5. Симулација Десигн Екampле Тестбенцх
Погледајте Интерлакен (2нд Генератион) Хардваре Десигн Екampле Блок високог нивоа за варијације режима НРЗ Е-плочица и дизајн хардвера Интерлакен (2. генерација) Екampле Блок високог нивоа за Варијације режима Е-плочица ПАМ4 блок дијаграми симулационог тестног стола.
Слика 8. Поступак
Пратите ове кораке да бисте симулирали тестну плочу:
- На командној линији, пређите на директоријум симулације тестбенцх-а. Именик јеampле_инсталлатион_дир>/екampле_десигн/ тестбенцх за Интел Агилек уређаје.
- Покрените скрипту за симулацију за подржани симулатор по вашем избору. Скрипта компајлира и покреће тестбенцх у симулатору. Ваша скрипта треба да провери да ли се СОП и ЕОП поклапају након што се симулација заврши. Погледајте табелу Кораци за покретање симулације.
Табела 4. Кораци за покретање симулацијеСимулатор Упутства МоделСим СЕ или КуестаСим У командној линији откуцајте -до влог_про.до. Ако више волите да симулирате без покретања МоделСим ГУИ, откуцајте всим -ц -до влог_про.до ВЦС У командној линији откуцајте сх вцстест.сх Ксцелиум У командној линији откуцајте сх кцелиум.сх - Анализирајте резултате. Успешна симулација шаље и прима пакете и приказује „Тест ПАССЕД“.
Тестна плоча за дизајн прampле испуњава следеће задатке:
- Инстанцира Интерлакен (2нд Генератион) Интел ФПГА ИП.
- Штампа ПХИ статус.
- Проверава синхронизацију метафраме (СИНЦ_ЛОЦК) и границе речи (блока) (ВОРД_ЛОЦК).
- Чека да се појединачне траке закључају и поравнају.
- Почиње да шаље пакете.
- Проверава статистику пакета:
— ЦРЦ24 грешке
— СОП
— ЕОПс
Следећи сampЛе оутпут илуструје успешан симулациони тест у режиму Интерлакен:
*******************************************
ИНФО: Чека се да се траке поравнају.
Све пријемне траке су поравнате и спремне за пријем саобраћаја.
************************************************** *
************************************************** *
ИНФО: Почните да шаљете пакете
************************************************** *
************************************************** *
ИНФО: Зауставите слање пакета
************************************************** *
************************************************** *
ИНФО: Провера статистике пакета
************************************************** *
Пријављене грешке ЦРЦ 24: 0
Пренето СОП: 100
ЕОП пренетих: 100
Примљених СОП-ова: 100
Примљених ЕОП-ова: 100
Број ЕЦЦ грешака: 0
************************************************** *
ИНФО: Тест ПРОШАО
************************************************** *
Напомена: Интерлакен дизајн екampле симулатион тестбенцх шаље 100 пакета и прима 100 пакета.
Следећи сampЛе оутпут илуструје успешан симулациони тест у режиму посматрања у Интерлакену:
Проверите да ли су ТКС и РКС Цоунтер једнаки или не.
—————————————————————
РЕАД_ММ: адреса 4000014 = 00000001.
—————————————————————
Де-ассерт Цоунтер једнак бит.
—————————————————————
ВРИТЕ_ММ: адреса 4000001 добија 00000001.
ВРИТЕ_ММ: адреса 4000001 добија 00000000.
—————————————————————
РКС_СОП ЦОУНТЕР.
—————————————————————
РЕАД_ММ: адреса 400000ц = 0000006а.
—————————————————————
РКС_ЕОП ЦОУНТЕР.
РЕАД_ММ: адреса 400000д = 0000006а.
—————————————————————
РЕАД_ММ: адреса 4000010 = 00000000.
—————————————————————
Приказ коначног извештаја.
—————————————————————
0 Откривена грешка
Пријављено је 0 грешака ЦРЦ24
Пренето 106 СОП-ова
Пренето 106 ЕОП-ова
Примљено 106 СОП-ова
Примљено је 106 ЕОП-ова
—————————————————————
Заврши симулацију
—————————————————————
ИСПИТ ПОЛОЖЕН
—————————————————————
Напомена: Број пакета (СОП и ЕОП) варира по траци у Интерлакен Лоокасиде дизајну екampле симулатион сampле оутпут.
Повезане информације
Хардваре Десигн Екampле Компоненте на страни 6
1.6. Компајлирање и конфигурисање дизајна прampле у Хардверу
Слика 9. Поступак
Да бисте компајлирали и покренули демонстрациони тест на хардверском прampза дизајн, пратите ове кораке:
- Уверите се да хардвер нпрampгенерација дизајна је завршена.
- У софтверу Интел Куартус Приме Про Едитион отворите пројекат Интел Куартус Примеampле_инсталлатион_дир>/екampле_десигн/куартус/ екampле_десигн.кпф>.
- У менију Обрада кликните на Старт Цомпилатион.
- Након успешне компилације, .соф file је доступан у вашем наведеном директоријуму.
Пратите ове кораке да бисте програмирали хардвер нпрampле дизајн на Интел Агилек уређају: - Повежите Интел Агилек Ф-Сериес Трансцеивер-СоЦ развојни комплет са главним рачунаром.
б. Покрените апликацију Цлоцк Цонтрол, која је део развојног комплета, и поставите нове фреквенције за дизајн екampле. Испод је подешавање фреквенције у апликацији Контрола сата:
• Си5338 (У37), ЦЛК1- 100 МХз
• Си5338 (У36), ЦЛК2- 153.6 МХз
• Си549 (И2), ОУТ- Поставите на вредност плл_реф_цлк (1) према вашим захтевима дизајна.
ц. У менију Алатке кликните на Програмер.
д. У Програматору кликните на Подешавање хардвера.
е. Изаберите уређај за програмирање.
ф. Изаберите и додајте Интел Агилек Ф-Сериес Трансцеивер-СоЦ развојни комплет на који ваша Интел Куартус Приме сесија може да се повеже.
г. Уверите се да је Моде подешен на ЈTAG.
х. Изаберите Интел Агилек уређај и кликните на Додај уређај. Програматор приказује блок дијаграм веза између уређаја на вашој плочи.
и. У реду са вашим .соф означите поље за .соф.
ј. Означите поље у колони Програм/Конфигуриши.
к. Кликните на Старт.
Повезане информације
- Програмирање Интел ФПГА уређаја на страни 0
- Анализа и отклањање грешака у дизајну помоћу системске конзоле
- Интел Агилек Ф-Сериес Трансцеивер-СоЦ Девелопмент Кит Упутство за употребу
1.7. Тестирање дизајна хардвера прample
Након што компајлирате Интерлакен (2нд Генератион) Интел ФПГА ИП језгро, прampда и конфигуришете свој уређај, можете користити системску конзолу за програмирање ИП језгра и његових уграђених матичних ПХИ ИП језгара.
Пратите ове кораке да бисте отворили системску конзолу и тестирали дизајн хардвера нпрampле:
- У софтверу Интел Куартус Приме Про Едитион, у менију Тоолс, кликните на Систем Дебуггинг Тоолс ➤ Систем Цонсоле.
- Промените наampле_инсталлатион_дир>екampдиректоријум ле_десигн/хвтест.
- Да бисте отворили везу са ЈTAG мастер, откуцајте следећу команду: соурце сисцонсоле_тестбенцх.тцл
- Можете укључити режим интерне серијске петље са следећим дизајном нпрampле команде:
а. стат: Штампа опште информације о статусу.
б. сис_ресет: Ресетује систем.
ц. лооп_он: Укључује интерну серијску повратну петљу.
д. рун_екampле_десигн: Покреће дизајн прampле.
Напомена: Морате покренути команду лооп_он пре рун_екampле_десигн команда.
Тхе рун_екampле_десигн покреће следеће команде у низу:
сис_ресет->стат->ген_он->стат->ген_офф.
Напомена: Када изаберете опцију Енабле адаптатион лоад софт ИП опцију, рун_екampкоманда ле_десигн врши почетну калибрацију адаптације на страни РКС-а тако што покреће наредбу рун_лоад_ПМА_цонфигуратион. - Можете да искључите интерни режим серијске петље са следећим дизајном нпрampле команда:
а. лооп_офф: Искључује интерну серијску повратну петљу. - ИП језгро можете програмирати са следећим додатним дизајном нпрampле команде:
а. ген_он: Омогућава генератор пакета.
б. ген_офф: Онемогућава генератор пакета.
ц. рун_тест_лооп: Покреће тест за пута за варијације Е-плочица НРЗ и ПАМ4.
д. цлеар_ерр: Брише све лепљиве битове грешке.
е. сет_тест_моде : Подешава тест за покретање у одређеном режиму.
ф. гет_тест_моде: Штампа тренутни режим тестирања.
г. сет_бурст_сизе : Поставља величину бурста у бајтовима.
х. гет_бурст_сизе: Штампа информације о величини бурста.
Успешан тест штампа ХВ_ТЕСТ:ПАСС поруку. Испод су критеријуми за пролаз за пробну вожњу:
- Нема грешака за ЦРЦ32, ЦРЦ24 и цхецкер.
- Пренете СОП-ови и ЕОП-ови треба да се поклапају са примљеним.
Следећи сampле оутпут илуструје успешан пробни рад у режиму Интерлакен:
ИНФО: ИНФО: Престаните са генерисањем пакета
==== ИЗВЕШТАЈ О СТАЊУ ====
ТКС КХз: 402813
РКС КХз: 402813
Закључавање фреквенције: 0к0000фф
ТКС ПЛЛ закључавање: 0к000001
Поравнај: 0к00ц10ф
Рк ЛОА: 0к000000
Тк ЛОА: 0к000000
закључавање речи: 0к0000фф
закључавање синхронизације: 0к0000фф
ЦРЦ32 грешке: 0
ЦРЦ24 грешке: 0
Грешке проверача: 0
ФИФО ознаке грешке: 0к000000
СОП-ови пренети: 1087913770
ЕОП-ови пренети: 1087913770
Примљени СОП-ови: 1087913770
Примљени ЕОП-ови: 1087913770
ЕЦЦ исправљено: 0
ЕЦЦ грешка: 0
Прошло је 161 сек од укључивања
ХВ_ТЕСТ : ПАСС
Успешан тест штампа ХВ_ТЕСТ : ПАСС поруку. Испод су критеријуми за пролаз за пробну вожњу:
- Нема грешака за ЦРЦ32, ЦРЦ24 и цхецкер.
- Пренете СОП-ови и ЕОП-ови треба да се поклапају са примљеним.
Следећи сampЛе оутпут илуструје успешно тестирање у Интерлакен Лоокасиде режиму:
ИНФО: ИНФО: Престаните са генерисањем пакета
==== ИЗВЕШТАЈ О СТАЊУ ====
ТКС КХз: 402813
РКС КХз: 402812
Закључавање фреквенције: 0к000ффф
ТКС ПЛЛ закључавање: 0к000001
Поравнај: 0к00ц10ф
Рк ЛОА: 0к000000
Тк ЛОА: 0к000000
закључавање речи: 0к000ффф
закључавање синхронизације: 0к000ффф
ЦРЦ32 грешке: 0
ЦРЦ24 грешке: 0
Грешке проверача: 0
СОП-ови пренети: 461
ЕОП-ови пренети: 461
Примљени СОП-ови: 461
Примљени ЕОП-ови: 461
Прошло је 171 сек од укључивања
ХВ_ТЕСТ : ПАСС
Десигн Екampле Опис
Дизајн прampле демонстрира функционалност Интерлакен ИП језгра.
Повезане информације
Интерлакен (2нд Генератион) ФПГА ИП кориснички приручник
2.1. Десигн Екampле Бехавиор
Да бисте тестирали дизајн у хардверу, откуцајте следеће команде у системску конзолу:
- Извор подешавања file:
% изворampле>уфлек_илк_0_екampле_десигн/екampле_десигн/хвтест/сисцонсоле_тестбенцх.тцл - Покрени тест:
% рун_екampле_десигн - Дизајн хардвера Интерлакен (2. генерације) прampле завршава следеће кораке:
а. Ресетује ИП Интерлакен (друга генерација).
б. Конфигурише ИП Интерлакен (друга генерација) у интерном режиму повратне петље.
ц. Шаље ток Интерлакен пакета са унапред дефинисаним подацима у корисном учитавању на ТКС интерфејс за пренос корисничких података ИП језгра.
д. Проверава примљене пакете и извештава о статусу. Провера пакета укључена у дизајн хардвера нпрampле пружа следеће основне могућности провере пакета:
• Проверава да ли је секвенца пренетих пакета исправна.
• Проверава да ли се примљени подаци поклапају са очекиваним вредностима обезбеђујући усклађеност бројања почетка пакета (СОП) и краја пакета (ЕОП) док се подаци преносе и примају.
2.2. Интерфаце Сигналс
Табела 5. Дизајн прampле Интерфаце Сигналс
| Порт Наме | Правац | ширина (битови) | Опис |
| мгмт_цлк | Инпут | 1 | Улаз системског сата. Фреквенција такта мора бити 100 МХз. |
| плл_реф_цлк /плл_реф_цлк[1:0] (2) | Инпут | 2-јан | Референтни сат примопредајника. Покреће РКС ЦДР ПЛЛ. |
| Порт Наме | Правац | ширина (битови) | Опис |
| плл_реф_цлк[1] је доступан само када омогућите Очувати неискоришћено Напомена: примопредајни канали за ПАМ4 параметар у Е-тиле ПАМ4 моду ИП варијације. |
|||
| рк_пин | Инпут | Број трака | пин за податке пријемника СЕРДЕС. |
| тк_пин | Излаз | Број трака | Пренесите пин података СЕРДЕС. |
| рк_пин_н | Инпут | Број трака | пин за податке пријемника СЕРДЕС. Овај сигнал је доступан само у варијантама уређаја у режиму Е-тиле ПАМ4. |
| тк_пин_н | Излаз | Број трака | Пренесите пин података СЕРДЕС. Овај сигнал је доступан само у варијантама уређаја у режиму Е-тиле ПАМ4. |
| мац_цлк_плл_реф | Инпут | 1 | Овај сигнал мора бити покретан ПЛЛ-ом и мора користити исти извор такта који покреће плл_реф_цлк. Овај сигнал је доступан само у варијантама уређаја у режиму Е-тиле ПАМ4. |
| уср_пб_ресет_н | Инпут | 1 | Ресетовање система. |
Повезане информације
Интерфаце Сигналс
2.3. Региструјте мапу
Напомена:
- Десигн Екampадреса регистра почиње са 0к20** док ИП адреса језгра регистра Интерлакена почиње са 0к10**.
- Приступни код: РО—Само за читање и РВ—Читање/писање.
- Системска конзола чита дизајн прampле региструје и извештава о статусу теста на екрану.
Табела 6. Дизајн прampле Региструјте мапу за Интерлакен Десигн Екample
| Оффсет | Име | Приступ | Опис |
| 8'х00 | Резервисано | ||
| 8'х01 | Резервисано | ||
| 8'х02 | Системски ПЛЛ ресет | RO | Следећи битови означавају захтев за ресетовање система ПЛЛ и вредност за омогућавање: • Бит [0] – сис_плл_рст_рек • Бит [1] – сис_плл_рст_ен |
| 8'х03 | РКС трака је поравната | RO | Означава поравнање РКС траке. |
| 8'х04 | ВОРД закључан | RO | [НУМ_ЛАНЕС–1:0] – Идентификација граница речи (блокова). |
(2) Када омогућите Очувај неискоришћене канале примопредајника за ПАМ4 параметар, додаје се додатни порт референтног такта да би се сачувао некоришћени ПАМ4 славе канал.
| Оффсет | Име | Приступ | Опис |
| 8'х05 | Синхронизација је закључана | RO | [НУМ_ЛАНЕС–1:0] – Синхронизација метафраме. |
| 8'х06 – 8'х09 | ЦРЦ32 број грешака | RO | Означава број грешака ЦРЦ32. |
| 8'х0А | ЦРЦ24 број грешака | RO | Означава број грешака ЦРЦ24. |
| 8'х0Б | Сигнал преливања/подливања | RO | Следећи битови означавају: • Бит [3] – ТКС сигнал доњег тока • Бит [2] – ТКС сигнал преливања • Бит [1] – РКС сигнал преливања |
| 8'х0Ц | СОП цоунт | RO | Означава број СОП-а. |
| 8'х0Д | ЕОП цоунт | RO | Означава број ЕОП-а |
| 8'х0Е | Број грешака | RO | Означава број следећих грешака: • Губитак поравнања траке • Недозвољена контролна реч • Недозвољен образац кадрирања • Недостаје индикатор СОП или ЕОП |
| 8'х0Ф | сенд_дата_мм_цлк | RW | Упишите 1 у бит [0] да бисте омогућили сигнал генератора. |
| 8'х10 | Грешка проверача | Указује на грешку контролора. (СОП грешка у подацима, грешка у броју канала и грешка у подацима ПЛД) | |
| 8'х11 | Систем ПЛЛ закључавање | RO | Бит [0] означава индикацију закључавања ПЛЛ-а. |
| 8'х14 | ТКС СОП цоунт | RO | Означава број СОП-а које генерише генератор пакета. |
| 8'х15 | ТКС ЕОП цоунт | RO | Означава број ЕОП-а које генерише генератор пакета. |
| 8'х16 | Континуирани пакет | RW | Упишите 1 у бит [0] да бисте омогућили континуирани пакет. |
| 8'х39 | Број ЕЦЦ грешака | RO | Означава број ЕЦЦ грешака. |
| 8'х40 | Број грешака исправљених ЕЦЦ-ом | RO | Означава број исправљених ЕЦЦ грешака. |
Табела 7. Дизајн прampле Региструјте мапу за Интерлакен Лоок-асиде Десигн Екample
Користите ову мапу регистра када генеришете дизајн прampле са укљученим параметром Енабле Интерлакен Лоок-асиде моде.
| Оффсет | Име | Приступ | Опис |
| 8'х00 | Резервисано | ||
| 8'х01 | Ресетовање бројача | RO | Упишите 1 у бит [0] да обришете једнак бит ТКС и РКС бројача. |
| 8'х02 | Системски ПЛЛ ресет | RO | Следећи битови означавају захтев за ресетовање система ПЛЛ и вредност за омогућавање: • Бит [0] – сис_плл_рст_рек • Бит [1] – сис_плл_рст_ен |
| 8'х03 | РКС трака је поравната | RO | Означава поравнање РКС траке. |
| 8'х04 | ВОРД закључан | RO | [НУМ_ЛАНЕС–1:0] – Идентификација граница речи (блокова). |
| 8'х05 | Синхронизација је закључана | RO | [НУМ_ЛАНЕС–1:0] – Синхронизација метафраме. |
| 8'х06 – 8'х09 | ЦРЦ32 број грешака | RO | Означава број грешака ЦРЦ32. |
| 8'х0А | ЦРЦ24 број грешака | RO | Означава број грешака ЦРЦ24. |
| Оффсет | Име | Приступ | Опис |
| 8'х0Б | Резервисано | ||
| 8'х0Ц | СОП цоунт | RO | Означава број СОП-а. |
| 8'х0Д | ЕОП цоунт | RO | Означава број ЕОП-а |
| 8'х0Е | Број грешака | RO | Означава број следећих грешака: • Губитак поравнања траке • Недозвољена контролна реч • Недозвољен образац кадрирања • Недостаје индикатор СОП или ЕОП |
| 8'х0Ф | сенд_дата_мм_цлк | RW | Упишите 1 у бит [0] да бисте омогућили сигнал генератора. |
| 8'х10 | Грешка проверача | RO | Указује на грешку контролора. (СОП грешка у подацима, грешка у броју канала и грешка у подацима ПЛД) |
| 8'х11 | Систем ПЛЛ закључавање | RO | Бит [0] означава индикацију закључавања ПЛЛ-а. |
| 8'х13 | Број кашњења | RO | Означава број кашњења. |
| 8'х14 | ТКС СОП цоунт | RO | Означава број СОП-а које генерише генератор пакета. |
| 8'х15 | ТКС ЕОП цоунт | RO | Означава број ЕОП-а које генерише генератор пакета. |
| 8'х16 | Континуирани пакет | RO | Упишите 1 у бит [0] да бисте омогућили континуирани пакет. |
| 8'х17 | ТКС и РКС бројач једнаки | RW | Показује да су ТКС и РКС бројач једнаки. |
| 8'х23 | Омогући кашњење | WO | Упишите 1 у бит [0] да бисте омогућили мерење кашњења. |
| 8'х24 | Латенција спремна | RO | Означава да је мерење кашњења спремно. |
Интерлакен (2нд Генератион) Интел Агилек ФПГА ИП Десигн Екampле Кориснички водич Архива
За најновију и претходну верзију овог упутства за употребу, погледајте Интерлакен (2 Генерација) Интел Агилек ФПГА ИП Десигн Екampле Корисничко упутство ХТМЛ верзија. Изаберите верзију и кликните на Преузми. Ако ИП адреса или верзија софтвера нису наведени, примењује се упутство за употребу за претходну ИП адресу или верзију софтвера.
ИП верзије су исте као верзије софтвера Интел Куартус Приме Десигн Суите до в19.1. Од верзије софтвера Интел Куартус Приме Десигн Суите 19.2 или новије, ИП језгра имају нову шему ИП верзија.
Историја ревизија документа за Интерлакен (2. генерација) Интел Агилек ФПГА ИП Десигн Екampле Корисничко упутство
| Верзија документа | Интел Куартус Приме верзија | ИП верзија | Промене |
| 2022.08.03 | 21.3 | 20.0.1 | Исправљен је ОПН уређаја за Интел Агилек Ф-Сериес Трансцеивер-СоЦ развојни комплет. |
| 2021.10.04 | 21.3 | 20.0.1 | • Додата подршка за КуестаСим симулатор. • Уклоњена подршка за НЦСим симулатор. |
| 2021.02.24 | 20.4 | 20.0.1 | • Додате информације о очувању неискоришћеног канала примопредајника за ПАМ4 у одељку: Хардваре Десигн Екampле Цомпонентс. • Додат је опис сигнала плл_реф_цлк[1] у одељку: Сигнали интерфејса. |
| 2020.12.14 | 20.4 | 20.0.0 | • Ажурирано сampле хардверски тест излаз за Интерлакен режим и Интерлакен Лоок-асиде режим у одељку Тестирање дизајна хардвера Екampле. • Ажурирана мапа регистара за Интерлакен Лоок-асиде десигн екampле у одељку Регистрација Мапа. • Додати критеријуми пролазности за успешно тестирање хардвера у одељку Тестирање пр. дизајна хардвераampле. |
| 2020.10.16 | 20.2 | 19.3.0 | Исправљена команда за покретање почетне калибрације адаптације на страни РКС-а у Тестинг тхе Хардваре Десигн Екampле сецтион. |
| 2020.06.22 | 20.2 | 19.3.0 | • Дизајн прampле је доступно за Интерлакен Лоок-асиде мод. • Хардверско тестирање дизајна нпрampле је доступно за варијације Интел Агилек уређаја. • Додата слика: Блок дијаграм високог нивоа за Интерлакен (2. генерација) дизајн прampле. • Ажурирани су следећи одељци: – Хардверски и софтверски захтеви – Структура именика • Модификоване следеће бројке да би се укључило ажурирање везано за Интерлакен Лоок-асиде: – Слика: Интерлакен (2нд Генератион) Хардваре Десигн Екampле Хигх Блок дијаграм нивоа за варијације режима НРЗ Е-плочица – Слика: Интерлакен (2нд Генератион) Хардваре Десигн Екampле Блок дијаграм високог нивоа за варијације режима Е-тиле ПАМ4 • Ажурирана слика: уређивач ИП параметара. • Додате информације о подешавањима фреквенције у апликацији за контролу сата у одељку Компајлирање и конфигурисање прampле у Хардверу. |
| Верзија документа | Интел Куартус Приме верзија | ИП верзија | Промене |
|
• Додати резултати пробног рада за Интерлакен Лоокасиде у следећим одељцима: |
|||
| 2019.09.30 | 19.3 | 19.2.1 |
Уклоњен цлк100. мгмт_цлк служи као референтни сат за ИО ПЛЛ у следећем: |
| 2019.07.01 | 19.2 | 19.2 | Првобитно издање. |
Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге.
*Друга имена и брендови могу се сматрати власништвом других.
ИСО
9001:2015
Регистрован
Интерлакен (2нд Генератион) Интел® Агилек™ ФПГА ИП Десигн Екampле Корисничко упутство
Интернет верзија
Пошаљите повратне информације
ИД: 683800
УГ-20239
Верзија: 2022.08.03
Документи / Ресурси
 |
интел Интерлакен (2нд Генератион) Агилек ФПГА ИП Десигн Екample [пдф] Упутство за кориснике Интерлакен 2нд Генератион Агилек ФПГА ИП Десигн Екampле, Интерлакен, 2нд Генератион Агилек ФПГА ИП Десигн Екampле, Агилек ФПГА ИП Десигн Екampле, ИП Десигн Екample |
