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Ágilex™ FPGA IP Design Example
Guia do usuário

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1 Guia de início rápido
2 Projeto Example Descrição
3 Interlaken (2ª Geração) Intel Agilex FPGA IP Design ExampArquivos do Guia do Usuário
4 Histórico de revisão de documentos para Interlaken (2ª geração) Intel Agilex FPGA IP Design Example Guia do usuário
5 Documentos / Recursos
5.1 Referências
6 Postagens relacionadas

Guia de início rápido

O núcleo FPGA IP Interlaken (2ª Geração) fornece um banco de testes de simulação e um projeto de hardware examparquivo que suporta compilação e teste de hardware. Quando você gera o projeto example, o editor de parâmetros cria automaticamente o fileÉ necessário simular, compilar e testar o projeto em hardware. o projeto example também está disponível para o recurso Interlaken Look-aside.
O testbench e o design example suporta o modo NRZ e PAM4 para dispositivos E-tile. O núcleo IP FPGA Interlaken (2ª Geração) gera ex de designamparquivos para todas as combinações suportadas de número de pistas e taxas de dados.

Figura 1. Etapas de desenvolvimento para o Ex de designampleIntel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 1

O design do núcleo IP Interlaken (2ª Geração) example suporta os seguintes recursos:

  • Modo de loopback serial TX para RX interno
  • Gera automaticamente pacotes de tamanho fixo
  • Recursos básicos de verificação de pacotes
  • Capacidade de usar o console do sistema para redefinir o design para fins de novo teste
  • adaptação PMA

Figura 2. Diagrama de blocos de alto nível para projeto de Interlaken (2ª geração) ExampleIntel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 2

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  • Interlaken (2ª Geração) Guia do Usuário IP FPGA
  • Interlaken (2ª geração) Intel FPGA IP Notas de versão

1.1. Requisitos de hardware e software
Para testar o example design, use o seguinte hardware e software:

  • Software Intel® Prime Pro Edition versão 21.3
  • Console do sistema
  • Simuladores suportados:
    — Siemens* EDA ModelSim* SE ou QuestaSim*
    — Sinopse* VCS*
    — Cadência* Xcelium*
  • Kit de desenvolvimento de transceptor-SoC Intel Agilex® Quartus™ série F (AGFB014R24A2E2V)

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Guia do usuário do kit de desenvolvimento do transceptor-SoC Intel Agilex série F
1.2. Estrutura do diretório
O design do núcleo IP Interlaken (2ª Geração) example file diretórios contêm o seguinte gerado files para o projeto exampeu.
Figura 3. Estrutura de Diretórios do Interlaken Gerado (2ª Geração) ExampLe Design

Intel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 3

A configuração de hardware, simulação e teste files estão localizados emample_installation_dir>/uflex_ilk_0_example_design.
Tabela 1. Projeto de hardware de núcleo IP Interlaken (2ª geração) Example File Descrições
Esses files estão noample_installation_dir>/uflex_ilk_0_example_design/exampdiretório le_design/quartus.

File Nomes Descrição
example_design.qpf Projeto Intel Quartus Prime file.
example_design.qsf Configurações do projeto Intel Quartus Prime file
example_design.sdcjtag_timing_template.sdc Restrição de design de sinopse file. Você pode copiar e modificar para seu próprio design.
sysconsole_testbench.tcl Principal file para acessar o console do sistema

Tabela 2. Interlaken (2ª Geração) IP Core Testbench File Descrição
Esse file está noample_installation_dir>/uflex_ilk_0_example_design/exampdiretório le_design/rtl.

File Nome Descrição
top_tb.sv banco de testes de nível superior file.

Tabela 3. Scripts de testbench de núcleo IP nterlaken (2ª geração)
Esses files estão noample_installation_dir>/uflex_ilk_0_example_design/exampdiretório le_design/testbench.

File Nome Descrição
vcstest.sh O script VCS para executar o testbench.
vlog_pro.do O script ModelSim SE ou QuestaSim para rodar o testbench.
xcelium.sh O script Xcelium para executar o testbench.

1.3. Projeto de hardware Example componentes
O example design conecta os relógios de referência do sistema e PLL e os componentes de design necessários. O exampO design do arquivo configura o núcleo IP no modo de loopback interno e gera pacotes na interface de transferência de dados do usuário TX do núcleo IP. O núcleo IP envia esses pacotes no caminho de loopback interno através do transceptor.
Depois que o receptor de núcleo IP recebe os pacotes no caminho de loopback, ele processa os pacotes Interlaken e os transmite na interface de transferência de dados do usuário RX. O exampO design do arquivo verifica se os pacotes recebidos e transmitidos correspondem.
O hardware exampO design inclui PLLs externos. Você pode examinar o texto claro fileé para view sample código que implementa um método possível para conectar PLLs externos ao IP FPGA Interlaken (2ª Geração).
O projeto de hardware Interlaken (2ª Geração) example inclui os seguintes componentes:

  1. Interlaken (2ª Geração) FPGA IP
  2. Gerador de pacotes e verificador de pacotes
  3. JTAG controlador que se comunica com o console do sistema. Você se comunica com a lógica do cliente por meio do console do sistema.

Figura 4. Projeto de Hardware Interlaken (2ª Geração) Example Diagrama de blocos de alto nível para variações do modo E-tile NRZIntel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 5

O projeto de hardware Interlaken (2ª Geração) exampO arquivo que tem como alvo as variações do modo E-tile PAM4 requer um clock mac_clkin adicional que o IO PLL gera. Este PLL deve usar o mesmo clock de referência que aciona o pll_ref_clk.

Figura 5. Projeto de Hardware Interlaken (2ª Geração) Exampo alto nível
Diagrama de blocos para variações do modo E-tile PAM4Intel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 4

Para variações do modo E-tile PAM4, quando você ativa o parâmetro Preservar canais de transceptor não utilizados para PAM4, uma porta de relógio de referência adicional é adicionada (pll_ref_clk [1]). Esta porta deve ser acionada na mesma frequência definida no editor de parâmetros IP (frequência de clock de referência para canais preservados). A opção Preservar canais de transceptor não utilizados para PAM4 é opcional. O pino e as restrições relacionadas atribuídas a este relógio ficam visíveis no QSF quando você seleciona o kit de desenvolvimento Intel Stratix® 10 ou Intel Agilex para geração de design.
Para projeto example simulação, o testbench sempre define a mesma frequência para pll_ref_clk[0] e pll_ref_clk[1].
Informações relacionadas
Guia do usuário do kit de desenvolvimento do transceptor-SoC Intel Agilex série F
1.4. Gerando o Projeto

Figura 6. ProcedimentoIntel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 6

Siga estas etapas para gerar o exemplo de hardwareample design e testbench:

  1. No software Intel Quartus Prime Pro Edition, clique em File ➤ Assistente de novo projeto para criar um novo projeto Intel Quartus Prime ou clique em File ➤ Open Project para abrir um projeto Intel Quartus Prime existente. O assistente solicita que você especifique um dispositivo.
  2. Especifique a família de dispositivos Agilex e selecione o dispositivo para seu projeto.
  3. No Catálogo IP, localize e clique duas vezes em Interlaken (2ª Geração) Intel FPGA IP. A janela Nova variante de IP é exibida.
  4. Especifique um nome de nível superior para sua variação de IP personalizada. O editor de parâmetros salva as configurações de variação de IP em um file nomeado .ip.
  5. Clique OK. O editor de parâmetros é exibido.
    Figura 7. Exampguia Design no Editor de parâmetros IP FPGA Intel Interlaken (2ª geração)Intel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 7
  6. Na guia IP, especifique os parâmetros para sua variação de núcleo de IP.
  7. Na guia Adaptação de PMA, especifique os parâmetros de adaptação de PMA se planeja usar a adaptação de PMA para suas variações de dispositivo E-tile.
    Esta etapa é opcional:
    • Selecione a opção Ativar adaptação de carga de IP flexível.
    Nota: Você deve habilitar a opção Enable Native PHY Debug Master Endpoint (NPDME) na guia IP quando a adaptação de PMA estiver habilitada.
    • Selecione uma predefinição de adaptação PMA para a adaptação PMA Selecione o parâmetro.
    • Clique em PMA Adaptation Preload para carregar os parâmetros de adaptação inicial e contínua.
    • Especifique o número de configurações de PMA a serem suportadas quando várias configurações de PMA são habilitadas usando o parâmetro de configuração Número de PMA.
    • Selecione qual configuração de PMA carregar ou armazenar usando Selecione uma configuração de PMA para carregar ou armazenar.
    • Clique em Carregar adaptação da configuração de PMA selecionada para carregar as definições de configuração de PMA selecionadas.
    Para obter mais informações sobre os parâmetros de adaptação do PMA, consulte o E-tile Transceiver PHY User Guide.
  8. No exampNa guia Design, selecione a opção Simulation para gerar o testbench e selecione a opção Synthesis para gerar o hardware exampProjeto.
    Nota: Você deve selecionar pelo menos uma das opções de Simulação ou Síntese para gerar o ExampLe Design Files.
  9. Para Formato HDL Gerado, apenas Verilog está disponível.
  10. Para Target Development Kit, selecione a opção apropriada.
    Nota: A opção Intel Agilex F-Series Transceiver SoC Development Kit só está disponível quando seu projeto especifica o nome do dispositivo Intel Agilex começando com AGFA012 ou AGFA014. Quando você seleciona a opção Development Kit, as atribuições de pinos são definidas de acordo com o número de peça do dispositivo Intel Agilex Development Kit AGFB014R24A2E2V e podem ser diferentes do dispositivo selecionado. Se você pretende testar o projeto de hardware em um PCB diferente, selecione a opção Sem kit de desenvolvimento e faça as atribuições de pinos apropriadas no .qsf file.
  11. Clique em Gerar Example Design. O Ex SelecionadoampA janela Design Directory é exibida.
  12. Se você quiser modificar o design exampcaminho ou nome do diretório do arquivo dos padrões exibidos (uflex_ilk_0_example_design), navegue até o novo caminho e digite o novo design example nome do diretório.
  13. Clique em OK.

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1.5. Simulando o Projeto Exampo Testbench
Consulte o Ex de design de hardware da Interlaken (2ª geração)ampBloco de alto nível para variações do modo NRZ do E-tile e design de hardware Interlaken (2ª geração) Example Bloco de alto nível para E-tile PAM4 Mode Variations diagramas de blocos do banco de testes de simulação.

Figura 8. ProcedimentoIntel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 8

Siga estas etapas para simular o testbench:

  1. No prompt de comando, mude para o diretório de simulação do testbench. O diretório éample_installation_dir>/example_design/ testbench para dispositivos Intel Agilex.
  2. Execute o script de simulação para o simulador suportado de sua escolha. O script compila e executa o testbench no simulador. Seu script deve verificar se as contagens de SOP e EOP correspondem após a conclusão da simulação. Consulte a tabela Etapas para executar a simulação.
    Tabela 4. Etapas para executar a simulação
    Simulador Instruções
    ModelSim SE ou QuestaSim Na linha de comando, digite -do vlog_pro.do. Se você preferir simular sem abrir a GUI do ModelSim, digite vsim -c -do vlog_pro.do
    VCS Na linha de comando, digite sh vcstest.sh
    Xcelium Na linha de comando, digite sh xcelium.sh
  3. Analise os resultados. Uma simulação bem-sucedida envia e recebe pacotes e exibe “Test PASSED”.

O testbench para o projeto example conclui as seguintes tarefas:

  • Instancia o IP FPGA Intel Interlaken (2ª geração).
  • Imprime o status PHY.
  • Verifica a sincronização do metaframe (SYNC_LOCK) e os limites da palavra (bloco) (WORD_LOCK).
  • Aguarda que faixas individuais sejam bloqueadas e alinhadas.
  • Inicia a transmissão de pacotes.
  • Verifica as estatísticas do pacote:
    — Erros CRC24
    — POPs
    - POIs

Os seguintes sampA saída do arquivo ilustra um teste de simulação bem-sucedido no modo Interlaken:
******************************************
INFORMAÇÕES: Aguardando o alinhamento das pistas.
Todas as faixas receptoras estão alinhadas e prontas para receber tráfego.
************************************************** *
************************************************** *
INFO: Iniciar a transmissão de pacotes
************************************************** *
************************************************** *
INFO: Pare de transmitir pacotes
************************************************** *
************************************************** *
INFO: Verificando estatísticas de pacotes
************************************************** *
Erros CRC 24 relatados: 0
POPs transmitidos: 100
EOPs transmitidos: 100
POPs recebidos: 100
EOPs recebidos: 100
Contagem de erros ECC: 0
************************************************** *
INFORMAÇÕES: Teste APROVADO
************************************************** *
Observação: O projeto de Interlaken example simulation testbench envia 100 pacotes e recebe 100 pacotes.
Os seguintes sampA saída do arquivo ilustra um teste de simulação bem-sucedido no modo Interlaken Look-aside:
Verifique se os contadores TX e RX são iguais ou não.
——————————————
READ_MM: endereço 4000014 = 00000001.
——————————————
Desafirme o bit igual do contador.
——————————————
WRITE_MM: endereço 4000001 recebe 00000001.
WRITE_MM: endereço 4000001 recebe 00000000.
——————————————
RX_SOP CONTADOR.
——————————————
READ_MM: endereço 400000c = 0000006a.
——————————————
RX_EOP CONTADOR.
READ_MM: endereço 400000d = 0000006a.
——————————————
READ_MM: endereço 4000010 = 00000000.
——————————————
Exibir relatório final.
——————————————
0 Erro Detectado
0 erros CRC24 relatados
106 POPs transmitidos
106 EOPs transmitidos
106 POPs recebidos
106 EOPs recebidos
——————————————
Terminar Simulação
——————————————
TESTE APROVADO
——————————————
Observação: O número de pacotes (SOPs e EOPs) varia por pista no projeto Interlaken Lookaside exampsimulação de leampsaída de arquivo.
Informações relacionadas
Projeto de hardware Example Componentes na página 6
1.6. Compilando e Configurando o Ex de Designamparquivo em hardware

Figura 9. ProcedimentoIntel Interlaken 2ª Geração Agilex FPGA IP Design Example - FIGURA 9

Para compilar e executar um teste de demonstração no hardware example design, siga estes passos:

  1. Certifique-se de hardware exampA geração de design está completa.
  2. No software Intel Quartus Prime Pro Edition, abra o projeto Intel Quartus Primeample_installation_dir>/example_design/quartus/example_design.qpf>.
  3. No menu Processamento, clique em Iniciar Compilação.
  4. Após a compilação bem-sucedida, um .sof file está disponível em seu diretório especificado.
    Siga estas etapas para programar o hardware exampdesign de arquivo no dispositivo Intel Agilex:
  5. Conecte o kit de desenvolvimento do transceptor-SoC Intel Agilex série F ao computador host.
    b. Inicie o aplicativo Clock Control, que faz parte do kit de desenvolvimento, e defina novas frequências para o ex de designample. Abaixo está a configuração de frequência no aplicativo Clock Control:
    • Si5338 (U37), CLK1-100 MHz
    • Si5338 (U36), CLK2-153.6 MHz
    • Si549 (Y2), OUT- Definido para o valor de pll_ref_clk (1) de acordo com o seu requisito de projeto.
    c. No menu Ferramentas, clique em Programador.
    d. No programador, clique em Configuração de hardware.
    e. Selecione um dispositivo de programação.
    f. Selecione e adicione o kit de desenvolvimento Intel Agilex F-Series Transceiver-SoC ao qual sua sessão Intel Quartus Prime pode se conectar.
    g. Certifique-se de que o modo esteja definido como JTAG.
    h. Selecione o dispositivo Intel Agilex e clique em Adicionar dispositivo. O programador exibe um diagrama de blocos das conexões entre os dispositivos em sua placa.
    eu. Na linha com seu .sof, marque a caixa para o .sof.
    j. Marque a caixa na coluna Programar/Configurar.
    k. Clique em Iniciar.

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1.7. Testando o projeto de hardware Example
Depois de compilar o design de núcleo IP FPGA Intel Interlaken (2ª geração) example e configurar seu dispositivo, você pode usar o console do sistema para programar o núcleo de IP e seus registros de núcleo IP PHY nativos incorporados.
Siga estas etapas para abrir o console do sistema e testar o projeto de hardware exampem:

  1. No software Intel Quartus Prime Pro Edition, no menu Ferramentas, clique em Ferramentas de depuração do sistema ➤ Console do sistema.
  2. Mude para oample_installation_dir>exampdiretório le_design/ hwtest.
  3. Para abrir uma conexão com o JTAG master, digite o seguinte comando: source sysconsole_testbench.tcl
  4. Você pode ativar o modo de loopback serial interno com o seguinte exemplo de designampcomandos le:
    uma. stat: Imprime informações gerais de status.
    b. sys_reset: redefine o sistema.
    c. loop_on: Ativa o loopback serial interno.
    d. run_example_design: Executa o projeto exampeu.
    Nota: Você deve executar o comando loop_on antes de run_exampcomando le_design.
    o run_example_design executa os seguintes comandos em uma sequência:
    sys_reset->stat->gen_on->stat->gen_off.
    Observação: quando você seleciona a opção Ativar adaptação de carga de IP flexível, o run_exampO comando le_design executa a calibração de adaptação inicial no lado RX executando o comando run_load_PMA_configuration.
  5. Você pode desativar o modo de loopback serial interno com o seguinte exemplo de designample comando:
    uma. loop_off: Desativa o loopback serial interno.
  6. Você pode programar o núcleo IP com o seguinte projeto adicional exampcomandos le:
    uma. gen_on: Habilita o gerador de pacotes.
    b. gen_off: Desativa o gerador de pacotes.
    c. run_test_loop: Executa o teste para vezes para variações de E-tile NRZ e PAM4.
    d. clear_err: Limpa todos os bits de erro persistentes.
    e. set_test_mode : configura o teste para ser executado em um modo específico.
    f. get_test_mode: Imprime o modo de teste atual.
    g. set_burst_size : define o tamanho do burst em bytes.
    h. get_burst_size: Imprime informações sobre o tamanho do burst.

O teste bem-sucedido imprime a mensagem HW_TEST:PASS. Abaixo estão os critérios de aprovação para uma execução de teste:

  • Sem erros para CRC32, CRC24 e verificador.
  • Os SOPs e EOPs transmitidos devem corresponder aos recebidos.

Os seguintes sampA saída do arquivo ilustra uma execução de teste bem-sucedida no modo Interlaken:
INFORMAÇÕES: INFORMAÇÕES: Pare de gerar pacotes
==== RELATÓRIO DE ESTADO ====
TX KHz: 402813
RX KHz: 402813
Bloqueios de frequência: 0x0000ff
Bloqueio TX PLL: 0x000001
Alinhar: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
bloqueio de palavras: 0x0000ff
bloqueio de sincronização: 0x0000ff
Erros CRC32: 0
Erros CRC24: 0
Erros do verificador: 0
Sinalizadores de erro FIFO: 0x000000
POPs transmitidos: 1087913770
EOPs transmitidos: 1087913770
POPs recebidos: 1087913770
EOPs recebidos: 1087913770
ECC corrigido: 0
Erro ECC: 0
161 segundos decorridos desde a inicialização
HW_TEST: APROVADO
O teste bem-sucedido imprime HW_TEST : mensagem PASS. Abaixo estão os critérios de aprovação para uma execução de teste:

  • Sem erros para CRC32, CRC24 e verificador.
  • Os SOPs e EOPs transmitidos devem corresponder aos recebidos.

Os seguintes sampA saída do arquivo ilustra uma execução de teste bem-sucedida no modo Interlaken Lookaside:
INFORMAÇÕES: INFORMAÇÕES: Pare de gerar pacotes
==== RELATÓRIO DE ESTADO ====
TX KHz: 402813
RX KHz: 402812
Bloqueios de frequência: 0x000fff
Bloqueio TX PLL: 0x000001
Alinhar: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
bloqueio de palavras: 0x000fff
bloqueio de sincronização: 0x000fff
Erros CRC32: 0
Erros CRC24: 0
Erros do verificador: 0
POPs transmitidos: 461
EOPs transmitidos: 461
POPs recebidos: 461
EOPs recebidos: 461
171 segundos decorridos desde a inicialização
HW_TEST: APROVADO

Projeto Example Descrição

o projeto example demonstra as funcionalidades do núcleo Interlaken IP.
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Interlaken (2ª Geração) Guia do Usuário IP FPGA
2.1. Projeto Exampo Comportamento
Para testar o projeto no hardware, digite os seguintes comandos no console do sistema::

  1. Fonte da configuração file:
    % fonteample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
  2. Execute o teste:
    % run_example_design
  3. O projeto de hardware Interlaken (2ª Geração) example conclui as seguintes etapas:
    uma. Redefine o IP Interlaken (2ª Geração).
    b. Configura o IP Interlaken (2ª Geração) no modo de loopback interno.
    c. Envia um fluxo de pacotes Interlaken com dados predefinidos na carga útil para a interface de transferência de dados do usuário TX do núcleo IP.
    d. Verifica os pacotes recebidos e relata o status. O verificador de pacotes incluído no projeto de hardware example fornece os seguintes recursos básicos de verificação de pacotes:
    • Verifica se a sequência do pacote transmitido está correta.
    • Verifica se os dados recebidos correspondem aos valores esperados, garantindo que as contagens de início do pacote (SOP) e fim do pacote (EOP) estejam alinhadas enquanto os dados estão sendo transmitidos e recebidos.

2.2. Sinais de interface
Tabela 5. Projeto Exampos sinais de interface

Nome da porta Direção Largura (bits) Descrição
mgmt_clk Entrada 1 Entrada do relógio do sistema. A frequência do clock deve ser de 100 MHz.
pll_ref_clk /pll_ref_clk[1:0] (2) Entrada 2 de janeiro Relógio de referência do transceptor. Aciona o RX CDR PLL.
Nome da porta Direção Largura (bits) Descrição
pll_ref_clk[1] só está disponível quando você ativa Preservar não utilizado
Observação: canais de transceptor para PAM4 parâmetro nas variações de IP do modo E-tile PAM4.
rx_pin Entrada Número de faixas Pino de dados SERDES do receptor.
tx_pin Saída Número de faixas Pino de transmissão de dados SERDES.
rx_pin_n Entrada Número de faixas Pino de dados SERDES do receptor.
Este sinal está disponível apenas nas variações de dispositivo do modo E-tile PAM4.
tx_pin_n Saída Número de faixas Pino de transmissão de dados SERDES.
Este sinal está disponível apenas nas variações de dispositivo do modo E-tile PAM4.
mac_clk_pll_ref Entrada 1 Este sinal deve ser acionado por um PLL e deve usar a mesma fonte de clock que aciona o pll_ref_clk.
Este sinal está disponível apenas nas variações de dispositivo do modo E-tile PAM4.
usr_pb_reset_n Entrada 1 Reinicialização do sistema.

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Sinais de Interface
2.3. Registrar mapa
Observação:

  • Projeto ExampO endereço de registro do arquivo começa com 0x20**, enquanto o endereço do registro principal do Interlaken IP começa com 0x10**.
  • Código de acesso: RO—Somente leitura e RW—Leitura/Gravação.
  • O console do sistema lê o design example registra e relata o status do teste na tela.

Tabela 6. Projeto Example Mapa de registro para Interlaken Design Example

Desvio Nome Acesso Descrição
8h00 Reservado
8h01 Reservado
8h02 Redefinição de PLL do sistema RO Os bits a seguir indicam a solicitação de reinicialização do PLL do sistema e o valor de habilitação:
• Bit [0] – sys_pll_rst_req
• Bit [1] – sys_pll_rst_en
8h03 Faixa RX alinhada RO Indica o alinhamento da pista RX.
8h04 PALAVRA bloqueada RO [NUM_LANES–1:0] – Identificação dos limites da palavra (bloco).

(2) Quando você ativa Preservar canais de transceptor não utilizados para o parâmetro PAM4, uma porta de relógio de referência adicional é adicionada para preservar o canal escravo PAM4 não utilizado.

Desvio Nome Acesso Descrição
8h05 Sincronização bloqueada RO [NUM_LANES–1:0] – Sincronização de metaframe.
8h06 – 8h09 Contagem de erros CRC32 RO Indica a contagem de erros CRC32.
8'h0A Contagem de erros CRC24 RO Indica a contagem de erros CRC24.
8'h0B Sinal de overflow/underflow RO Os bits a seguir indicam:
• Bit [3] - sinal de subfluxo TX
• Bit [2] - sinal de estouro de TX
• Bit [1] - sinal de estouro RX
8'h0C Contagem de SOP RO Indica o número de SOP.
8'h0D Contagem EOP RO Indica o número de EOP
8'h0E Contagem de erros RO Indica o número dos seguintes erros:
• Perda de alinhamento da pista
• Palavra de controle ilegal
• Padrão de enquadramento ilegal
• Indicador SOP ou EOP ausente
8'h0F send_data_mm_clk RW Escreva 1 no bit [0] para habilitar o sinal do gerador.
8h10 Erro do verificador Indica o erro do verificador. (erro de dados SOP, erro de número de canal e erro de dados PLD)
8h11 Bloqueio PLL do sistema RO Bit [0] indica indicação de bloqueio PLL.
8h14 contagem SOP TX RO Indica o número de SOP gerado pelo gerador de pacotes.
8h15 Contagem de TX EOP RO Indica o número de EOP gerados pelo gerador de pacotes.
8h16 pacote contínuo RW Escreva 1 no bit [0] para habilitar o pacote contínuo.
8h39 contagem de erros ECC RO Indica o número de erros de ECC.
8h40 Contagem de erros corrigidos por ECC RO Indica o número de erros de ECC corrigidos.

Tabela 7. Projeto Example Mapa de registro para Interlaken Look-aside Design Example
Use este mapa de registro ao gerar o ex de designamparquivo com o parâmetro Enable Interlaken Look-aside mode ativado.

Desvio Nome Acesso Descrição
8h00 Reservado
8h01 Reiniciar contador RO Escreva 1 no bit [0] para limpar o bit igual do contador TX e RX.
8h02 Redefinição de PLL do sistema RO Os bits a seguir indicam a solicitação de reinicialização do PLL do sistema e o valor de habilitação:
• Bit [0] – sys_pll_rst_req
• Bit [1] – sys_pll_rst_en
8h03 Faixa RX alinhada RO Indica o alinhamento da pista RX.
8h04 PALAVRA bloqueada RO [NUM_LANES–1:0] – Identificação dos limites da palavra (bloco).
8h05 Sincronização bloqueada RO [NUM_LANES–1:0] – Sincronização de metaframe.
8h06 – 8h09 Contagem de erros CRC32 RO Indica a contagem de erros CRC32.
8'h0A Contagem de erros CRC24 RO Indica a contagem de erros CRC24.
Desvio Nome Acesso Descrição
8'h0B Reservado
8'h0C Contagem de SOP RO Indica o número de SOP.
8'h0D Contagem EOP RO Indica o número de EOP
8'h0E Contagem de erros RO Indica o número dos seguintes erros:
• Perda de alinhamento da pista
• Palavra de controle ilegal
• Padrão de enquadramento ilegal
• Indicador SOP ou EOP ausente
8'h0F send_data_mm_clk RW Escreva 1 no bit [0] para habilitar o sinal do gerador.
8h10 Erro do verificador RO Indica o erro do verificador. (erro de dados SOP, erro de número de canal e erro de dados PLD)
8h11 Bloqueio PLL do sistema RO Bit [0] indica indicação de bloqueio PLL.
8h13 contagem de latência RO Indica o número de latência.
8h14 contagem SOP TX RO Indica o número de SOP gerado pelo gerador de pacotes.
8h15 Contagem de TX EOP RO Indica o número de EOP gerados pelo gerador de pacotes.
8h16 pacote contínuo RO Escreva 1 no bit [0] para habilitar o pacote contínuo.
8h17 Contadores TX e RX iguais RW Indica que os contadores TX e RX são iguais.
8h23 Ativar latência WO Escreva 1 no bit [0] para ativar a medição de latência.
8h24 Latência pronta RO Indica que a medição de latência está pronta.

Interlaken (2ª Geração) Intel Agilex FPGA IP Design ExampArquivos do Guia do Usuário

Para as versões mais recentes e anteriores deste guia do usuário, consulte o Interlaken (2º Geração) Intel Agilex FPGA IP Design Example Guia do usuário Versão HTML. Selecione a versão e clique em Download. Se um IP ou versão de software não estiver listado, o guia do usuário do IP ou versão de software anterior se aplica.
As versões IP são iguais às versões do software Intel Quartus Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2 ou posterior, os núcleos IP têm um novo esquema de versão IP.

Histórico de revisão de documentos para Interlaken (2ª geração) Intel Agilex FPGA IP Design Example Guia do usuário

Versão do documento Versão Intel Quartus Prime Versão IP Mudanças
2022.08.03 21.3 20.0.1 O OPN do dispositivo foi corrigido para o Kit de desenvolvimento de transceptor-SoC Intel Agilex F-Series.
2021.10.04 21.3 20.0.1 • Adicionado suporte para o simulador QuestaSim.
• Suporte removido para o simulador NCSim.
2021.02.24 20.4 20.0.1 • Adicionadas informações sobre como preservar o canal do transceptor não utilizado para PAM4 na seção: Hardware Design Example Componentes.
• Adicionada a descrição do sinal pll_ref_clk[1] na seção: Sinais de interface.
2020.12.14 20.4 20.0.0 • s atualizadosampa saída de teste de hardware para o modo Interlaken e o modo Look-aside de Interlaken na seção Testando o Ex de design de hardwareampeu.
• Mapa de registro atualizado para o projeto Look-aside de Interlaken example na seção Cadastro Mapa.
• Adicionado um critério de aprovação para uma execução de teste de hardware bem-sucedida na seção Testando o Ex de design de hardwareampeu.
2020.10.16 20.2 19.3.0 Comando corrigido para executar a calibração de adaptação inicial no lado RX em Testing the Hardware Design Example seção.
2020.06.22 20.2 19.3.0 • O projeto exampO arquivo está disponível para o modo Interlaken Lookside.
• Teste de hardware do projeto example está disponível para variações de dispositivos Intel Agilex.
• Figura adicionada: diagrama de blocos de alto nível para projeto de Interlaken (2ª geração) Exampeu.
• Atualizadas as seguintes seções:
– Requisitos de hardware e software
– Estrutura de Diretórios
• As seguintes figuras foram modificadas para incluir a atualização relacionada ao Interlaken Lookaside:
– Figura: Ex de design de hardware Interlaken (2ª geração)ampLe High
Diagrama de blocos de nível para variações do modo E-tile NRZ
– Figura: Ex de design de hardware Interlaken (2ª geração)ample Diagrama de blocos de alto nível para variações do modo E-tile PAM4
• Figura atualizada: Editor de parâmetros IP.
• Adicionadas informações sobre as configurações de frequência no aplicativo de controle de relógio na seção Compilando e configurando o projeto Example em Hardware.
Versão do documento Versão Intel Quartus Prime Versão IP Mudanças

• Adicionadas saídas de execução de teste para Interlaken Look-side nas seguintes seções:
– Simulando o Projeto Exampo Testbench
– Testando o Projeto de Hardware Example
• Adicionados os seguintes novos sinais na seção de sinais de interface:
– mgmt_clk
–rx_pin_n
–tx_pin_n
–mac_clk_pll_ref
• Adicionado mapa de registro para o projeto Look-aside de Interlaken example na seção: Mapa de registro.
2019.09.30 19.3 19.2.1

Removido clk100. O mgmt_clk serve como um relógio de referência para o IO PLL no seguinte:
• Figura: Ex de design de hardware Interlaken (2ª geração)ample Diagrama de blocos de alto nível para variações do modo NRZ do E-tile.
• Figura: Ex de design de hardware Interlaken (2ª geração)ample Diagrama de blocos de alto nível para variações do modo E-tile PAM4.
2019.07.01 19.2 19.2 Lançamento inicial.

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*Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.
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9001:2015
Registrado
Interlaken (2ª Geração) Intel® Agilex™ FPGA IP Design Example Guia do usuário

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Intel Interlaken 2ª Geração Agilex FPGA IP Design Example - ÍCONE 1 Versão online
Intel Interlaken 2ª Geração Agilex FPGA IP Design Example - ÍCONE 2 Enviar feedback
Identificação: 683800
UG-20239
Versão: 2022.08.03

Documentos / Recursos

Intel Interlaken (2ª Geração) Agilex FPGA IP Design Example [pdf] Guia do Usuário
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Referências

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