Interlaken (2-Муун) Intel ®
Agilex™ FPGA IP Дизайн Example
Колдонуучунун колдонмосу

Quick Start Guide

Interlaken (2-Муун) FPGA IP өзөгү симуляциялык тестирлөө жана аппараттык дизайнды камсыз кылат.ampкомпиляцияны жана аппараттык тестирлөөнү колдойт. Сиз дизайн эксample, параметр редактору автоматтык түрдө түзөт files моделдөө, компиляция жана жабдыкта дизайнды сыноо үчүн зарыл. Дизайн эксample ошондой эле Interlaken Look-side функциясы үчүн жеткиликтүү.
Testbench жана дизайн эксample E-плиткалар үчүн NRZ жана PAM4 режимин колдойт. Interlaken (2-Муун) FPGA IP өзөгү дизайнды түзөтampтилкелердин санынын жана маалымат ылдамдыгынын бардык колдоого алынган айкалыштары үчүн.

Сүрөт 1. Дизайнды иштеп чыгуу кадамдары Example

Interlaken (2-Муун) IP негизги дизайн эксample төмөнкү функцияларды колдойт:

• Ички TXдан RX сериялык артка кайтаруу режими
• Белгиленген өлчөмдөгү пакеттерди автоматтык түрдө жаратат
• Пакетти текшерүүнүн негизги мүмкүнчүлүктөрү
• Кайра сыноо максатында дизайнды баштапкы абалга келтирүү үчүн Системанын консолун колдонуу мүмкүнчүлүгү
• PMA адаптация

2-сүрөт. Интерлакен үчүн жогорку деңгээлдеги блок-схема (2-муун) Дизайн Example

Тиешелүү маалымат

• Interlaken (2-Муун) FPGA IP Колдонуучу колдонмосу
• Interlaken (2-Муун) Intel FPGA IP Release Notes

1.1. Аппараттык жана программалык камсыздоого талаптар
Мурун сыноо үчүнampдизайн үчүн, төмөнкү аппараттык жана программалык камсыздоону колдонуңуз:

• Intel® Prime Pro Edition программалык версиясы 21.3
• Системалык консол
• Колдоого алынган симуляторлор:
  — Siemens* EDA ModelSim* SE же QuestaSim*
  — Синопсис* VCS*
  — Cadence* Xcelium*
• Intel Agilex® Quartus™ F-Series Transceiver-SoC өнүктүрүү комплекти (AGFB014R24A2E2V)

Тиешелүү маалымат
Intel Agilex F-Series Transceiver-SoC Development Kit Колдонуучунун колдонмосу
1.2. Каталог структурасы
Interlaken (2-Муун) IP негизги дизайн эксample file каталогдор төмөнкү түзүлгөн камтыйт fileдизайн үчүн sample.
3-сүрөт. Түзүлгөн Интерлакендин (2-Муундун) каталогдорунун структурасы Example Design

Аппараттык конфигурация, симуляция жана тест fileлар жайгашканample_installation_dir>/uflex_ilk_0_example_design.
Таблица 1. Interlaken (2nd Generation) IP Негизги Аппараттык Дизайн Example File Сүрөттөмөлөр
Булар fileлар ичиндеample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus каталогу.

File Аты-жөнү	Description
example_design.qpf	Intel Quartus Prime долбоору file.
example_design.qsf	Intel Quartus Prime долбоорунун орнотуулары file
example_design.sdc jtag_timing_template.sdc	Synopsys Дизайн чектөөсү file. Өзүңүздүн дизайныңыз үчүн көчүрүп, өзгөртө аласыз.
sysconsole_testbench.tcl	Негизги file Системанын консолуна кирүү үчүн

Таблица 2. Interlaken (2nd Generation) IP Core Testbench File Description
Бул file ичинде туратample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl каталогу.

File аты	Description
top_tb.sv	Жогорку деңгээлдеги тесттик стол file.

Таблица 3. nterlaken (2nd Generation) IP Core Testbench Скрипттери
Булар fileлар ичиндеample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench каталогу.

File аты	Description
vcstest.sh	Testbench иштетүү үчүн VCS скрипти.
vlog_pro.do	Testbench иштетүү үчүн ModelSim SE же QuestaSim скрипти.
xcelium.sh	Testbench иштетүү үчүн Xcelium скрипти.

1.3. Аппараттык долбоорлоо Example Components
мурдагыample дизайн система жана PLL маалымдама сааттарын жана керектүү дизайн компоненттерин бириктирет. Эксample дизайн IP өзөгүн ички кайра артка кайтаруу режиминде конфигурациялайт жана IP негизги TX колдонуучу маалыматтарын өткөрүү интерфейсинде пакеттерди жаратат. IP өзөгү бул пакеттерди трансивер аркылуу ички артка кайтаруу жолуна жөнөтөт.
IP негизги ресивер пакеттерди кайра цикл жолунда кабыл алгандан кийин, Interlaken пакеттерин иштеп чыгат жана аларды RX колдонуучу маалыматтарын өткөрүү интерфейсине өткөрүп берет. Эксample design кабыл алынган жана берилген пакеттердин дал келээрин текшерет.
Аппараттык камсыздоо эксample дизайн тышкы PLLлерди камтыйт. Сиз ачык текстти текшере аласыз files to view sampтышкы PLLлерди Interlaken (2-Муун) FPGA IP менен туташтыруунун мүмкүн болгон бир ыкмасын ишке ашырган код.
Interlaken (2-Муун) аппараттык дизайн эксample төмөнкү компоненттерди камтыйт:

1. Interlaken (2-Муун) FPGA IP
2. Пакет генератору жана пакет текшергич
3. JTAG System Console менен байланышуучу контроллер. Системанын консолу аркылуу кардар логикасы менен байланышасыз.

4-сүрөт. Interlaken (2-Муун) Аппараттык камсыздоо Дизайн Example Жогорку деңгээлдеги блок диаграммасы үчүн E-тилей NRZ режиминин вариациялары

Interlaken (2-Муун) аппараттык дизайн эксampE-тилей PAM4 режиминин вариацияларына багытталган le, IO PLL жаратуучу кошумча mac_clkin саатын талап кылат. Бул PLL pll_ref_clk башкарган ошол эле маалымдама саатын колдонушу керек.

5-сүрөт. Interlaken (2-Муун) Аппараттык камсыздоо Дизайн Example High Level
Электрондук плитканы PAM4 режиминин вариациялары үчүн блок диаграммасы

E-tile PAM4 режиминин вариациялары үчүн, PAM4 параметри үчүн пайдаланылбаган кабыл алуучу каналдарды сактоону иштеткенде, кошумча маалымдама саат порту кошулат (pll_ref_clk [1]). Бул порт IP параметр редакторунда аныкталгандай жыштыкта ​​иштетилиши керек (сакталган каналдар үчүн маалымдама тактык жыштыгы). PAM4 үчүн пайдаланылбаган трансивер каналдарын сактоо милдеттүү эмес. Дизайн түзүү үчүн Intel Stratix® 10 же Intel Agilex иштеп чыгуу комплекти тандалганда, бул саатка дайындалган пин жана ага байланыштуу чектөөлөр QSFде көрүнөт.
Дизайн үчүн, мисалыampсимуляциялоодо, testbench дайыма pll_ref_clk[0] жана pll_ref_clk[1] үчүн бирдей жыштыкты аныктайт.
Тиешелүү маалымат
Intel Agilex F-Series Transceiver-SoC Development Kit Колдонуучунун колдонмосу
1.4. Дизайнды түзүү

Сүрөт 6. Процедура

Аппараттык камсыздоону түзүү үчүн бул кадамдарды аткарыңызample дизайн жана сыноо:

1. Intel Quartus Prime Pro Edition программасында чыкылдатыңыз File ➤ Жаңы Intel Quartus Prime долбоорун түзүү үчүн New Project Wizard же чыкылдатыңыз File ➤ Учурдагы Intel Quartus Prime долбоорун ачуу үчүн Долбоорду ачыңыз. Устат сизден аспапты көрсөтүүнү сунуштайт.
2. Agilex үй-бүлөсүн көрсөтүңүз жана дизайныңыз үчүн түзмөктү тандаңыз.
3. IP каталогунда Interlaken (2nd Generation) Intel FPGA IP дарегин таап, эки жолу чыкылдатыңыз. Жаңы IP Variant терезеси пайда болот.
4. Жогорку деңгээлдеги ысымды көрсөтүңүз сиздин жеке IP вариацияңыз үчүн. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip.
5. OK басыңыз. Параметр редактору пайда болот.
   Сүрөт 7. МисampInterlaken (2-Муун) Intel FPGA IP Параметрлер Редакторундагы Дизайн өтмөгү
6. IP өтмөгүндө IP негизги вариацияңыздын параметрлерин көрсөтүңүз.
7. PMA адаптация өтмөгүндө PMA адаптациясынын параметрлерин көрсөтүңүз, эгерде сиз PMA адаптациясын E-тилей түзмөгүңүздүн вариациялары үчүн колдонууну пландаштырсаңыз.
   Бул кадам милдеттүү эмес:
   • Адаптация жүктөө жумшак IP опциясын иштетүү.
   Эскертүү: PMA ыңгайлашуусу иштетилгенде, IP өтмөгүндөгү Native PHY Debug Master Endpoint (NPDME) параметрин иштетүү керек.
   • PMA адаптациясынын алдын ала орнотулганын тандаңыз. Параметрди тандаңыз.
   • Баштапкы жана үзгүлтүксүз адаптация параметрлерин жүктөө үчүн PMA Adaptation Preload баскычын басыңыз.
   • PMA конфигурациясынын саны параметрин колдонуу менен бир нече PMA конфигурациялары иштетилгенде колдоого алынуучу PMA конфигурацияларынын санын көрсөтүңүз.
   • Кайсы PMA конфигурациясын жүктөө же сактоо үчүн тандаңыз. Жүктөө же сактоо үчүн PMA конфигурациясын тандаңыз.
   • Тандалган PMA конфигурациясынын орнотууларын жүктөө үчүн, тандалган PMA конфигурациясынан адаптацияны жүктөө дегенди басыңыз.
   PMA адаптациясынын параметрлери жөнүндө көбүрөөк маалымат алуу үчүн E-tile Transceiver PHY Колдонуучунун колдонмосун караңыз.
8. Экс боюнчаample Дизайн өтмөгүнөн, тесттик столду түзүү үчүн Simulation опциясын тандаңыз жана аппараттык камсыздоону түзүү үчүн Синтез опциясын тандаңыз.ample дизайн.
   Эскертүү: Симуляция же Синтез варианттарынын жок дегенде бирин тандап, Example Design Files.
9. Түзүлгөн HDL форматы үчүн Verilog гана жеткиликтүү.
10. Максаттуу өнүктүрүү комплекти үчүн ылайыктуу жолду тандаңыз.
    Эскертүү: Intel Agilex F-Series Transceiver SoC Development Kit опциясы сиздин долбооруңуз AGFA012 же AGFA014 менен башталган Intel Agilex түзмөгүнүн аталышын көрсөткөндө гана жеткиликтүү. Өнүктүрүү комплектинин опциясын тандаганыңызда, пин дайындоолору Intel Agilex Development Kit аппаратынын бөлүк номери AGFB014R24A2E2V ылайык коюлат жана сиз тандаган аппараттан айырмаланышы мүмкүн. Эгерде сиз дизайнды аппараттык жабдыкта башка PCBде сынагыңыз келсе, Иштеп чыгуу комплекти жок опциясын тандап, .qsf ичинде тиешелүү пин дайындоолорун жасаңыз. file.
11. Ex Generate чыкылдатыңызample Design. Select Example Design Directory терезеси пайда болот.
12. Эгерде сиз дизайнды өзгөрткүңүз келсе, эксampКөрсөтүлгөн демейкилерден каталогдун жолу же аталышы (uflex_ilk_0_example_design), жаңы жолду карап чыгып, жаңы дизайн эксample каталог аты.
13. OK басыңыз.

Тиешелүү маалымат

• Intel Agilex F-Series Transceiver-SoC Development Kit Колдонуучунун колдонмосу
• E-tile Transceiver PHY Колдонуучунун колдонмосу

1.5. Дизайнды имитациялоо Example Testbench
Interlaken (2-Муун) Аппараттык Дизайн Example Жогорку деңгээл блогу үчүн E-тилей NRZ режиминин вариациялары жана Интерлакен (2-Муун) Аппаратынын Дизайн Эксample E-тилей PAM4 Mode Variations үчүн Жогорку деңгээлдеги блок. симуляциялык тестирлөөнүн блок диаграммалары.

Сүрөт 8. Процедура

Тестирлөө үчүн бул кадамдарды аткарыңыз:

1. Буйрук тилкесинде, testbench симуляция каталогуна өтүңүз. каталог болуп саналатample_installation_dir>/exampIntel Agilex түзмөктөрү үчүн le_design/ testbench.
2. Сиз тандаган колдоого алынган симулятор үчүн симуляция скриптин иштетиңиз. Скрипт симулятордо тестирлөө системасын түзөт жана иштетет. Скриптиңиз симуляция аяктагандан кийин SOP жана EOP эсептери дал келерин текшериши керек. Симуляцияны иштетүү үчүн кадамдар таблицасын караңыз.
   Таблица 4. Симуляцияны иштетүү үчүн кадамдар

   Симулятор	Instructions
   ModelSim SE же QuestaSim	Буйрук сабында -do vlog_pro.do деп териңиз. Эгерде сиз ModelSim GUIди ачпай эле окшоштургуңуз келсе, vsim -c -do vlog_pro.do териңиз.
   VCS	Буйрук сабында sh vcstest.sh териңиз
   Xcelium	Буйрук сабында sh xcelium.sh териңиз

3. Натыйжаларды талдоо. Ийгиликтүү симуляция пакеттерди жөнөтөт жана кабыл алат, жана "Тест ӨТҮЛДҮ" көрсөтөт.

Дизайн эксample төмөнкү тапшырмаларды аткарат:

• Interlaken (2-Муун) Intel FPGA IP түзүлөт.
• PHY статусун басып чыгарат.
• Метафреманын синхрондоштуруусун (SYNC_LOCK) жана сөздүн (блоктун) чектерин (WORD_LOCK) текшерет.
• Жеке тилкелер кулпуланып, тегизделгенче күтөт.
• Пакеттерди өткөрүп баштайт.
• Пакет статистикасын текшерет:
  — CRC24 каталары
  — SOPs
  — ЭОП

Төмөнкү сample чыгышы Interlaken режиминде ийгиликтүү симуляциялык сыноону көрсөтөт:
*****************************************
INFO: тилкелерди тегиздөө үчүн күтүүдө.
Бардык кабыл алуучу тилкелер түздөлүп, трафикти кабыл алууга даяр.
****************************************************
****************************************************
INFO: Пакеттерди өткөрүп баштаңыз
****************************************************
****************************************************
INFO: пакеттерди берүүнү токтотуу
****************************************************
****************************************************
INFO: пакеттердин статистикасын текшерүү
****************************************************
CRC 24 каталары билдирилди: 0
Берилген SOP: 100
Берилген ЭОП: 100
СОП алынган: 100
ЭОП алынган: 100
ECC ката саны: 0
****************************************************
INFO: Сыноо ӨТКӨН
****************************************************
Эскертүү: Interlaken дизайн эксample simulation testbench 100 пакетти жөнөтөт жана 100 пакетти алат.
Төмөнкү сample output Interlaken Look-side режиминде ийгиликтүү симуляциялык сыноону көрсөтөт:
TX жана RX Counter бирдей же жокпу текшериңиз.
————————————————————
READ_MM: дарек 4000014 = 00000001.
————————————————————
Де-assert Counter барабар бит.
————————————————————
WRITE_MM: 4000001 дареги 00000001 алат.
WRITE_MM: 4000001 дареги 00000000 алат.
————————————————————
RX_SOP COUNTER.
————————————————————
READ_MM: дарек 400000c = 0000006a.
————————————————————
RX_EOP COUNTER.
READ_MM: дарек 400000d = 0000006a.
————————————————————
READ_MM: дарек 4000010 = 00000000.
————————————————————
Корутунду отчетту көрсөтүү.
————————————————————
0 Ката табылды
0 CRC24 каталары билдирилди
106 SOP өткөрүлүп берилди
106 EOP өткөрүлүп берилди
106 СОП алынды
106 ЭОП алынды
————————————————————
Симуляцияны бүтүрүү
————————————————————
ТЕСТ ӨТТҮ
————————————————————
Эскертүү: Пакеттердин саны (SOPs жана EOPs) Interlaken Lookaside дизайнында ар бир тилкеде өзгөрүп турат.ample simulation sample чыгаруу.
Тиешелүү маалымат
Аппараттык дизайн Example Компоненттер 6-бетте
1.6. Дизайнды түзүү жана конфигурациялоо Example in Аппараттык

Сүрөт 9. Процедура

Аппараттык камсыздоо боюнча демонстрация тестин түзүү жана иштетүүampдизайн үчүн, бул кадамдарды аткарыңыз:

1. Аппараттык камсыздоону эксample дизайн түзүү аяктады.
2. Intel Quartus Prime Pro Edition программасында Intel Quartus Prime долбоорун ачыңызample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Иштетүү менюсунда Компиляцияны баштоону басыңыз.
4. Ийгиликтүү компиляциядан кийин, а .sof file сиздин көрсөтүлгөн каталогуңузда жеткиликтүү.
   Аппараттык камсыздоону программалоо үчүн бул кадамдарды аткарыңызampIntel Agilex түзмөгүндөгү дизайн:
5. Intel Agilex F-Series Transceiver-SoC Development Kitти негизги компьютерге туташтырыңыз.
   б. Иштеп чыгуу комплектинин бир бөлүгү болгон Clock Control тиркемесин ишке киргизиңиз жана мурунку дизайн үчүн жаңы жыштыктарды орнотуңузample. Төмөндө Clock Control колдонмосундагы жыштык жөндөөсү келтирилген:
   • Si5338 (U37), CLK1- 100 МГц
   • Si5338 (U36), CLK2- 153.6 МГц
   • Si549 (Y2), OUT- Дизайн талабыңыз боюнча pll_ref_clk (1) маанисине коюңуз.
   в. Куралдар менюсунан Программист чыкылдатыңыз.
   г. Программистте, Hardware Setup чыкылдатыңыз.
   д. Программалоочу түзүлүштү тандаңыз.
   f. Сиздин Intel Quartus Prime сессияңыз туташа турган Intel Agilex F-Series Transceiver-SoC Development Kit тандап жана кошуңуз.
   г. Mode J деп коюлганын текшериңизTAG.
   ч. Intel Agilex түзмөгүн тандап, Түзмөк кошуу чыкылдатыңыз. Программист тактаңыздагы түзмөктөрдүн ортосундагы байланыштардын блок диаграммасын көрсөтөт.
   и. Сиздин .sof менен катарда .sof үчүн кутучаны белгилеңиз.
   j. Программа/Конфигурация тилкесиндеги кутучаны белгилеңиз.
   к. Start Click.

Тиешелүү маалымат

• Intel FPGA түзмөктөрүн программалоо 0-бетте
• Системалык консол менен дизайнды талдоо жана мүчүлүштүктөрдү оңдоо
• Intel Agilex F-Series Transceiver-SoC Development Kit Колдонуучунун колдонмосу

1.7. Аппараттык камсыздоонун дизайнын текшерүү Example
Interlaken (2nd Generation) Intel FPGA IP негизги дизайнын түзгөндөн кийин, эксampТүзмөгүңүздү конфигурациялап, тутумдук консолду IP өзөгүн жана анын камтылган Native PHY IP негизги регистрлерин программалоо үчүн колдоно аласыз.
Системанын консолун ачуу үчүн бул кадамдарды аткарыңыз жана жабдык дизайнын сынаңызampле:

1. Intel Quartus Prime Pro Edition программасында, Куралдар менюсунан, Системанын мүчүлүштүктөрүн оңдоо куралдары ➤ Системанын консолу дегенди басыңыз.
2. дегенге өзгөртүүample_installation_dir>мисample_design/ hwtest каталогу.
3. Байланышты ачуу үчүн ДжTAG мастер, төмөнкү буйрукту териңиз: source sysconsole_testbench.tcl
4. Төмөнкү дизайн экс менен ички сериялык кайра цикл режимин күйгүзсөңүз болотampле буйруктар:
   а. stat: Жалпы абал маалыматын басып чыгарат.
   б. sys_reset: Системаны баштапкы абалга келтирет.
   в. loop_on: Ички сериялык циклди күйгүзөт.
   г. run_example_design: Дизайнды иштетет эксample.
   Эскертүү: run_ex алдында loop_on буйругун аткарышыңыз керекample_design буйругу.
   run_example_design төмөнкү буйруктарды ырааттуулукта аткарат:
   sys_reset->stat->gen_on->stat->gen_off.
   Эскертүү: Адаптация жүктөө жумшак IP опциясын иштеткениңизде, run_example_design буйругу run_load_PMA_configuration буйругун иштетүү менен RX тарабында баштапкы адаптация калибрлөөсүн аткарат.
5. Сиз төмөнкү дизайн экс менен ички сериялык кайра цикл режимин өчүрө аласызampбуйрук:
   а. loop_off: Ички сериялык циклди өчүрөт.
6. Сиз IP өзөгүн төмөнкү кошумча дизайн менен программалай аласызampле буйруктар:
   а. gen_on: Пакет генераторун иштетет.
   б. gen_off: Пакет генераторун өчүрөт.
   в. run_test_loop: Тестти иштетет E-тили NRZ жана PAM4 вариациялары үчүн убакыт.
   г. clear_err: Бардык жабышчаак ката биттерин тазалайт.
   д. сыноо_режими : Белгилүү режимде иштөө үчүн сыноону орнотот.
   f. get_test_mode: Учурдагы сыноо режимин басып чыгарат.
   г. коюу_өлчөмү : байт менен жарылуу өлчөмүн белгилейт.
   ч. get_burst_size: жарылуу өлчөмү жөнүндө маалыматты басып чыгарат.

Ийгиликтүү сыноо HW_TEST:PASS билдирүүсүн басып чыгарат. Төмөндө тестирлөөнүн өтүү критерийлери келтирилген:

• CRC32, CRC24 жана текшерүүчү үчүн каталар жок.
• Берилген SOP жана EOP алынган менен дал келиши керек.

Төмөнкү сample output Interlaken режиминде ийгиликтүү сыноону көрсөтөт:
INFO: INFO: Пакеттерди чыгарууну токтотуңуз
==== АБАЛЫ ОТЧЕТ ====
TX KHz: 402813
RX KHz: 402813
Freq кулпулары: 0x0000ff
TX PLL кулпусу: 0x000001
Тегиздөө: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
сөз кулпусу: 0x0000ff
синхрондоштуруу кулпу: 0x0000ff
CRC32 каталары: 0
CRC24 каталары: 0
Текшерүүчү каталар: 0
FIFO ката желектери: 0x000000
Өткөрүлгөн SOPs: 1087913770
Өткөрүлгөн ЭОП: 1087913770
СОП алынган: 1087913770
ЭОП алынган: 1087913770
ECC оңдолду: 0
ECC катасы: 0
Күйгүзүлгөндөн бери 161 сек өттү
HW_TEST : ӨТҮҮ
Ийгиликтүү сыноо HW_TEST : PASS билдирүүсүн басып чыгарат. Төмөндө тестирлөөнүн өтүү критерийлери келтирилген:

• CRC32, CRC24 жана текшерүүчү үчүн каталар жок.
• Берилген SOP жана EOP алынган менен дал келиши керек.

Төмөнкү сample output Interlaken Lookaside режиминде ийгиликтүү сыноону көрсөтөт:
INFO: INFO: Пакеттерди чыгарууну токтотуңуз
==== АБАЛЫ ОТЧЕТ ====
TX KHz: 402813
RX KHz: 402812
Жыштык кулпулар: 0x000fff
TX PLL кулпусу: 0x000001
Тегиздөө: 0x00c10f
Rx LOA: 0x000000
Tx LOA: 0x000000
сөз кулпусу: 0x000fff
синхрондоштуруу кулпу: 0x000fff
CRC32 каталары: 0
CRC24 каталары: 0
Текшерүүчү каталар: 0
Өткөрүлгөн SOPs: 461
Өткөрүлгөн ЭОП: 461
СОП алынган: 461
ЭОП алынган: 461
Күйгүзүлгөндөн бери 171 сек өттү
HW_TEST : ӨТҮҮ

Дизайн Example Description

Дизайн эксample Interlaken IP ядросунун функцияларын көрсөтөт.
Тиешелүү маалымат
Interlaken (2-Муун) FPGA IP Колдонуучу колдонмосу
2.1. Дизайн Example Behavior
Дизайнды аппараттык жабдыкта текшерүү үчүн Системанын консолуна төмөнкү буйруктарды териңиз:

1. Орнотуу булагы file:
   % булагыample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Сыноону жүргүзүү:
   % run_example_design
3. Interlaken (2-Муун) аппараттык дизайн эксample төмөнкү кадамдарды аяктайт:
   а. Interlaken (2-Муун) IPди баштапкы абалга келтирет.
   б. Interlaken (2-Муун) IPди ички кайра кайтаруу режиминде конфигурациялайт.
   в. Пайдалуу жүктө алдын ала аныкталган маалыматтары бар Interlaken пакеттеринин агымын IP өзөгүнүн TX колдонуучу маалыматын өткөрүү интерфейсине жөнөтөт.
   г. Кабыл алынган пакеттерди текшерет жана абалын кабарлайт. Пакет текшергич аппараттык дизайнга киргизилген эксample төмөнкү пакеттерди текшерүү мүмкүнчүлүктөрүн камсыз кылат:
   • Берилген пакет ырааттуулугу туура экендигин текшерет.
   • Пакеттин башталышынын (SOP) жана пакеттин аягынын (EOP) саны берилиштер өткөрүлүп жана кабыл алынып жатканда бирдей болушун камсыз кылуу аркылуу алынган маалыматтар күтүлгөн маанилерге дал келээрин текшерет.

2.2. Интерфейс сигналдары
Таблица 5. Дизайн Example Interface Signals

Порт аты	Багыт	Туурасы (бит)	Description
mgmt_clk	Киргизүү	1	Системалык саат киргизүү. Сааттын жыштыгы 100 МГц болушу керек.
pll_ref_clk /pll_ref_clk[1:0] (2)	Киргизүү	2-январь	Transceiver маалымдама сааты. RX CDR PLLди айдайт.

Порт аты	Багыт	Туурасы (бит)	Description
			pll_ref_clk[1] сиз иштеткенде гана жеткиликтүү Колдонулбаганын сакта Эскертүү: PAM4 үчүн трансивер каналдары E-тилей PAM4 режиминдеги параметр IP вариациялары.
rx_pin	Киргизүү	Жолдордун саны	Алуучу SERDES маалымат пин.
tx_pin	Чыгуу	Жолдордун саны	SERDES маалымат пинин өткөрүп берүү.
rx_pin_n	Киргизүү	Жолдордун саны	Алуучу SERDES маалымат пин. Бул сигнал E-tile PAM4 режиминдеги түзмөктүн вариацияларында гана жеткиликтүү.
tx_pin_n	Чыгуу	Жолдордун саны	SERDES маалымат пинин өткөрүп берүү. Бул сигнал E-tile PAM4 режиминдеги түзмөктүн вариацияларында гана жеткиликтүү.
mac_clk_pll_ref	Киргизүү	1	Бул сигнал PLL тарабынан башкарылууга тийиш жана pll_ref_clk башкарган ошол эле саат булагын колдонушу керек. Бул сигнал E-tile PAM4 режиминдеги түзмөктүн вариацияларында гана жеткиликтүү.
usr_pb_reset_n	Киргизүү	1	Тутумду баштапкы абалга келтирүү.

Тиешелүү маалымат
Интерфейс сигналдары
2.3. Каттоо картасы
Эскертүү:

• Дизайн Example реестрдин дареги 0x20** менен башталат, ал эми Interlaken IP негизги реестринин дареги 0x10** менен башталат.
• Кирүү коду: RO — окуу гана, жана RW — окуу/жазуу.
• Системанын консолу эски дизайнды окуйтample каттайт жана экрандагы тесттин абалын кабарлайт.

Таблица 6. Дизайн Example Register Map for Interlaken Design Example

Оффсет	аты	Мүмкүнчүлүк	Description
8'h00	Резервге коюлган
8'h01	Резервге коюлган
8'h02	Системанын PLL баштапкы абалга келтирилиши	RO	Төмөнкү биттер системанын PLL баштапкы абалга келтирүү өтүнүчүн жана иштетүү маанисин көрсөтөт: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en
8'h03	RX тилкеси тегизделген	RO	RX тилкесин тууралоону көрсөтөт.
8'h04	WORD кулпуланган	RO	[NUM_LANES–1:0] – Сөздүн (блоктун) чектерин аныктоо.

(2) PAM4 параметри үчүн пайдаланылбаган трансивер каналдарын сактоону иштеткенде, пайдаланылбаган PAM4 кул каналын сактоо үчүн кошумча маалымдама саат порту кошулат.

Оффсет	аты	Мүмкүнчүлүк	Description
8'h05	Синхрондоштуруу кулпуланган	RO	[NUM_LANES–1:0] – Metaframe синхрондоштуруу.
8'h06 - 8'h09	CRC32 ката саны	RO	CRC32 ката санын көрсөтөт.
8'h0A	CRC24 ката саны	RO	CRC24 ката санын көрсөтөт.
8'h0B	Толуп/Ашып кетүү сигналы	RO	Төмөнкү биттер көрсөтүп турат: • Бит [3] – TX төмөн сигнал • Бит [2] – TX ашыкча сигнал • Бит [1] – RX ашыкча сигнал
8'h0C	SOP саны	RO	SOP санын көрсөтөт.
8'h0D	EOP саны	RO	EOP санын көрсөтөт
8'h0E	Ката саны	RO	Төмөнкү каталардын санын көрсөтөт: • Жолдун тегиздигин жоготуу • Мыйзамсыз башкаруу сөзү • Мыйзамсыз рамка үлгүсү • SOP же EOP көрсөткүчү жок
8'h0F	send_data_mm_clk	RW	Генератор сигналын иштетүү үчүн 1ден битке [0] чейин жазыңыз.
8'h10	Текшерүүчү ката		Текшерүүчү катаны көрсөтөт. (SOP маалымат катасы, Канал номери катасы жана PLD маалымат катасы)
8'h11	Системанын PLL кулпусу	RO	Бит [0] PLL кулпусунун көрсөткүчүн көрсөтөт.
8'h14	TX SOP саны	RO	Пакет генератору тарабынан түзүлгөн SOP санын көрсөтөт.
8'h15	TX EOP саны	RO	Пакет генератору тарабынан түзүлгөн EOP санын көрсөтөт.
8'h16	Үзгүлтүксүз пакет	RW	Үзгүлтүксүз пакетти иштетүү үчүн 1ден битке [0] чейин жазыңыз.
8'h39	ECC ката саны	RO	ECC каталарынын санын көрсөтөт.
8'h40	ECC ката санын оңдоду	RO	Оңдолгон ECC каталарынын санын көрсөтөт.

Таблица 7. Дизайн Example Register Map for Interlaken Look-side Design Example
Дизайн экс жаратканда бул реестр картасын колдонуңузample Интерлакенди иштетүү режиминин параметри күйгүзүлгөн.

Оффсет	аты	Мүмкүнчүлүк	Description
8'h00	Резервге коюлган
8'h01	Эсептегичти баштапкы абалга келтирүү	RO	TX жана RX эсептегичтерин бирдей битти тазалоо үчүн 1ден битке [0] жазыңыз.
8'h02	Системанын PLL баштапкы абалга келтирилиши	RO	Төмөнкү биттер системанын PLL баштапкы абалга келтирүү өтүнүчүн жана иштетүү маанисин көрсөтөт: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en
8'h03	RX тилкеси тегизделген	RO	RX тилкесин тууралоону көрсөтөт.
8'h04	WORD кулпуланган	RO	[NUM_LANES–1:0] – Сөздүн (блоктун) чектерин аныктоо.
8'h05	Синхрондоштуруу кулпуланган	RO	[NUM_LANES–1:0] – Metaframe синхрондоштуруу.
8'h06 - 8'h09	CRC32 ката саны	RO	CRC32 ката санын көрсөтөт.
8'h0A	CRC24 ката саны	RO	CRC24 ката санын көрсөтөт.

Оффсет	аты	Мүмкүнчүлүк	Description
8'h0B	Резервге коюлган
8'h0C	SOP саны	RO	SOP санын көрсөтөт.
8'h0D	EOP саны	RO	EOP санын көрсөтөт
8'h0E	Ката саны	RO	Төмөнкү каталардын санын көрсөтөт: • Жолдун тегиздигин жоготуу • Мыйзамсыз башкаруу сөзү • Мыйзамсыз рамка үлгүсү • SOP же EOP көрсөткүчү жок
8'h0F	send_data_mm_clk	RW	Генератор сигналын иштетүү үчүн 1ден битке [0] чейин жазыңыз.
8'h10	Текшерүүчү ката	RO	Текшерүүчү катаны көрсөтөт. (SOP маалымат катасы, Канал номери катасы жана PLD маалымат катасы)
8'h11	Системанын PLL кулпусу	RO	Бит [0] PLL кулпусунун көрсөткүчүн көрсөтөт.
8'h13	Кечигүүнүн саны	RO	Кечигүүнүн санын көрсөтөт.
8'h14	TX SOP саны	RO	Пакет генератору тарабынан түзүлгөн SOP санын көрсөтөт.
8'h15	TX EOP саны	RO	Пакет генератору тарабынан түзүлгөн EOP санын көрсөтөт.
8'h16	Үзгүлтүксүз пакет	RO	Үзгүлтүксүз пакетти иштетүү үчүн 1ден битке [0] чейин жазыңыз.
8'h17	TX жана RX эсептегичтери бирдей	RW	TX жана RX эсептегичтеринин бирдей экенин көрсөтөт.
8'h23	Кечигүүнү иштетүү	WO	Кечигүүнү өлчөөнү иштетүү үчүн 1ден битке [0] чейин жазыңыз.
8'h24	Кечирүү даяр	RO	Кечигүүнү өлчөө даяр экенин көрсөтөт.

Interlaken (2nd Generation) Intel Agilex FPGA IP Дизайн Example User Guide Archives

Бул колдонуучу колдонмонун акыркы жана мурунку версиялары үчүн, караңыз Интерлакен (2 Муун) Intel Agilex FPGA IP Дизайн Example User Guide HTML версиясы. Версияны тандап, Жүктөө баскычын басыңыз. Эгерде IP же программалык камсыздоонун версиясы тизмеде жок болсо, мурунку IP же программалык камсыздоо версиясы үчүн колдонуучу колдонмосу колдонулат.
IP версиялары Intel Quartus Prime Design Suite программасынын v19.1ге чейинки версиялары менен бирдей. Intel Quartus Prime Design Suite программалык камсыздоонун 19.2 же андан кийинки версиясынан баштап, IP өзөктөрүнүн жаңы IP версия схемасы бар.

Interlaken (2-муун) Intel Agilex FPGA IP Дизайн Эксample User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC Development Kit үчүн OPN түзмөгү оңдолду.
2021.10.04	21.3	20.0.1	• QuestaSim симуляторуна колдоо кошулду. • NCSim симуляторунун колдоосу алынып салынды.
2021.02.24	20.4	20.0.1	• PAM4 үчүн пайдаланылбаган трансивер каналын сактоо жөнүндө маалымат кошулду: Аппараттык камсыздоонун дизайны Экс.ample Components. • Pll_ref_clk[1] сигналдын сүрөттөмөсү бөлүмгө кошулду: Interface Signals.
2020.12.14	20.4	20.0.0	• Жаңыртылган сample Interlaken режими жана Interlaken кароо режими үчүн аппараттык тестирлөөнүн натыйжасы Аппараттык камсыздоонун дизайнын тестирлөө бөлүмүндө Example. • Interlaken үчүн жаңыртылган реестр картасынын Look-side Design example бөлүмүндө Каттоо картасы. • Аппараттык камсыздоонун дизайнын текшерүү бөлүмүндө ийгиликтүү сынагынан өтүү критерийлери кошулдуample.
2020.10.16	20.2	19.3.0	Аппараттык камсыздоонун дизайнын текшерүүдө RX тарабында баштапкы адаптация калибрлөөсүн иштетүү үчүн оңдолгон буйрукample бөлүм.
2020.06.22	20.2	19.3.0	• Дизайн мурункуample Interlaken кароо режими үчүн жеткиликтүү. • Дизайндын аппараттык сыналышы эксample Intel Agilex түзмөк вариациялары үчүн жеткиликтүү. • Кошулган фигура: Интерлакен үчүн жогорку деңгээлдеги блок диаграммасы (2-муун) Дизайн Example. • Төмөнкү бөлүмдөр жаңырды: – Аппараттык жана программалык камсыздоого талаптар – Каталог түзүмү • Төмөнкү цифралар Interlaken Look-aside менен байланышкан жаңыртууну кошуу үчүн өзгөртүлдү: – Сүрөт: Interlaken (2-Муун) Аппараттык камсыздоо Дизайн Example High E- плитка NRZ режиминин вариациялары үчүн деңгээл блок диаграммасы – Сүрөт: Interlaken (2-Муун) Аппараттык камсыздоо Дизайн Example E- плиткасы PAM4 режиминин вариациялары үчүн жогорку деңгээлдеги блок диаграммасы • Жаңыланган сүрөт: IP Параметр редактору. • Дизайнды түзүү жана конфигурациялоо бөлүмүндөгү саатты башкаруу тиркемесинде жыштык орнотуулары жөнүндө маалымат кошулдуample in Аппараттык.

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
			• Төмөнкү бөлүмдөрдө Interlaken Look- үчүн тестирлөөнүн натыйжалары кошулду: – Дизайнды имитациялоо Example Testbench – Аппараттык камсыздоонун дизайнын сынооample • Интерфейс сигналдары бөлүмүндө төмөнкү жаңы сигналдар кошулду: – mgmt_clk – rx_pin_n – tx_pin_n – mac_clk_pll_ref • Interlaken Look-side Design үчүн регистр картасы кошулдуampле бөлүмүндө: Каттоо картасы.
2019.09.30	19.3	19.2.1	clk100 алынып салынды. mgmt_clk төмөнкү IO PLL үчүн шилтеме саат катары кызмат кылат: • Сүрөт: Interlaken (2-Муун) Аппараттык камсыздоо Дизайн Example Жогорку деңгээлдеги блок диаграммасы үчүн E-тилей NRZ режиминин вариациялары. • Сүрөт: Interlaken (2-Муун) Аппараттык камсыздоо Дизайн Example E-тилей PAM4 режиминин вариациялары үчүн жогорку деңгээлдеги блок диаграммасы.
2019.07.01	19.2	19.2	Алгачкы чыгаруу.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.
*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.
ISO
9001:2015
Катталган
Interlaken (2-Муун) Intel® Agilex™ FPGA IP Дизайн Example User Guide

Online котормосу
Пикир жөнөтүү
ID: 683800
УГ-20239
Версия: 2022.08.03

Документтер / Ресурстар

intel Interlaken (2-муун) Agilex FPGA IP Дизайн Example [pdf] Колдонуучунун колдонмосу Interlaken 2nd Generation Agilex FPGA IP Design Example, Interlaken, 2nd Generation Agilex FPGA IP Design Example, Agilex FPGA IP Design Example, IP Design Example

Шилтемелер

• User Manual